KR101085385B1 - 직교 위상 신호 생성기, 이의 동작 방법, 및 이를 포함하는 장치들 - Google Patents

직교 위상 신호 생성기, 이의 동작 방법, 및 이를 포함하는 장치들 Download PDF

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KR101085385B1
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김승수
신진호
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(주)카이로넷
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Abstract

직교 위상 신호 생성기가 개시된다. 상기 직교 위상 신호 생성기는 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 동위상 신호 생성 회로; 및 상기 클락 신호의 상기 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 직교 위상 신호 생성 회로를 포함하며, 상기 동위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1동위상 신호는 상기 D-플립플롭의 반전 출력 단자로부터 출력된 후 상기 D-플립플롭의 입력 단자로 피드백되며, 상기 제2동위상 신호는 상기 D-플립플롭의 출력 단자로부터 출력된다.

Description

직교 위상 신호 생성기, 이의 동작 방법, 및 이를 포함하는 장치들 {Quadrature phase signal generator, method thereof, and devices having the quadrature phase signal generator}
본 발명의 개념에 따른 실시 예는 직교 위상 신호 생성기에 관한 것으로, 특히 전압 모드 로직(voltage mode logic(VML)) 방식을 이용한 직교 위상 신호 생성기, 이의 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
통신 시스템은 송신기와 수신기를 포함한다. 상기 송신기와 상기 수신기는 전송 채널에 의해 서로 연결된다. 상기 송신기와 상기 수신기는 각각 변조 (modulation)와 복조(demodulation)를 위해 동위상(in-phase) 신호와 직교 위상 (quadrature-phase) 신호를 사용한다. 상기 동위상 신호와 상기 직교 위상 신호를 생성하기 위해 직교 위상 신호 생성기가 필요하다.
일반적으로, 직교 위상 신호 생성기는 전류 모드 로직(current mode logic (CML))방식으로 구현된다. 상기 전류 모드 로직 방식은 전류 소모가 크고, 회로가 복잡하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 전압 모드 로직(voltage mode logic (VML)) 방식을 이용한 직교 위상 신호 생성기를 구현함으로써, 전류 소모가 적고, 회로가 간단한 직교 위상 신호 생성기, 이의 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 직교 위상 신호 생성기는 클락 신호의 상승 에지와 하강 에지 중 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 동위상 신호 생성 회로; 및 상기 클락 신호의 상승 에지와 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 직교 위상 신호 생성 회로를 포함한다.
상기 동위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1동위상 신호는 상기 D-플립플롭의 반전 출력 단자로부터 출력되고 상기 D-플립플롭의 입력 단자로 피드백되며, 상기 제2동위상 신호는 상기 D-플립플롭의 출력 단자에서 출력된다.
상기 직교 위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1직교 위상 신호는 상기 D-플립플롭의 반전 출력 단자에서 출력되고 상기 D-플립플롭의 입력 단자로 피드백되며, 상기 제2직교 위상 신호는 상기 D-플립플롭의 출력 단자에서 출력된다.
본 발명의 실시 예에 따른 무선 통신 장치는 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 동위상 신호 생성 회로; 상기 클락 신호의 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 직교 위상 신호 생성 회로; 무선 주파수 신호와 상기 제2동위상 신호를 믹싱하여 제2동위상 베이스 밴드 신호를 출력하는 제1믹서; 상기 무선 주파수 신호와 상기 제2직교 위상 신호를 믹싱하여 제2직교 위상 베이스 밴드 신호를 출력하는 제2믹서; 및 상기 제2동위상 베이스 밴드 신호와 상기 제2직교 위상 베이스 밴드 신호를 복조하기 위한 모뎀을 포함한다.
본 발명의 실시 예에 따른 직교 위상 신호 생성 방법은 동위상 신호 생성 회로가 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 단계; 및 직교 위상 신호 생성 회로가 상기 클락 신호의 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 단계를 포함한다.
상기 제2동위상 신호를 생성하는 단계는 상기 동위상 신호 생성 회로가 상기 클락 신호의 상기 상승 에지에 응답하여 상기 제1동위상 신호를 상기 동위상 신호 생성 회로의 입력으로 피드백하는 단계; 및 상기 동위상 신호 생성 회로가 상기 클락 신호의 상기 상승 에지에 응답하여 상기 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 상기 제2동위상 신호를 생성하는 단계를 포함한다.
상기 제2직교 위상 신호를 생성하는 단계는 상기 직교 위상 신호 생성 회로가 상기 클락 신호의 하강 에지에 응답하여 상기 제1직교 위상 신호를 상기 직교 위상 신호 생성 회로의 입력으로 피드백하는 단계; 및 상기 직교 위상 신호 생성 회로가 상기 클락 신호의 상기 하강 에지에 응답하여 상기 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 상기 제2직교 위상 신호를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따른 직교 위상 신호 생성기와 이의 동작 방법은 전압 모드 로직을 이용하여 구현함으로써 전류 소모가 적고 회로를 간단하게 할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 직교 위상 신호 생성기의 블락도를 나타낸다.
도 2는 도 1에 도시된 직교 위상 신호 생성기의 회로도를 나타낸다.
도 3은 도 1에 도시된 직교 위상 신호 생성기의 동작을 설명하기 위한 타이밍 도이다.
도 4는 도 1에 도시된 직교 위상 신호 생성기를 포함하는 다운-컨버터의 블락도를 나타낸다.
도 5는 도 1에 도시된 직교 위상 신호 생성기를 포함하는 업-컨버터의 블락도를 나타낸다.
도 6은 도 1에 도시된 직교 위상 신호 생성기를 포함하는 무선 통신 장치의 블락도를 나타낸다.
도 7은 도 1에 도시된 직교 위상 신호 생성기의 동작을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 직교 위상 신호 생성기의 블락도를 나타낸다. 도 1을 참조하면, 직교 위상 신호 생성기(또는, 직교 신호 생성기; 1)는 동위상 신호 생성 회로(10)와 직교 위상 신호 생성 회로(또는, 직교 신호 생성 회로; 20)를 포함한다.
동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지와 하강 에지 중에서 어느 하나(예컨대, 상승 에지)에 응답하여 제1동위상 신호(/I)의 에지 정보(예컨대, 위상 정보)를 검출하여 검출 결과로서 제2동위상 신호(I)를 생성한다.
예컨대, 동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지에 응답하여 제1동위상 신호(/I)의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호(I)를 생성할 수 있다.
실시 예에 따라 동위상 신호 생성 회로(10)는 D-플립플롭(flip-flop)으로 구현될 수 있다.
동위상 신호 생성 회로(10)가 D-플립플롭으로 구현될 때, 제1동위상 신호(/I)는 상기 D-플립 플롭의 반전 출력 단자(qb1)에서 출력된 후 상기 D-플립플롭의 입력 단자(D1)로 피드백된다. 제2동위상 신호(I)는 상기 D-플립플롭의 출력 단자(q1)를 통하여 출력된다.
직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 상승 에지와 하강 에지 중에서 다른 하나(예컨대, 하강 에지)에 응답하여 제1직교 위상 신호(/Q)의 에지 정보(예컨대, 위상 정보)를 검출하여 검출 결과로서 제2직교 위상 신호(Q)를 생성한다.
예컨대, 직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지에 응답하여 제1직교 위상 신호(/Q)의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호(Q)를 생성한다.
직교 위상 신호 생성 회로(20)는 D-플립플롭으로 구현될 수 있다.
직교 위상 신호 생성 회로(20)가 D-플립플롭으로 구현될 때, 제1직교 위상 신호 (Q)는 상기 D-플립플롭의 반전 출력 단자(qb2)로부터 출력된 후 상기 D-플립플롭의 입력 단자(D2)로 피드백된다. 제2직교 위상 신호(Q)는 상기 D-플립플롭의 출력 단자(q2)로부터 출력된다.
실시 예에 따라, 직교 위상 신호 생성기(1)는 클락 신호 생성기(30)를 더 포함할 수 있다. 이때 클락 신호 생성기(30)로부터 생성된 클락 신호(CLK)는 동위상 신호 생성 회로(10)와 직교 위상 신호 생성 회로(20)로 공급될 수 있다.
도 2는 도 1에 도시된 직교 위상 신호 생성기의 회로도를 나타낸다.
도 1과 도 2를 참조하면, 직교 위상 신호 생성기(1)는 동위상 신호 생성 회로(10)와 직교 위상 신호 생성 회로(20)를 포함한다.
동위상 신호 생성 회로(10)는 제1브랜치(11), 제2브랜치(13), 및 제3브랜치 (15)를 포함한다.
제1브랜치(11)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제1PMOS 트랜지스터(P1), 제2PMOS 트랜지스터(P2), 및 제1NMOS 트랜지스터(N1)를 포함한다.
하이 레벨을 갖는 데이터 신호와 로우 레벨을 갖는 클락 신호(CLK)가 제1브랜치(11)의 입력 단자(D1)로 공급될 때, 제1PMOS 트랜지스터(P1)는 턴-오프 (turn-off)되며, 제2PMOS 트랜지스터(P2)와 제1NMOS 트랜지스터(N1)는 턴-온(turn-on)된다. 따라서 노드(X1)의 전위(또는 전압)는 로우 레벨이다.
제2브랜치(13)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제3PMOS 트랜지스터(P3), 제2NMOS 트랜지스터(N2), 및 제3NMOS 트랜지스터(N3)를 포함한다.
로우 레벨을 갖는 클락 신호(CLK)가 제2브랜치(13)로 공급될 때, 제3PMOS 트랜지스터(P3)는 턴-온되며, 제3NMOS 트랜지스터(N3)는 턴-오프된다.
제2NMOS 트랜지스터(N2)는 로우 레벨을 갖는 노드(X1)의 전위에 따라 턴-오프된다. 따라서 노드(Y1)의 전위는 하이 레벨로 프리챠지된다.
제3브랜치(15)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제4PMOS 트랜지스터(P4), 제5NMOS 트랜지스터(N5), 및 제6NMOS 트랜지스터(N6)를 포함한다.
제5NMOS 트랜지스터(N5)는 로우 레벨을 갖는 클락 신호(CLK)에 응답하여 턴- 오프된다. 제4PMOS 트랜지스터(P4)는 하이 레벨을 갖는 노드(Y1)의 전위에 따라 턴-오프되고 제6NMOS 트랜지스터(N6)는 하이 레벨을 갖는 노드(Y1)의 전위에 따라 턴-온된다.
클락 신호(CLK)가 로우 레벨에서 하이 레벨로 천이(low to high transition) 할 때, 제2PMOS 트랜지스터(P2)는 턴-오프된다. 하이 레벨을 가진 데이터 신호(D1) 제1NMOS트랜지스터(N1)는 턴-온되고, 제1PMOS 트랜지스터(P1)는 턴-오프된다.
하이 레벨을 갖는 클락 신호(CLK)에 응답하여 제3PMOS 트랜지스터(P3)는 턴- 오프되고 제3NMOS 트랜지스터(N3)은 턴-온된다.
제2NMOS 트랜지스터(N2)는 로우 레벨을 갖는 노드(X1)의 전압에 따라 턴-오프된다. 제3PMOS 트랜지스터(P3)와 제3NMOS 트랜지스터(N3) 각각은 하이 레벨을 갖는 클락 신호(CLK)에 응답하여 턴-오프되고 턴-온된다. 따라서 노드(Y1)의 전위는 하이 레벨을 유지한다.
제4PMOS 트랜지스터(P4)와 제6 NMOS 트랜지스터(N6) 각각은 하이 레벨을 갖는 노드(Y1)의 전위(또는 전압)에 따라 턴-오프되고 턴-온된다.
제5NMOS 트랜지스터(N5)는 하이 레벨을 갖는 클락 신호(CLK)에 응답하여 턴-온된다. 따라서 반전 출력 단자(qb1)의 전위는 로우 레벨을 갖는다.
따라서 동위상 신호(I)는 로우 레벨을 갖는 신호(qb1)를 반전하는 인버터에 의하여 생성된다. 동위상 신호(I)의 차동 신호(differential signal)인 반전 동위상 신호(/I=qb1)는 로우 레벨을 갖는 신호이다. 동위상 신호(I)는 출력 단자(q1)의 신호와 동일한 위상을 갖는 신호이다.
동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지에 응답하여 동위상 신호(I)를 생성한다.
로우 레벨을 갖는 데이터 신호가 동위상 신호 생성 회로(10)의 입력 단자(D1)로 공급될 때, 로우 레벨을 갖는 동위상 신호(I)가 생성된다.
직교 위상 신호 생성 회로(20)는 제4브랜치(21), 제5브랜치(23), 및 제6브랜치(25)를 포함한다.
제4브랜치(21)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제5PMOS 트랜지스터(P5), 제7NMOS 트랜지스터(N7), 및 제8NMOS 트랜지스터(N8)를 포함한다.
하이 레벨을 갖는 데이터 신호와 하이 레벨을 갖는 클락 신호(CLK)가 제4브랜치(21)의 입력 단자(D2)로 공급될 때, 제5PMOS 트랜지스터(P5)는 턴-오프되며, 제7NMOS 트랜지스터(N7)와 제8NMOS 트랜지스터(N8)는 턴-온된다. 따라서 노드(X2)의 전위(또는 전압)는 로우 레벨을 갖는다.
제5브랜치(23)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제6PMOS 트랜지스터(P6), 제7PMOS 트랜지스터(P7), 및 제9NMOS 트랜지스터(N9)를 포함한다.
하이 레벨을 갖는 클락 신호(CLK)가 제5브랜치(23)로 공급될 때, 제6PMOS 트랜지스터(P6)는 턴-오프되며, 제9NMOS 트랜지스터(N9)는 턴-온된다. 따라서 노드 (Y2)의 전위는 로우 레벨을 갖는다.
제6브랜치(25)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제8PMOS 트랜지스터(P8), 제9PMOS 트랜지스터(P9), 및 제10NMOS 트랜지스터(N10)를 포함한다.
제9PMOS 트랜지스터(P9)는 하이 레벨을 갖는 클락 신호(CLK)에 응답하여 턴-오프된다. 로우 레벨을 갖는 노드(Y2)의 전위에 따라 제8PMOS 트랜지스터(P8)는 턴-온되고 제10NMOS트랜지스터(N10)는 턴-오프된다.
클락 신호(CLK)가 하이 레벨에서 로우 레벨로 천이할 때, 제7NMOS 트랜지스터(N7)는 턴-오프된다. 하이 레벨을 가진 데이터 신호(D2)에 응답하여 제5PMOS트랜지스터(P5)는 턴-오프되고 제8NMOS 트랜지스터(N8)는 턴-온된다. 따라서 노드(X2)의 전위(또는 전압)는 로우 레벨을 유지한다.
로우 레벨을 갖는 노드(X2)의 전위에 응답하여 제7PMOS 트랜지스터(P7)는 턴-온된다. 로우 레벨을 갖는 클락 신호(CLK)에 응답하여 제6PMOS 트랜지스터(P6)는 턴-온되고 제9PMOS 트랜지스터(P9)는 턴-오프된다. 따라서 노드(Y2)의 전위는 로우 레벨로부터 하이 레벨로 천이한다.
하이 레벨을 갖는 노드(Y2)의 전위에 따라 제8 PMOS 트랜지스터(P8)는 턴-오프되고 제10NMOS트랜지스터(N10)는 턴-온된다. 따라서 반전 출력 단자(qb2)의 전위는 접지 레벨, 즉 로우 레벨로 풀-다운된다.
직교 위상 신호(Q)의 차동 신호(differential signal)인 반전 직교 위상 신호(/Q)는 로우 레벨을 갖는 신호이다. 직교 위상 신호(Q)는 반전 직교 위상 신호 (/Q)를 인버팅하여 생성된다. 직교 위상 신호(Q)는 하이 레벨을 갖는 신호이다.
직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지에 응답하여 직교 위상 신호(Q)를 생성한다.
로우 레벨을 갖는 데이터 신호가 직교 위상 신호 생성 회로(20)의 입력 단자(D2)로 공급될 때, 로우 레벨을 갖는 직교 위상 신호(Q)가 생성된다.
직교 위상 신호 생성기(1)는 하나의 클락 신호(CLK)를 사용함으로써, 회로가 간단하고, 고속 동작이 가능하다. 전압 모드 로직(VML) 방식을 이용한 본 발명의 실시 예에 따른 직교 위상 신호 생성기(1)는 전압 동작에 따라 최고 동작 주파수가 변한다. 클락 신호(CLK)의 주파수가 높을 때 직교 위상 신호 생성기(1)의 전류 소모량이 많아지고, 클락 신호(CLK)의 주파수가 낮을 때 직교 위상 신호 생성기(1)의 전류 소모량이 적다. 따라서, 클락 신호(CLK)의 주파수를 낮춤으로써 직교 위상 신호 생성기(1)의 전류 소모량을 줄일 수 있다.
도 3은 도 1에 도시된 직교 위상 신호 생성기의 동작을 설명하기 위한 타이밍 도이다. 도 1부터 도 3을 참조하면, 클락 신호(CLK)는 클락 신호 생성기(30)에서 생성되거나 또는 외부로부터 제공될 수 있다.
동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지(예컨대, T1 시점에서)에 응답하여 제1동위상 신호(/I)의 에지 정보(예컨대, 로우 레벨)를 검출한다. 동위상 신호 생성 회로(10)는 검출 결과로서 제2동위상 신호(I)를 생성한다.
예컨대, 동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지(예컨대, T1 시점에서)에 응답하여 제1동위상 신호(/I)의 에지 정보가 로우 레벨일 때, 로우 레벨을 가지는 제2동위상 신호(I)를 생성한다.
동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지(예컨대, T3 시점에서)에 응답하여 제1동위상 신호(/I)의 에지 정보가 하이 레벨일 때, 하이 레벨을 가지는 제2동위상 신호(I)를 생성한다.
직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지(예컨대, T2 시점에서)에 응답하여 제1직교 위상 신호(/Q)의 에지 정보(예컨대, 로우 레벨)를 검출한다. 직교 위상 신호 생성 회로(20)는 검출 결과로서 제2직교 위상 신호(Q)를 생성한다.
예컨대, 직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지(예컨대, T2 시점에서)에 응답하여 제1직교 위상 신호(/Q)의 에지 정보가 로우 레벨일 때, 로우 레벨을 가지는 제2직교 위상 신호(Q)를 생성한다.
직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지(예컨대, T4 시점에서)에 응답하여 제1직교 위상 신호(/Q)의 에지 정보가 하이 레벨일 때, 하이 레벨을 가지는 제2직교 위상 신호(Q)를 생성한다.
도 4는 도 1에 도시된 직교 위상 신호 생성기를 포함하는 다운-컨버터의 블락도를 나타낸다. 도 1부터 도 4를 참조하면, 다운-컨버터(40)는 직교 위상 신호 생성기(1), 제1믹서(41), 및 제2믹서(43)를 포함한다.
다운-컨버터(down-converter; 40)는 무선 주파수(radio frequency; RF) 신호 (RF)와 복수의 로컬 오실레이터 신호들(I와 Q)을 믹싱함으로써 무선 주파수 신호 (RF)를 복수의 베이스밴드 신호들(IBB와 QBB)로 변환하여 출력한다.
무선 주파수 신호(RF)는 약 100 메가 헤르츠(MHz) 내지 300 메가 헤르츠 (MHz) 이상의 범위에서 진동되는 고주파 신호를 의미한다. 복수의 베이스밴드 신호들(IBB와 QBB)은 저주파 신호를 의미한다. 복수의 베이스밴드 신호들(IBB와 QBB)은 실제 정보(예컨대, 음성, 영상, 또는 데이터)를 가지고 있는 신호이다. 복수의 로컬 오실레이터 신호들(I와 Q)은 동위상 신호(I)와 직교 위상 신호(Q)를 의미한다.
직교 위상 신호 생성기(1)는 전압 모드 로직(VML) 방식을 이용하여 상기 복수의 로컬 오실레이터 신호들인 동위상 신호(I)와 직교 위상 신호(Q)를 생성할 수 있다.
제1믹서(41)는 동위상 신호(I)와 무선 주파수 신호(RF)를 믹싱(mixing)하여 동위상 베이스밴드 신호(IBB)를 생성한다.
제2믹서(43)는 직교 위상 신호(Q)와 무선 주파수 신호(RF)를 믹싱하여 직교 위상 베이스밴드 신호(QBB)를 생성한다. 실시 예에 따라 제1믹서(41)와 제2믹서(43)는 다운-컨버젼(down-conversion) 믹서로 구현될 수 있다.
다운 컨버젼(down-conversion) 믹서라 함은 높은 주파수를 가지는 무선 주파수(RF)와 복수의 로컬 오실레이터 신호들(I와 Q)을 믹싱하여 낮은 주파수를 가지는 복수의 베이스밴드 신호들(IBB와 QBB)을 출력할 수 있는 믹서를 의미한다.
도 5는 도 1에 도시된 직교 위상 신호 생성기를 포함하는 업-컨버터의 블락도를 나타낸다. 도 1부터 도 5를 참조하면, 업-컨버터(50)는 직교 위상 신호 생성기(1), 제3믹서(51), 제4믹서(53), 및 가산기(55)를 포함한다.
업-컨버터(up-converter; 50)는 복수의 베이스밴드 신호들(IBB와 QBB)과 복수의 로컬 오실레이터 신호들(I와 Q)을 믹싱함으로써 복수의 베이스밴드 신호들(IBB와 QBB)을 무선 주파수 신호(RF)로 변환하여 출력할 수 있다.
직교 위상 신호 생성기(1)는 전압 모드 로직(VML) 방식을 이용하여 상기 복수의 로컬 오실레이터 신호들인 동위상 신호(I)와 직교 위상 신호(Q)를 생성할 수 있다.
제3믹서(51)는 동위상 베이스밴드 신호(IBB)와 동위상 신호(I)를 믹싱하여 제1무선 주파수 신호(미 도시)를 출력한다. 상기 제1무선 주파수 신호는 동위상 베이스밴드 신호(IBB)보다 높은 주파수를 가지는 신호이다.
제4믹서(53)는 직교 위상 베이스밴드 신호(QBB)와 직교 위상 신호(Q)를 믹싱하여 제2무선 주파수 신호(미 도시)를 출력한다. 상기 제2무선 주파수 신호는 직교 베이스밴드 신호(QBB)보다 높은 주파수를 가지는 신호이다.
가산기(55)는 상기 제1무선 주파수 신호와 상기 제2무선 주파수 신호를 가산하여 무선 주파수 신호(RF)를 출력한다. 실시 예에 따라 제3믹서(51)와 제4믹서(53)는 업-컨버젼(up-conversion) 믹서로 구현될 수 있다.
업-컨버젼(up-conversion) 믹서라 함은 낮은 주파수를 가지는 복수의 베이스밴드 주파수 신호들(IBB와 QBB)과 복수의 로컬 오실레이터 신호들(I와 Q)을 믹싱하여 높은 주파수를 가지는 상기 제1무선 주파수 신호와 상기 제2무선 주파수 신호를 출력하는 믹서를 의미한다
도 6은 도 1에 도시된 직교 위상 신호 생성기를 포함하는 무선 통신 장치의 블락도를 나타낸다.
도 1부터 도 6을 참조하면, 무선 통신 장치(100)는 보안 시스템, 셋-탑 박스, 이동 통신 장지, IT(information Technology) 장치, 또는 무선 통신 장치를 포함하는 컴퓨터 시스템일 수 있다.
무선 통신 장치(100)는 안테나(101), 듀플렉서(duplex; 103), 수신기(105), 프로세서(107), 메모리(109), 및 송신기(111)를 포함한다. 무선 통신 장치(100)는 설명의 편의를 위하여 일부분의 구성 요소들만을 도시하여 설명하였으나 다른 하드웨어 구성 요소들이 포함될 수 있다.
듀플렉스(103)는 안테나(101)를 통하여 무선 주파수 신호(RF)를 송신하거나 또는 수신할 수 있다.
수신기(105)는 무선 주파수 신호(RF)를 수신하여 수신된 무선 주파수 신호(RF)를 실제 정보(예컨대, 음성, 영상, 또는 데이터)를 가지고 있는 데이터 신호로 변환하여 출력한다.
수신기(105)는 다운-컨버터(40)와 모뎀(45)을 포함한다.
다운-컨버터(40)는 직교 위상 신호 생성기(1)를 포함한다. 직교 위상 신호 생성기(1)는 전압 모드 로직(VML) 방식을 이용하여 구현된다. 따라서 직교 위상 신호 생성기(1)는 전압 모드 로직(VML)을 이용함으로써 전류 소비를 줄이고 회로의 복잡성도 줄일 수 있다.
다운-컨버터(40)는 무선 주파수 신호(RF)를 수신하여 수신된 무선 주파수 신호(RF)를 복수의 베이스밴드 신호들(IBB와 QBB)로 변환하여 출력한다.
모뎀(45)은 복수의 베이스밴드 신호들(IBB와 QBB)을 수신하여 이들을 복조하고, 이들을 디코딩하여 데이터 신호를 출력한다. 상기 데이터 신호는 실제 정보(예컨대, 음성, 영상, 또는 데이터)를 가지고 있는 신호를 의미할 수 있다. 상기 복조는 여러 가지 방법으로 수행될 수 있다. 예컨대, 모뎀(45)은 QPSK 복조 방식에 의해 복수의 베이스밴드 신호들(IBB와 QBB)을 수신하여 이들을 복조할 수 있다.
모뎀(45)은 복조기(demodulator ; 미도시)와 디코더(미도시)를 포함한다.
상기 복조기는 복수의 베이스밴드 신호들(IBB와 QBB)을 수신하여 이들을 복조하고, 복조된 신호(들)를 출력한다. 상기 디코더는 상기 복조된 신호(들)를 수신하여 이를 디코딩하여 데이터 신호(들)를 출력한다.
프로세서(107)는 수신기(105)와 송신기(111)로부터 출력되는 신호들의 전송을 제어한다.
메모리(109)는 수신기(105)와 송신기(111)로부터 출력되는 데이터 신호를 저장한다.
송신기(111)는 상기 실제 정보를 가지고 있는 데이터 신호를 수신하여 이를 무선 주파수 신호(RF)로 변환하여 출력한다.
송신기(111)는 업-컨버터(미도시)와 변조기(modulator; 미도시)를 포함한다.
상기 업-컨버터는 수신기(105)와 마찬가지로 직교 위상 신호 생성기(1)를 포함한다. 상기 업-컨버터에서의 직교 위상 신호 생성기(1)는 전압 모드 로직(VML) 방식을 이용하여 구현된다. 따라서 직교 위상 신호 생성기(1)는 전압 모드 로직 (VML)을 이용함으로써 전류 소비를 줄이고 회로의 복잡성도 줄일 수 있다.
도 7은 도 1에 도시된 직교 위상 신호 생성기의 동작을 설명하기 위한 플로우차트이다.
도 1부터 도 7을 참조하면, 동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호(/I)의 에지 정보를 검출하고 검출 결과로서 제2동위상 신호(I)를 생성한다(S10).
동위상 신호 생성 회로(10)는 제1동위상 신호(/I)를 동위상 신호 생성 회로(10)의 입력으로 피드백한다.
실시 예에 따라 동위상 신호 생성 회로(10)는 클락 신호(CLK)의 상승 에지에 응답하여 제1동위상 신호(/I)의 에지 정보를 검출하고 검출 결과로서 제2동위상 신호(I)를 생성한다.
직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 상승 에지와 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호(/Q)의 에지 정보를 검출하고 검출 결과로서 제2직교 위상 신호(Q)를 생성한다.
직교 위상 신호 생성 회로(20)는 제1직교 위상 신호(/Q)를 직교 위상 신호 생성 회로(20)의 입력으로 피드백한다.
실시 예에 따라 직교 위상 신호 생성 회로(20)는 클락 신호(CLK)의 하강 에지에 응답하여 제1직교 위상 신호(/Q)의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호(Q)를 생성한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1 : 직교 위상 신호 생성기
10 : 동위상 신호 생성 회로
20 : 직교 위상 신호 생성 회로
30 : 클락 신호 생성기
40 : 다운-컨버터
50 : 업-컨버터
100 : 무선 통신 장치

Claims (7)

  1. 삭제
  2. 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하고 검출 결과로서 제2동위상 신호를 생성하는 동위상 신호 생성 회로; 및
    상기 클락 신호의 상기 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하고 검출 결과로서 제2직교 위상 신호를 생성하는 직교 위상 신호 생성 회로를 포함하며,
    상기 동위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1동위상 신호는 상기 D-플립플롭의 반전 출력 단자로부터 출력된 후 상기 D-플립플롭의 입력 단자로 피드백되며,
    상기 제2동위상 신호는 상기 D-플립플롭의 출력 단자로부터 출력되는 직교 위상 신호 생성기.
  3. 제2항에 있어서, 상기 직교 위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1직교 위상 신호는 상기 D-플립플롭의 반전 출력 단자로부터 출력된 후 상기 D-플립플롭의 입력 단자로 피드백되며,
    상기 제2직교 위상 신호는 상기 D-플립플롭의 출력 단자로부터 출력되는 직교 위상 신호 생성기.
  4. 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 동위상 신호 생성 회로;
    상기 클락 신호의 상기 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 직교 위상 신호 생성 회로;
    무선 주파수 신호와 상기 제2동위상 신호를 믹싱하여 제2동위상 베이스 밴드 신호를 출력하는 제1믹서;
    상기 무선 주파수 신호와 상기 제2직교 위상 신호를 믹싱하여 제2직교 위상 베이스 밴드 신호를 출력하는 제2믹서; 및
    상기 제2동위상 베이스 밴드 신호와 상기 제2직교 위상 베이스 밴드 신호를 복조하기 위한 모뎀을 포함하며,
    상기 동위상 신호 생성 회로가 D-플립플롭으로 구현될 때, 상기 제1동위상 신호는 상기 D-플립플롭의 반전 출력 단자로부터 출력된 후 상기 D-플립플롭의 입력 단자로 피드백되며,
    상기 제2동위상 신호는 상기 D-플립플롭의 출력 단자로부터 출력되는 무선 통신 장치.
  5. 동위상 신호 생성 회로가 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 제2동위상 신호를 생성하는 단계; 및
    직교 위상 신호 생성 회로가 상기 클락 신호의 상기 상승 에지와 상기 하강 에지 중에서 다른 하나에 응답하여 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 제2직교 위상 신호를 생성하는 단계를 포함하며,
    상기 제2동위상 신호를 생성하는 단계는,
    상기 동위상 신호 생성 회로가 상기 클락 신호의 상기 상승 에지에 응답하여 상기 제1동위상 신호를 상기 동위상 신호 생성 회로의 입력으로 피드백하는 단계; 및
    상기 동위상 신호 생성 회로가 상기 클락 신호의 상기 상승 에지에 응답하여 상기 제1동위상 신호의 에지 정보를 검출하여 검출 결과로서 상기 제2동위상 신호를 생성하는 단계를 포함하는 직교 위상 신호 생성 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 제2직교 위상 신호를 생성하는 단계는,
    상기 직교 위상 신호 생성 회로가 상기 클락 신호의 상기 하강 에지에 응답하여 상기 제1직교 위상 신호를 상기 직교 위상 신호 생성 회로의 입력으로 피드백하는 단계; 및
    상기 직교 위상 신호 생성 회로가 상기 클락 신호의 상기 하강 에지에 응답하여 상기 제1직교 위상 신호의 에지 정보를 검출하여 검출 결과로서 상기 제2직교 위상 신호를 생성하는 단계를 포함하는 직교 위상 신호 생성 방법.
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