JP5169348B2

JP5169348B2 - Drive device

Info

Publication number: JP5169348B2
Application number: JP2008067709A
Authority: JP
Inventors: 真一野田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-07-12
Filing date: 2008-03-17
Publication date: 2013-03-27
Anticipated expiration: 2028-03-17
Also published as: JP2009038955A

Description

本発明は、負荷にかかる電圧変動を抑制するための回路を備えた駆動装置に関する。 The present invention relates to a driving device including a circuit for suppressing voltage fluctuation applied to a load.

この種の回路の一例が特許文献１に開示されている。この特許文献１に開示されている電源回路によれば、電源除去比の高いオペアンプを適用することでＭＯＳＦＥＴのスイッチングに同期して重畳したリップル電圧を低減している。
特開２００１−１０３７３６号公報 An example of this type of circuit is disclosed in Patent Document 1. According to the power supply circuit disclosed in Patent Document 1, the ripple voltage superimposed in synchronization with the switching of the MOSFET is reduced by applying an operational amplifier having a high power supply rejection ratio.
JP 2001-103736 A

他方、例えば駆動電流を多く必要とする負荷を駆動する場合には、駆動装置の出力回路には電流供給能力の高いトランジスタが用いられる。また、例えばＬＣＤ（液晶）表示器を駆動する場合には、出力回路がＬＣＤ表示器に与える出力電圧をＶｄｄ、２×Ｖｄｄ／３、Ｖｄｄ／３、０の４段階に変化させる必要がある。この場合、出力回路に流れる貫通電流や、液晶に印加される電圧が不均一となってしまいリップル電圧のばらつきを生じノイズ性の悪化につながってしまう。特許文献１に開示されている回路を当該出力回路に適用しても、出力電圧のオーバーシュート電圧変化や貫通電流の低減には至らない。 On the other hand, for example, when driving a load that requires a large amount of drive current, a transistor having a high current supply capability is used in the output circuit of the drive device. For example, when driving an LCD (liquid crystal) display, it is necessary to change the output voltage applied to the LCD display by the output circuit in four stages of Vdd, 2 × Vdd / 3, Vdd / 3, and 0. In this case, the through current flowing through the output circuit and the voltage applied to the liquid crystal become non-uniform, resulting in variations in ripple voltage, leading to deterioration in noise characteristics. Even if the circuit disclosed in Patent Document 1 is applied to the output circuit, it does not lead to an overshoot voltage change of the output voltage or a reduction of the through current.

本発明の目的は、オーバーシュート電圧の低減および出力回路の貫通電流の低減を図った駆動装置を提供することにある。 An object of the present invention is to provide a drive device that reduces the overshoot voltage and the through current of the output circuit.

請求項１記載の発明によれば、次のように作用する。複数のスイッチング素子は一対の電源ノード間に並列接続されており、制御回路が当該複数のスイッチング素子をオンオフ切替制御する。このとき、複数の第１および第２の中間電圧生成回路は、一対の電源ノード間に与えられる電圧範囲のうち互いに異なる複数の電圧を生成する。第１、第２の出力回路は、それぞれ、複数の第１、第２の中間電圧生成回路によって生成される複数電圧のうち何れかの電圧が与えられると当該電圧に応じた駆動電流を負荷の一端側、他端側に供給する。 According to invention of Claim 1, it acts as follows. The plurality of switching elements are connected in parallel between the pair of power supply nodes, and the control circuit performs on / off switching control of the plurality of switching elements. At this time, the plurality of first and second intermediate voltage generation circuits generate a plurality of voltages different from each other in a voltage range applied between the pair of power supply nodes . First and second output circuits, respectively, a plurality of first, driving current of the load in accordance with any one of the voltage is applied when the voltage of the plurality voltage generated by the second intermediate voltage generating circuit Supply to one end and the other end .

制御回路が複数の第１および第２の中間電圧生成回路の複数の電圧をそれぞれ低い順もしくは高い順に第１および第２の出力回路に与えるため、負荷の両端にかかる電圧が目標電圧に達するまで徐々に変化することになる。これにより、オーバーシュート電圧の低減および出力回路の貫通電流の低減を図ることができる。しかも、負荷にかかる両端電圧が互いに逆方向に同時に変化する場合に特に有効に作用する。 Control for control circuit has on the first and second output circuits a plurality of voltages of the first and second intermediate voltage generating circuit in ascending order or descending order, respectively, to the voltage target voltage across the load It will vary gradually reach. Thereby, it is possible to reduce the overshoot voltage and the through current of the output circuit. In addition , this is particularly effective when the voltage across the load changes simultaneously in opposite directions.

請求項２記載の発明に示すように、負荷が容量性負荷により構成されている場合にオーバーシュートの低減効果が顕著となる。 As shown in the second aspect of the present invention, when the load is a capacitive load, the effect of reducing the overshoot becomes significant .

（第１の実施形態）
以下、本発明の駆動装置を液晶駆動回路に適用した第１の実施形態について図面を参照しながら説明する。
図１および図２は、液晶駆動回路の電気的構成ブロックを示している。この液晶駆動回路１は、負荷としての液晶表示器２を駆動する。図３は、液晶表示器の一例を示している。この液晶表示器２は、例えば車載用の液晶ディスプレイに用いられるもので７セグメントディスプレイを複数桁配置して構成されている。 (First embodiment)
Hereinafter, a first embodiment in which a driving device of the present invention is applied to a liquid crystal driving circuit will be described with reference to the drawings.
1 and 2 show electrical configuration blocks of the liquid crystal drive circuit. The liquid crystal drive circuit 1 drives a liquid crystal display 2 as a load. FIG. 3 shows an example of a liquid crystal display. The liquid crystal display 2 is used for, for example, an in-vehicle liquid crystal display, and is configured by arranging a plurality of digits of a 7-segment display.

この液晶表示器２を構成する各セグメントは容量性の負荷となっており、図１および図２に示すように、駆動回路１、１がそれぞれセグメントラインＳＥＧおよびコモンラインＣＯＭに接続されている。これらの駆動回路１、１は、外部の制御回路３からの制御信号に応じて液晶表示器２のラインＳＥＧ，ＣＯＭに電圧を印加し各セグメントを独立して点灯／消灯駆動可能に構成されている。 Each segment constituting the liquid crystal display 2 is a capacitive load, and as shown in FIGS. 1 and 2, the drive circuits 1 and 1 are connected to the segment line SEG and the common line COM, respectively. These drive circuits 1 and 1 are configured so that each segment can be independently turned on / off by applying a voltage to the lines SEG and COM of the liquid crystal display 2 in accordance with a control signal from the external control circuit 3. Yes.

図１および図２に示す駆動回路１の電気的構成を説明する。尚、各ラインＳＥＧ、ＣＯＭに接続される駆動回路１は同様の回路構成であるため、セグメントラインＳＥＧに接続された駆動回路１の電気的構成説明を行い、コモンラインＣＯＭに接続される駆動回路１の電気的構成説明を省略する。 The electrical configuration of the drive circuit 1 shown in FIGS. 1 and 2 will be described. Since the drive circuit 1 connected to each line SEG, COM has the same circuit configuration, the electrical configuration of the drive circuit 1 connected to the segment line SEG will be described, and the drive circuit connected to the common line COM. Description of the electrical configuration of 1 is omitted.

駆動回路１は、主駆動部４、１４と、当該主駆動部４、１４の出力段に接続された出力回路部５とを備えており、出力回路部５の出力端子ＯＵＴは液晶表示器２のセグメントラインＳＥＧに接続されている。尚、図示しない中間電圧生成回路が中間電圧（Ｖ１／３、２×Ｖ１／３）を生成し、スイッチＳＷ１、ＳＷ２を介して出力回路部５の出力端子ＯＵＴに電圧を印加可能に構成されている。主駆動部４は、出力回路５のｐＭＯＳトランジスタＴｒ９を駆動する回路であり、主駆動部１４は、出力回路５のｎＭＯＳトランジスタＴｒ１０を駆動する回路であり、これらの回路はそれぞれ図１、図２に主として図示している。 The drive circuit 1 includes main drive units 4 and 14 and an output circuit unit 5 connected to an output stage of the main drive units 4 and 14, and an output terminal OUT of the output circuit unit 5 is a liquid crystal display 2. To the segment line SEG. An intermediate voltage generation circuit (not shown) generates an intermediate voltage (V1 / 3, 2 × V1 / 3), and can be applied to the output terminal OUT of the output circuit unit 5 via the switches SW1 and SW2. Yes. The main drive unit 4 is a circuit that drives the pMOS transistor Tr9 of the output circuit 5, and the main drive unit 14 is a circuit that drives the nMOS transistor Tr10 of the output circuit 5, and these circuits are shown in FIGS. This is mainly illustrated in FIG.

図１は、主駆動部４の電気的構成を主に示しており、図２は、主駆動部１４の電気的構成を主に示している。
図１に示すように、主駆動部４は、第１の電源ノードＮ１、第３の電源ノードＮ３に与えられる電源電位Ｖ１（例えば５Ｖ）と、第２の電源ノードＮ２、第４の電源ノードＮ４に与えられるグランド電位ＧＮＤとの差電圧によって動作するように構成されている。この主駆動部４は、３つ（複数）のブロックの中間電圧生成回路６〜８と、主電源電圧生成回路９とを備えている。中間電圧生成回路６〜８は、それぞれ、第１の電源ノードＮ１と第２の電源ノードＮ２との間に接続された２つのＭＯＳトランジスタＴｒ１−Ｔｒ２間に、定電圧生成用のｐＭＯＳトランジスタＴｒ３〜Ｔｒ６を直列接続して構成される。ｐＭＯＳトランジスタＴｒ３〜Ｔｒ６は、それぞれ、ダイオード接続されている。主電源電圧生成回路９は、電源電圧Ｖ１が与えられる第３の電源ノードＮ３と第４の電源ノードＮ４との間に直列接続された相補型ＭＯＳトランジスタＴｒ７、Ｔｒ８により構成されている。
尚、図示していないが、トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８のゲートや、スイッチＳＷ１、ＳＷ２を構成するＭＯＳトランジスタのゲートは、制御回路３に接続されており、制御回路３は各トランジスタのオンオフを切替制御可能に構成されている。 FIG. 1 mainly shows the electrical configuration of the main drive unit 4, and FIG. 2 mainly shows the electrical configuration of the main drive unit 14.
As shown in FIG. 1, the main drive unit 4 includes a power supply potential V1 (for example, 5V) applied to the first power supply node N1 and the third power supply node N3, a second power supply node N2, and a fourth power supply node. It is configured to operate by a voltage difference from the ground potential GND applied to N4. The main drive unit 4 includes three (plural) blocks of intermediate voltage generation circuits 6 to 8 and a main power supply voltage generation circuit 9. The intermediate voltage generation circuits 6 to 8 are respectively connected between two MOS transistors Tr1 to Tr2 connected between the first power supply node N1 and the second power supply node N2 to generate constant voltage pMOS transistors Tr3 to Tr3. It is configured by connecting Tr6 in series. The pMOS transistors Tr3 to Tr6 are diode-connected, respectively. The main power supply voltage generation circuit 9 includes complementary MOS transistors Tr7 and Tr8 connected in series between a third power supply node N3 to which a power supply voltage V1 is applied and a fourth power supply node N4.
Although not shown, the gates of the transistors Tr1, Tr2, Tr7, Tr8 and the gates of the MOS transistors constituting the switches SW1, SW2 are connected to the control circuit 3, and the control circuit 3 turns on / off each transistor. Is configured to be switchable.

中間電圧生成回路６のトランジスタＴｒ３とトランジスタＴｒ４との共通接続点は、出力回路５を構成するｐＭＯＳトランジスタＴｒ９のゲートに接続されている。また、中間電圧生成回路７のトランジスタＴｒ４とトランジスタＴｒ５との共通接続点は、ｐＭＯＳトランジスタＴｒ９のゲートに接続されている。また、中間電圧生成回路８のトランジスタＴｒ５とトランジスタＴｒ６との共通接続点は、ｐＭＯＳトランジスタＴｒ９のゲートに接続されている。 A common connection point between the transistor Tr3 and the transistor Tr4 of the intermediate voltage generation circuit 6 is connected to the gate of the pMOS transistor Tr9 constituting the output circuit 5. The common connection point between the transistor Tr4 and the transistor Tr5 of the intermediate voltage generation circuit 7 is connected to the gate of the pMOS transistor Tr9. The common connection point between the transistor Tr5 and the transistor Tr6 of the intermediate voltage generation circuit 8 is connected to the gate of the pMOS transistor Tr9.

図２に示すように、主駆動部１４は、第１の電源ノードＮ１、第３の電源ノードＮ３に与えられる電源電位Ｖ１（例えば５Ｖ）と、第２の電源ノードＮ２、第４の電源ノードＮ４に与えられるグランド電位ＧＮＤとの差電圧によって動作するように構成されている。 As shown in FIG. 2, the main drive unit 14 includes a power supply potential V1 (for example, 5V) applied to the first power supply node N1 and the third power supply node N3, a second power supply node N2, and a fourth power supply node. It is configured to operate by a voltage difference from the ground potential GND applied to N4.

この主駆動部１４は、３つ（複数）のブロックの中間電圧生成回路１６〜１８と、主電源電圧生成回路１９とを備えている。中間電圧生成回路１６〜１８は、それぞれ、第１の電源ノードＮ１と第２の電源ノードＮ２との間に接続された２つのＭＯＳトランジスタＴｒ１１−Ｔｒ１２間に、定電圧生成用のｎＭＯＳトランジスタＴｒ１３〜Ｔｒ１６を直列接続して構成される。ｎＭＯＳトランジスタＴｒ１３〜Ｔｒ１６は、それぞれ、ダイオード接続されている。主電源電圧生成回路１９は、第３の電源ノードＮ３と第４の電源ノードＮ４との間に接続された相補型ＭＯＳトランジスタＴｒ１７、Ｔｒ１８により構成されている。 The main drive unit 14 includes three (a plurality of) blocks of intermediate voltage generation circuits 16 to 18 and a main power supply voltage generation circuit 19. The intermediate voltage generation circuits 16 to 18 are respectively connected between the two MOS transistors Tr11 to Tr12 connected between the first power supply node N1 and the second power supply node N2 to generate constant voltage nMOS transistors Tr13 to Tr13. Tr16 is connected in series. Each of the nMOS transistors Tr13 to Tr16 is diode-connected. The main power supply voltage generation circuit 19 includes complementary MOS transistors Tr17 and Tr18 connected between the third power supply node N3 and the fourth power supply node N4.

中間電圧生成回路１６のトランジスタＴｒ１３とトランジスタＴｒ１４との共通接続点は、出力回路５を構成するｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。また、中間電圧生成回路１７のトランジスタＴｒ１４とトランジスタＴｒ１５との共通接続点は、ｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。また、中間電圧生成回路１８のトランジスタＴｒ１５とトランジスタＴｒ１６との共通接続点は、ｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。
尚、図示していないが、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１７、Ｔｒ１８のゲートや、スイッチＳＷ１、ＳＷ２を構成するＭＯＳトランジスタのゲートは、制御回路３に接続されており、制御回路３は各トランジスタのオンオフを切替制御可能に構成されている。 A common connection point between the transistor Tr13 and the transistor Tr14 of the intermediate voltage generation circuit 16 is connected to the gate of the nMOS transistor Tr10 that constitutes the output circuit 5. The common connection point between the transistor Tr14 and the transistor Tr15 in the intermediate voltage generation circuit 17 is connected to the gate of the nMOS transistor Tr10. The common connection point between the transistor Tr15 and the transistor Tr16 in the intermediate voltage generation circuit 18 is connected to the gate of the nMOS transistor Tr10.
Although not shown, the gates of the transistors Tr11, Tr12, Tr17, and Tr18 and the gates of the MOS transistors that constitute the switches SW1 and SW2 are connected to the control circuit 3, and the control circuit 3 turns on and off each transistor. Is configured to be switchable.

他方、出力回路５は、ｐＭＯＳトランジスタＴｒ９とｎＭＯＳトランジスタＴｒ１０とを電源ノードＮ１−Ｎ２間に直列接続して構成される。これらのｐＭＯＳトランジスタＴｒ９およびｎＭＯＳトランジスタＴｒ１０は、従来では電流供給能力の大きいトランジスタを使用してきたが、回路規模の縮小化の要求に伴い回路規模を小さくしており、電流供給能力の小さいトランジスタを用いている。 On the other hand, the output circuit 5 is configured by connecting a pMOS transistor Tr9 and an nMOS transistor Tr10 in series between power supply nodes N1 and N2. These pMOS transistor Tr9 and nMOS transistor Tr10 have conventionally used transistors having a large current supply capability. However, the circuit scale has been reduced in accordance with the demand for a reduction in circuit scale, and transistors having a small current supply capability are used. ing.

上記構成の作用について説明する。まず、各セグメントに与えられる駆動信号例を説明する。
図４Ａはセグメントラインに与えられる駆動電位例を示しており、図４Ｂはコモンラインに与えられる駆動電位例を示している。例えば、全点灯駆動する場合には、図４Ａに示すように、セグメントラインＳＥＧを所定周期（例えば１００Ｈｚ）毎に電源電位ＶＳＳ（＝ＧＮＤ）、ＶＤＤ（＝Ｖ１）に切り替えて印加する。図４Ｂに示すように、所定の１周期内でコモンラインＣＯＭの電位を電源電位ＶＤＤに設定したり、中間電位（ＶＤＤ−ＶＳＳ）／３に設定する（（１）（２）（３）のタイミング参照）。すると、セグメントラインＳＥＧ−コモンラインＣＯＭ間の電圧が（ＶＤＤ−ＶＳＳ）のときには点灯し（ＶＤＤ−ＶＳＳ）／３のときには消灯する。 The operation of the above configuration will be described. First, an example of a drive signal given to each segment will be described.
FIG. 4A shows an example of the driving potential applied to the segment line, and FIG. 4B shows an example of the driving potential applied to the common line. For example, in the case of all lighting driving, as shown in FIG. 4A, the segment line SEG is switched and applied to the power supply potential VSS (= GND) and VDD (= V1) every predetermined cycle (for example, 100 Hz). As shown in FIG. 4B, the potential of the common line COM is set to the power supply potential VDD or set to the intermediate potential (VDD−VSS) / 3 within a predetermined cycle ((1), (2), (3)). Timing reference). Then, it is turned on when the voltage between the segment line SEG and the common line COM is (VDD-VSS), and is turned off when it is (VDD-VSS) / 3.

図４Ａおよび図４Ｂに示すように、液晶表示器２のセグメントに充放電するときには、セグメントラインＳＥＧとコモンラインＣＯＭとで同一タイミングで逆方向に変動し、例えば（ＶＤＤ−ＶＳＳ）を超える電圧変動を伴う場合もあるため、特にこのような駆動信号構成を採用すると、液晶表示器２の充放電時のオーバーシュートノイズが激しい。そこで、本実施形態では、図１および図２に示す駆動回路１を採用しており、このとき生じるオーバーシュートノイズを低減している。 As shown in FIGS. 4A and 4B, when the segment of the liquid crystal display 2 is charged / discharged, the segment line SEG and the common line COM fluctuate in the opposite direction at the same timing, for example, voltage fluctuation exceeding (VDD−VSS). In particular, when such a drive signal configuration is adopted, overshoot noise during charging / discharging of the liquid crystal display 2 is severe. Therefore, in this embodiment, the drive circuit 1 shown in FIGS. 1 and 2 is employed, and overshoot noise generated at this time is reduced.

上記構成の作用について図５をも参照しながら説明する。
図５は、制御回路による各トランジスタのオンオフ制御タイミングをタイミングチャートによって示している。タイミング動作説明を簡略化するため、セグメントラインＳＥＧの電位制御のみを表しており、セグメントラインＳＥＧの電位が０から目標電位Ｖｍ（＝Ｖ１）に変化するときのタイミングチャートを示している。コモンラインＣＯＭの電位制御はセグメントラインＳＥＧの電位制御とほぼ同時に行われる。 The operation of the above configuration will be described with reference to FIG.
FIG. 5 is a timing chart showing on / off control timing of each transistor by the control circuit. In order to simplify the explanation of the timing operation, only the potential control of the segment line SEG is shown, and a timing chart when the potential of the segment line SEG changes from 0 to the target potential Vm (= V1) is shown. The potential control of the common line COM is performed almost simultaneously with the potential control of the segment line SEG.

初期状態では、トランジスタＴｒ９はオフ、トランジスタＴｒ１０はオンに設定されており、セグメントラインＳＥＧには０Ｖが与えられている。主駆動部４はトランジスタＴｒ９のゲート電圧を高電圧から徐々に低電圧（例えば０）に低下させることによってトランジスタＴｒ９をオフからオンに遷移するように駆動する。これと同時に、主駆動部１４はトランジスタＴｒ１０のゲート電圧を高電圧から徐々に低電圧（例えば０Ｖ）に低下させてトランジスタＴｒ１０をオンからオフに遷移するように駆動する。すなわち、トランジスタＴｒ９およびＴｒ１０は相補的に動作する。以下、この具体例を説明する。 In the initial state, the transistor Tr9 is set to off, the transistor Tr10 is set to on, and 0 V is applied to the segment line SEG. The main drive unit 4 drives the transistor Tr9 to transition from off to on by gradually reducing the gate voltage of the transistor Tr9 from a high voltage to a low voltage (for example, 0). At the same time, the main drive unit 14 drives the transistor Tr10 to transition from on to off by gradually reducing the gate voltage of the transistor Tr10 from a high voltage to a low voltage (for example, 0 V). That is, the transistors Tr9 and Tr10 operate complementarily. Hereinafter, this specific example will be described.

図５に示すように、まず制御回路３は、中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２をオン制御する（タイミング（４）参照）。
中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２がオンすると、中間電圧生成回路６には電圧Ｖ１が与えられる。このとき、中間電圧生成回路６のトランジスタＴｒ３の閾値電圧Ｖｔ分だけ電圧降下した電圧（Ｖ１−Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。 As shown in FIG. 5, the control circuit 3 first controls the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 6 to be turned on (see timing (4)).
When the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 6 are turned on, the voltage V1 is applied to the intermediate voltage generation circuit 6. At this time, a voltage (V1-Vt) that has dropped by the threshold voltage Vt of the transistor Tr3 of the intermediate voltage generation circuit 6 is applied to the gate of the transistor Tr9 of the output circuit 5.

他方、中間電圧生成回路１６のトランジスタＴｒ１１，Ｔｒ１２がオンすると、中間電圧生成回路１６には電圧Ｖ１が与えられる。このとき、中間電圧生成回路１６のトランジスタＴｒ１４〜Ｔｒ１６の各閾値電圧Ｖｔの３倍の電圧（３×Ｖｔ）が出力回路５のトランジスタＴｒ１０のゲートに与えられる。すると、ｐＭＯＳトランジスタＴｒ９はオフ状態からオン抵抗が低下すると同時にｎＭＯＳトランジスタＴｒ１０はオン状態からオン抵抗が増加するため、徐々に貫通電流が流れはじめ、セグメントラインＳＥＧの電位は徐々に増加する（セグメントラインＳＥＧの電位（４）〜（５）参照）。 On the other hand, when the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 16 are turned on, the voltage V1 is applied to the intermediate voltage generation circuit 16. At this time, a voltage (3 × Vt) that is three times the threshold voltage Vt of the transistors Tr14 to Tr16 of the intermediate voltage generation circuit 16 is applied to the gate of the transistor Tr10 of the output circuit 5. Then, since the on-resistance of the pMOS transistor Tr9 decreases from the off state and the on-resistance of the nMOS transistor Tr10 increases from the on state, a through current gradually starts to flow, and the potential of the segment line SEG gradually increases (segment line SEG potential (see (4) to (5)).

その後、所定時間経過後、中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２がオフすると同時に中間電圧生成回路７のトランジスタＴｒ１，Ｔｒ２がオンする。これと同時に、中間電圧生成回路１６のトランジスタＴｒ１１，Ｔｒ１２がオフすると同時に中間電圧生成回路１７のトランジスタＴｒ１１，Ｔｒ１２がオンする。すると、中間電圧生成回路７、１７には電圧Ｖ１が与えられる。このとき、主駆動部４においては、中間電圧生成回路７の各トランジスタＴｒ３〜Ｔｒ４がその閾値電圧分だけ電圧降下するため、各トランジスタＴｒ３〜Ｔｒ４の閾値電圧が同一の電圧Ｖｔである場合には、電圧（Ｖ１−２×Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。 Thereafter, after a lapse of a predetermined time, the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 6 are turned off, and at the same time, the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 7 are turned on. At the same time, the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 16 are turned off, and at the same time, the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 17 are turned on. Then, the voltage V1 is applied to the intermediate voltage generation circuits 7 and 17. At this time, in the main drive unit 4, the transistors Tr 3 to Tr 4 of the intermediate voltage generation circuit 7 drop by the threshold voltage, and therefore the threshold voltages of the transistors Tr 3 to Tr 4 are the same voltage Vt. , The voltage (V1-2 × Vt) is applied to the gate of the transistor Tr9 of the output circuit 5.

他方、主駆動部１４内では中間電圧生成回路１７に電圧Ｖ１が与えられると、中間電圧生成回路１７のトランジスタＴｒ１５およびＴｒ１６の閾値電圧Ｖｔの２倍の電圧（２×Ｖｔ）が出力回路５のトランジスタＴｒ１０のゲートに与えられる。すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗が徐々に低下すると同時に、ｎＭＯＳトランジスタＴｒ１０のオン抵抗が徐々に増加する。するとセグメントラインＳＥＧの電位は徐々に増加する（セグメントラインＳＥＧの電位（５）〜（６）参照）。 On the other hand, when the voltage V 1 is applied to the intermediate voltage generation circuit 17 in the main drive unit 14, a voltage (2 × Vt) twice the threshold voltage Vt of the transistors Tr 15 and Tr 16 of the intermediate voltage generation circuit 17 is output from the output circuit 5. This is applied to the gate of the transistor Tr10. Then, the on-resistance of the pMOS transistor Tr9 gradually decreases and at the same time the on-resistance of the nMOS transistor Tr10 increases gradually. Then, the potential of the segment line SEG gradually increases (see the potentials (5) to (6) of the segment line SEG).

その後、所定時間経過後、中間電圧生成回路７のトランジスタＴｒ１，Ｔｒ２がオフすると同時に中間電圧生成回路８のトランジスタＴｒ１，Ｔｒ２がオンする。これと同時に、中間電圧生成回路１７のトランジスタＴｒ１１，Ｔｒ１２がオフすると同時に中間電圧生成回路１８のトランジスタＴｒ１１，Ｔｒ１２がオンする。 Thereafter, after a predetermined time has elapsed, the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 7 are turned off, and at the same time, the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 8 are turned on. At the same time, the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 17 are turned off, and at the same time, the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 18 are turned on.

すると、主駆動部４内では電源電圧Ｖ１から中間電圧生成回路８の各トランジスタＴｒ３〜Ｔｒ５の閾値電圧分だけ電圧降下するため、各トランジスタＴｒ３〜Ｔｒ５の閾値電圧が同一の電圧Ｖｔである場合には、電圧（Ｖ１−３×Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。主駆動部１４内では中間電圧生成回路１８に電圧Ｖ１が与えられると、中間電圧生成回路１８のトランジスタＴｒ１６の各閾値電圧をＶｔとすると、その電圧Ｖｔが出力回路５のトランジスタＴｒ１０のゲートに与えられる。 Then, in the main drive unit 4, the voltage drops from the power supply voltage V 1 by the threshold voltage of each of the transistors Tr 3 to Tr 5 of the intermediate voltage generating circuit 8, so that the threshold voltage of each of the transistors Tr 3 to Tr 5 is the same voltage Vt. The voltage (V1-3 × Vt) is applied to the gate of the transistor Tr9 of the output circuit 5. In the main drive unit 14, when the voltage V1 is applied to the intermediate voltage generation circuit 18, assuming that each threshold voltage of the transistor Tr16 of the intermediate voltage generation circuit 18 is Vt, the voltage Vt is applied to the gate of the transistor Tr10 of the output circuit 5. It is done.

すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗がさらに低下すると同時にｎＭＯＳトランジスタＴｒ１０のオン抵抗がさらに増加し、セグメントラインＳＥＧの電圧もさらに増加する（セグメントラインＳＥＧの電位（６）〜（７）参照）。
その後、所定時間経過後、中間電圧生成回路８のトランジスタＴｒ１、Ｔｒ２がオフすると同時に主電源電圧生成回路９から電位０を出力する。またこれと同時に、中間電圧生成回路１８のトランジスタＴｒ１１、Ｔｒ１２がオフすると同時に主電源電圧生成回路１９から電位０を出力する。 As a result, the on-resistance of the pMOS transistor Tr9 further decreases, and at the same time, the on-resistance of the nMOS transistor Tr10 further increases and the voltage of the segment line SEG further increases (see the potentials (6) to (7) of the segment line SEG).
Thereafter, after a predetermined time has elapsed, the transistors Tr1 and Tr2 of the intermediate voltage generation circuit 8 are turned off, and at the same time, the potential 0 is output from the main power supply voltage generation circuit 9. At the same time, the transistors Tr11 and Tr12 of the intermediate voltage generation circuit 18 are turned off, and at the same time, the potential 0 is output from the main power supply voltage generation circuit 19.

すると、出力電圧５のトランジスタＴｒ９のゲートにグランドＧＮＤ電位が与えられると共にトランジスタＴｒ１０のゲートにもグランドＧＮＤ電位が与えられる。すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗がさらに低下すると同時にｎＭＯＳトランジスタＴｒ１０のオン抵抗がさらに増加する。すると、セグメントラインＳＥＧの電位が目標電位Ｖｍ（＝Ｖ１）に達する（セグメントラインＳＥＧの電位（７）参照）。 Then, the ground GND potential is applied to the gate of the transistor Tr9 of the output voltage 5, and the ground GND potential is also applied to the gate of the transistor Tr10. As a result, the on-resistance of the pMOS transistor Tr9 further decreases, and at the same time the on-resistance of the nMOS transistor Tr10 further increases. Then, the potential of the segment line SEG reaches the target potential Vm (= V1) (see the potential (7) of the segment line SEG).

尚、出力回路５を流れる貫通電流は、トランジスタＴｒ９がオフからオンに段階的に遷移すると同時にトランジスタＴｒ１０がオンからオフに段階的に遷移する途中の時点において、セグメントラインＳＥＧの電位が０から目標電位Ｖｍに達するまでの間にピーク値を得る。 Note that the through current flowing through the output circuit 5 is such that the potential of the segment line SEG is changed from 0 to the target at the time when the transistor Tr9 is gradually changed from OFF to ON and at the same time the transistor Tr10 is gradually changed from ON to OFF. A peak value is obtained until the potential Vm is reached.

図５には、本実施形態に係るセグメントラインＳＥＧの電位変化と併せて、０から目標電圧Ｖｍに至るまでの従来例の電位変化Ｂ１と出力回路５に流れる貫通電流Ｂ２の変化とを図中点線で示している。
FIG. 5 shows the potential change B1 of the conventional example from 0 to the target voltage Vm and the change of the through current B2 flowing through the output circuit 5 together with the potential change of the segment line SEG according to the present embodiment. Shown with dotted lines.

この電位変化Ｂ１や貫通電流Ｂ２は、中間電圧生成回路６〜８、１６〜１８を設けることなく回路構成した状態でセグメントラインＳＥＧの電位変化や出力回路５に流れる貫通電流の変化を観察した結果を示している。図中点線に示すように、目標電圧Ｖｍに達するまでの立ち上がり時間が速いため、オーバーシュートが大きくノイズの発生源となる。 The potential change B1 and the through current B2 are the result of observing the change in the potential of the segment line SEG and the change of the through current flowing in the output circuit 5 in a state where the intermediate voltage generating circuits 6 to 8 and 16 to 18 are provided. Is shown. As shown by the dotted line in the figure, since the rise time until the target voltage Vm is reached is fast, the overshoot is large and becomes a noise generation source.

本実施形態によれば、中間電圧生成回路６〜８、１６〜１８が設けられており、出力回路５のｐＭＯＳトランジスタＴｒ９のゲートには高い電位（Ｖ１−Ｖｔ）から低い電位０にかけて段階的に変化させて印加すると同時に、出力回路５のｎＭＯＳトランジスタＴｒ１０のゲートには高い電位（Ｖ１−Ｖｔ）から低い電位０にかけて段階的に変化させて印加するようにしているため、出力回路５は段階的に変化した駆動電流を液晶表示器２のセグメントラインＳＥＧに供給することができ、当該セグメントラインＳＥＧの電位が目標電位Ｖｍに達するまでオーバーシュートを防ぐことができる。しかも、出力回路５の貫通電流を抑制できる。これにより、セグメントラインＳＥＧの電位とコモンラインＣＯＭの電位とが逆方向に急峻に変化したとしてもオーバーシュートを防ぐことができる。 According to the present embodiment, the intermediate voltage generation circuits 6 to 8 and 16 to 18 are provided, and the gate of the pMOS transistor Tr9 of the output circuit 5 is stepwise from a high potential (V1-Vt) to a low potential 0. At the same time, the output circuit 5 is changed stepwise from the high potential (V1-Vt) to the low potential 0 and applied to the gate of the nMOS transistor Tr10 of the output circuit 5, so that the output circuit 5 is stepwise. The drive current changed to can be supplied to the segment line SEG of the liquid crystal display 2, and overshoot can be prevented until the potential of the segment line SEG reaches the target potential Vm. In addition, the through current of the output circuit 5 can be suppressed. As a result, even if the potential of the segment line SEG and the potential of the common line COM change sharply in the opposite directions, overshoot can be prevented.

（第２の実施形態）
図６および図７は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子と並列に電位調整素子を設けて出力回路を構成し、当該電位調整素子を制御することで負荷の端子に印加する電位を調整しているところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。 (Second Embodiment)
6 and 7 show a second embodiment of the present invention. The difference from the previous embodiment is that a potential adjusting element is provided in parallel with the switching element to form an output circuit, and the potential adjusting element is By controlling, the potential applied to the load terminal is being adjusted. The same parts as those in the previous embodiment are denoted by the same reference numerals, description thereof is omitted, and only different parts will be described below.

図６は、図２の出力回路５に代わる出力回路１５とスイッチＳＷ１、ＳＷ２を主として示している。
図６に示すように、ノードＮ１と出力端子ＯＵＴとの間には、ＭＯＳトランジスタＴｒ９と直列にＭＯＳトランジスタＴＰ１，ＴＮ１が接続されている。これらのＭＯＳトランジスタＴＰ１およびＴＮ１は並列接続されている。また、ノードＮ２と出力端子ＯＵＴとの間には、ＭＯＳトランジスタＴｒ１０と直列にＭＯＳトランジスタＴＰ２，ＴＮ２が接続されている。なお、ＭＯＳトランジスタＴＰ１，ＴＰ２は、ｐチャネル型のＭＯＳトランジスタであり、ＭＯＳトランジスタＴＮ１，ＴＮ２は、ｎチャネル型のＭＯＳトランジスタを示している。尚、負荷２の他端側にも同様の出力回路が構成されているが、この説明は省略する。その他の電気的構成は、前述実施形態と同様であるため、その説明を省略する。 FIG. 6 mainly shows an output circuit 15 in place of the output circuit 5 of FIG. 2 and switches SW1 and SW2.
As shown in FIG. 6, MOS transistors TP1 and TN1 are connected in series with the MOS transistor Tr9 between the node N1 and the output terminal OUT. These MOS transistors TP1 and TN1 are connected in parallel. Further, the MOS transistors TP2 and TN2 are connected in series with the MOS transistor Tr10 between the node N2 and the output terminal OUT. The MOS transistors TP1 and TP2 are p-channel MOS transistors, and the MOS transistors TN1 and TN2 are n-channel MOS transistors. A similar output circuit is also configured on the other end side of the load 2, but this description is omitted. Since other electrical configurations are the same as those of the above-described embodiment, the description thereof is omitted.

本実施形態においては、図６に示すように、制御回路３は主駆動部４、１４を通じてＭＯＳトランジスタＴｒ９、Ｔｒ１０のゲートにオン制御信号を印加し、当該ＭＯＳトランジスタＴｒ９、Ｔｒ１０を常にオン状態として制御を行う。尚、本実施形態においては、主駆動部４、１４、ＭＯＳトランジスタＴｒ９、Ｔｒ１０は必要に応じて設ければよく、ＭＯＳトランジスタＴｒ９、Ｔｒ１０のドレイン／ソース間を短絡した電気的構成を適用しても良い。 In the present embodiment, as shown in FIG. 6, the control circuit 3 applies an ON control signal to the gates of the MOS transistors Tr9 and Tr10 through the main drive units 4 and 14, so that the MOS transistors Tr9 and Tr10 are always turned on. Take control. In the present embodiment, the main drive units 4 and 14 and the MOS transistors Tr9 and Tr10 may be provided as necessary, and an electrical configuration in which the drains / sources of the MOS transistors Tr9 and Tr10 are short-circuited is applied. Also good.

図７は、ＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のゲートにそれぞれ印加するゲート電圧の変化と、当該ゲート電圧に応じた負荷２の一端側の電位の変化とをタイミングチャートによって示している。この電位変化のタイミングチャートは、セグメントラインＳＥＧ（出力端子ＯＵＴ）の電位をグランド電位から電源電位Ｖ１に徐々に変化させる場合、および、電源電位Ｖ１からグランド電位に徐々に変化させる場合のタイミングチャートを示している。尚、このときの出力端子ＯＵＴのタイミングチャートは本実施形態の動作を理解しやすくするため模式的に示している。 FIG. 7 is a timing chart showing changes in the gate voltage applied to the gates of the MOS transistors TP1, TP2, TN1, and TN2, and changes in the potential on one end side of the load 2 according to the gate voltage. This potential change timing chart is a timing chart when the potential of the segment line SEG (output terminal OUT) is gradually changed from the ground potential to the power supply potential V1 and when the potential is gradually changed from the power supply potential V1 to the ground potential. Show. Note that the timing chart of the output terminal OUT at this time is schematically shown for easy understanding of the operation of the present embodiment.

この図７に示すように、出力端子ＯＵＴの電位がグランド電位になっている（図７の（１）のタイミング）ときには、各ＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２に印加するゲート電圧はそれぞれ下記のようになっている。 As shown in FIG. 7, when the potential of the output terminal OUT is the ground potential (timing (1) in FIG. 7), the gate voltages applied to the MOS transistors TP1, TP2, TN1, and TN2 are as follows. It is like this.

ＭＯＳトランジスタＴＰ１のゲート印加電圧＝電源電圧Ｖ１
ＭＯＳトランジスタＴＰ２のゲート印加電圧＝グランド電位ＧＮＤ
ＭＯＳトランジスタＴＮ１のゲート印加電圧＝グランド電位ＧＮＤ
ＭＯＳトランジスタＴＮ２のゲート印加電圧＝電源電圧Ｖ１
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ２のゲート電圧をグランド電位に駆動制御する（（２）のタイミング）。すると、ＭＯＳトランジスタＴＮ２がオフし、グランド電圧ＧＮＤとＭＯＳトランジスタＴＰ２のオン抵抗分の電圧Ｖｔｐとを加えた電位が出力端子ＯＵＴに印加されるようになる。 MOS transistor TP1 gate applied voltage = power supply voltage V1
MOS transistor TP2 gate applied voltage = ground potential GND
MOS transistor TN1 gate applied voltage = ground potential GND
MOS transistor TN2 gate applied voltage = power supply voltage V1
Next, after a predetermined time has elapsed, the control circuit 3 controls to drive the gate voltage of the MOS transistor TN2 to the ground potential (timing (2)). Then, the MOS transistor TN2 is turned off, and a potential obtained by adding the ground voltage GND and the voltage Vtp corresponding to the on-resistance of the MOS transistor TP2 is applied to the output terminal OUT.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ１のゲート電圧を電源電位Ｖ１に駆動制御する（（３）のタイミング）。すると、ＭＯＳトランジスタＴＮ１がオンし、出力端子ＯＵＴの電位は、ＭＯＳトランジスタＴＮ１のオン抵抗とＭＯＳトランジスタＴＰ２のオン抵抗との分圧電位に調整されるようになる。 Next, after a predetermined time has elapsed, the control circuit 3 controls to drive the gate voltage of the MOS transistor TN1 to the power supply potential V1 (timing (3)). Then, the MOS transistor TN1 is turned on, and the potential of the output terminal OUT is adjusted to a divided potential between the on-resistance of the MOS transistor TN1 and the on-resistance of the MOS transistor TP2.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ２のゲート電圧を電源電位Ｖ１に駆動制御する（（４）のタイミング）。すると、ＭＯＳトランジスタＴＰ２がオフし、出力端子ＯＵＴの電位は、電源電位Ｖ１からＭＯＳトランジスタＴＮ１のオン抵抗分の電圧Ｖｔｎだけ降下した電位に調整されるようになる。 Next, after a predetermined time has elapsed, the control circuit 3 controls to drive the gate voltage of the MOS transistor TP2 to the power supply potential V1 (timing (4)). Then, the MOS transistor TP2 is turned off, and the potential of the output terminal OUT is adjusted to a potential that is lowered from the power supply potential V1 by the voltage Vtn corresponding to the ON resistance of the MOS transistor TN1.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ１のゲート電圧をグランド電位に駆動制御する（（５）のタイミング）。すると、ＭＯＳトランジスタＴＰ１がオンし、出力端子ＯＵＴの電位は、電源電位Ｖ１に調整されるようになる。このようにして、負荷２の一端の出力端子ＯＵＴの端子電位がグランド電位から電源電位Ｖ１に調整されるようになる。
続いて、逆に負荷２の一端の出力端子ＯＵＴの端子電位を電源電位Ｖ１からグランド電位に調整する場合の動作について説明する。尚、この駆動制御方法は上述とは逆の駆動制御方法となる。 Next, after a predetermined time has elapsed, the control circuit 3 drives and controls the gate voltage of the MOS transistor TP1 to the ground potential (timing (5)). Then, the MOS transistor TP1 is turned on, and the potential of the output terminal OUT is adjusted to the power supply potential V1. In this way, the terminal potential of the output terminal OUT at one end of the load 2 is adjusted from the ground potential to the power supply potential V1.
Subsequently, the operation when the terminal potential of the output terminal OUT at one end of the load 2 is adjusted from the power supply potential V1 to the ground potential will be described. This drive control method is a drive control method opposite to that described above.

制御回路３は、ＭＯＳトランジスタＴＰ１のゲート電圧を電源電位Ｖ１に駆動制御する（（６）のタイミング）。すると、ＭＯＳトランジスタＴＰ１がオフし、出力端子ＯＵＴの電位は、電源電位Ｖ１からＭＯＳトランジスタＴＮ１のオン抵抗分の電圧Ｖｔｎだけ降下した電位に調整されるようになる。 The control circuit 3 drives and controls the gate voltage of the MOS transistor TP1 to the power supply potential V1 (timing (6)). Then, the MOS transistor TP1 is turned off, and the potential of the output terminal OUT is adjusted to a potential that is lowered from the power supply potential V1 by the voltage Vtn corresponding to the ON resistance of the MOS transistor TN1.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ２のゲート電圧をグランド電位に駆動制御する（（７）のタイミング）。すると、ＭＯＳトランジスタＴＰ２がオンし、出力端子ＯＵＴの電位は、ＭＯＳトランジスタＴＮ１のオン抵抗とＭＯＳトランジスタＴＰ２のオン抵抗との分圧電位に調整されるようになる。 Next, after a predetermined time has elapsed, the control circuit 3 drives and controls the gate voltage of the MOS transistor TP2 to the ground potential (timing (7)). Then, the MOS transistor TP2 is turned on, and the potential of the output terminal OUT is adjusted to a divided potential between the on-resistance of the MOS transistor TN1 and the on-resistance of the MOS transistor TP2.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ１のゲート電圧をグランド電位に駆動制御する（（８）のタイミング）。すると、ＭＯＳトランジスタＴＮ１がオフし、グランド電圧ＧＮＤとＭＯＳトランジスタＴＰ２のオン抵抗分の電圧Ｖｔｐとを加えた電位が出力端子ＯＵＴに印加されるようになる。 Next, after a predetermined time has elapsed, the control circuit 3 controls to drive the gate voltage of the MOS transistor TN1 to the ground potential (timing (8)). Then, the MOS transistor TN1 is turned off, and a potential obtained by adding the ground voltage GND and the voltage Vtp corresponding to the on-resistance of the MOS transistor TP2 is applied to the output terminal OUT.

次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ２のゲート電圧を電源電位Ｖ１に駆動制御する（（９）のタイミング）。すると、ＭＯＳトランジスタＴＮ２がオンし、出力端子ＯＵＴの電位はグランド電位に調整されるようになる。このようにして、負荷２の一端の出力端子ＯＵＴの端子電位が電源電位Ｖ１からグランド電位に調整されるようになる。尚、前述実施形態にて説明したように、同一タイミングで負荷２の他端のコモンラインＣＯＭの電位を本実施形態の調整方法にて調整するようにすると良い。
このような実施形態においても前述実施形態とほぼ同様な作用効果を奏する。 Next, after a predetermined time has elapsed, the control circuit 3 controls to drive the gate voltage of the MOS transistor TN2 to the power supply potential V1 (timing (9)). Then, the MOS transistor TN2 is turned on, and the potential of the output terminal OUT is adjusted to the ground potential. In this way, the terminal potential of the output terminal OUT at one end of the load 2 is adjusted from the power supply potential V1 to the ground potential. As described in the above embodiment, the potential of the common line COM at the other end of the load 2 may be adjusted by the adjustment method of this embodiment at the same timing.
Even in such an embodiment, there are substantially the same functions and effects as in the previous embodiment.

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
制御回路３による切替制御タイミングを変更すれば、液晶表示器２のセグメントラインＳＥＧやコモンラインＣＯＭにかかる立ち上がり電圧だけでなく立ち下がり電圧にも適用可能であることは言うまでもない。 (Other embodiments)
The present invention is not limited to the above embodiment, and for example, the following modifications or expansions are possible.
It goes without saying that if the switching control timing by the control circuit 3 is changed, it can be applied not only to the rising voltage applied to the segment line SEG and the common line COM of the liquid crystal display 2 but also to the falling voltage.

トランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２の切替制御タイミングを調整可能としても良い。すると、特に液晶表示器２のセグメントの容量値の大小に合わせて充放電電流を調整することができるようになるため液晶表示器２の仕様に合わせて調整することができる。これは容量性負荷の場合に特に好ましいものとなる。 The switching control timing of the transistors Tr1, Tr2, Tr11, Tr12 may be adjustable. Then, since the charge / discharge current can be adjusted according to the capacity value of the segment of the liquid crystal display 2 in particular, it can be adjusted according to the specifications of the liquid crystal display 2. This is particularly preferred for capacitive loads.

各トランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２によるスイッチング素子としてＭＯＳトランジスタを適用したが、他種のスイッチング素子を適用しても良い。
液晶駆動回路１に適用したが、他の表示装置（例えば、ＥＬ(Electro Luminescence)）の駆動装置に適用しても良い。液晶表示器２を負荷として適用し、セグメントの両側に電圧を印加する実施形態を示したが、負荷の片側に電圧を印加する形態に適用しても良い。 Although the MOS transistor is applied as the switching element by the transistors Tr1, Tr2, Tr11, Tr12, other types of switching elements may be applied.
Although applied to the liquid crystal drive circuit 1, it may be applied to a drive device of another display device (for example, EL (Electro Luminescence)). Although the embodiment in which the liquid crystal display 2 is applied as a load and a voltage is applied to both sides of the segment has been described, the present invention may be applied to a form in which a voltage is applied to one side of the load.

ＭＯＳトランジスタＴｒ９、Ｔｒ１０の両トランジスタの駆動電圧を同時に制御する実施形態を示したが、いずれか一方のトランジスタの駆動電圧を制御する形態に適用しても良い。
ｐＭＯＳトランジスタＴｒ９を駆動するための中間電圧生成回路６〜８のトランジスタＴｒ３〜Ｔｒ６にｐＭＯＳトランジスタを用いると共に、ｎＭＯＳトランジスタＴｒ１０を駆動するための中間電圧生成回路１６〜１８のトランジスタＴｒ１３〜Ｔｒ１６にｎＭＯＳトランジスタを用いた例を示したが、それぞれ逆導電型のＭＯＳトランジスタを用いてもよい。 Although the embodiment in which the drive voltages of both the MOS transistors Tr9 and Tr10 are simultaneously controlled has been described, the present invention may be applied to a form in which the drive voltage of either one of the transistors is controlled.
pMOS transistors are used for the transistors Tr3 to Tr6 of the intermediate voltage generation circuits 6 to 8 for driving the pMOS transistor Tr9, and nMOS transistors are used for the transistors Tr13 to Tr16 of the intermediate voltage generation circuits 16 to 18 for driving the nMOS transistor Tr10. Although an example using the above is shown, a reverse conductivity type MOS transistor may be used.

本発明の第１の実施形態に係る電気的構成図（その１）Electrical configuration diagram according to first embodiment of the present invention (part 1) 電気的構成図（その２）Electrical configuration (Part 2) 液晶表示器の構成を概略的に示す図The figure which shows the composition of the liquid crystal display roughly 液晶表示器の駆動波形例を示す図（その１）FIG. 1 is a diagram illustrating an example of a driving waveform of a liquid crystal display (Part 1). 液晶表示器の駆動波形例を示す図（その２）FIG. 2 is a diagram illustrating an example of a driving waveform of a liquid crystal display (part 2). スイッチング素子の切替制御タイミングを示すタイミングチャートTiming chart showing switching control timing of switching elements 本発明の第２の実施形態に係る出力回路とスイッチの電気的構成図Electrical configuration diagram of output circuit and switch according to second embodiment of the present invention 出力回路の切替制御タイミングを示すタイミングチャートTiming chart showing output circuit switching control timing

Explanation of symbols

図面中、１は液晶駆動回路（駆動装置）、２は液晶表示器（負荷）、５は出力回路、６〜８，１６〜１８は中間電圧生成回路、Ｔｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２はＭＯＳトランジスタ（スイッチング素子）、ＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２はＭＯＳトランジスタ（電位調整素子、スイッチング素子）を示す。 In the drawings, 1 is a liquid crystal drive circuit (drive device), 2 is a liquid crystal display (load), 5 is an output circuit, 6 to 8 and 16 to 18 are intermediate voltage generation circuits, and Tr1, Tr2, Tr11, and Tr12 are MOS transistors. (Switching element), TP1, TN1, TP2, and TN2 indicate MOS transistors (potential adjustment element, switching element).

Claims

A plurality of switching elements connected in parallel between a pair of power supply nodes;
A control circuit configured to enable on / off switching control of the plurality of switching elements;
A plurality of first intermediate voltage generation circuits for generating a plurality of different voltages from a voltage range applied between the pair of power supply nodes when the plurality of switching elements are turned on;
A plurality of second intermediate voltage generation circuits for generating a plurality of voltages different from each other in a voltage range applied between the pair of power supply nodes when the plurality of switching elements are turned on;
A first output circuit for supplying a driving current corresponding to the voltage to one end of the load when any one of the plurality of voltages generated by the plurality of first intermediate voltage generation circuits is applied ;
A second output circuit for supplying a driving current corresponding to the voltage to the other end of the load when any one of the plurality of voltages generated by the plurality of second intermediate voltage generation circuits is applied ; Prepared,
The control circuit applies a plurality of voltages of the plurality of first intermediate voltage generation circuits to the first output circuit in descending order and simultaneously applies a plurality of voltages of the plurality of second intermediate voltage generation circuits in ascending order. The second output circuit is controlled to be applied, or the plurality of voltages of the plurality of first intermediate voltage generation circuits are applied to the first output circuit in order from the lowest to the plurality of second intermediate circuits at the same time. A driving device that controls to supply a plurality of voltages of the voltage generation circuit to the second output circuit in descending order .

The drive device according to claim 1, wherein the load is a capacitive load .