JP5147457B2 - 入力バッファ回路 - Google Patents

Description

本発明は、差動伝送線路を用いて通信を行う通信システムにおける入力バッファ回路に関するものである。

通信システムとして、送受信機間を差動伝送線路で接続し、差動電圧信号を伝送する方式（例えばＬＶＤＳ）を用いた通信システムが知られている。この種の方式では、差動電圧信号の電圧振幅を低減することができ、その結果、消費電力を低減することができると共に、電磁ノイズ（ＥＭＩ）の放射を抑制することができる。

受信機は入力段に入力バッファ回路を備えている。この入力バッファ回路は、差動増幅器により差動電圧信号をその信号間の電位差に応じて増幅し、後段の信号処理回路へ出力する。

近年、入力バッファ回路の入力側に、ＤＣカット用のコンデンサを備える通信システムが知られている（例えば、非特許文献１参照）。これは、入力される差動電圧信号をＤＣカットして（０Ｖ中心の信号にして）汎用性を持たせるためである。つまり、入力バッファ回路における差動増幅器への入力信号の振幅の大きさをある程度任意の値にできるようにしている。一般的に、信号振幅が大きければ放射ノイズが減るものの他の信号線からのノイズに弱くなり、逆に信号振幅が大きければ他の信号線からのノイズに強くなるが放射ノイズも増える。このように、差動電圧信号に対して汎用性を持たせることにより、システム設計の自由度を高めている。
Jimmy Ma、"Application Note : Termination Schemes and Design Guidelines for3.3V LVPECL Driver"、[online]、２００５年４月１９日、Pericom Semiconductor Corporation、［平成２０年１月２３日検索］、インターネット＜URL :http://www.pericom.com/pdf/applications/AN073.pdf＞

入力バッファ回路における差動増幅器に差動電圧信号が入力されない場合、差動増幅器の入力電圧はつり合うこととなる。しかしながら、差動増幅器の入力にノイズなどが入力されると、差動増幅器がそれを増幅して誤信号を出力してしまうことがある。その結果、後段の信号処理回路が誤識別を行ってしまうことがあった。

そこで、本発明は、差動電圧信号が入力されないときの誤信号出力を防止することが可能な入力バッファ回路を提供することを目的としている。

本発明の入力バッファ回路は、容量素子を介して入力される差動電圧信号を増幅する入力バッファ回路であって、（ａ）バイアス電圧を供給するバイアス電圧供給部と、（ｂ）差動電圧信号とバイアス電圧供給部からのバイアス電圧とが合成された差動合成電圧信号を受ける差動増幅器と、（ｃ）差動合成電圧信号に基づいて、差動電圧信号が入力されている場合には第１レベルであり、差動電圧信号が入力されていない場合には第２レベルである制御信号を生成する制御回路と、（ｄ）差動増幅器の出力端子に接続され、制御回路からの制御信号に基づいて、制御信号が第１レベルである場合に差動増幅器の出力電圧を選択出力し、制御信号が第２レベルである場合には基準電圧を選択出力する選択回路とを備える。

この入力バッファ回路によれば、差動電圧信号が入力されていない場合には、制御回路が第２レベルの制御信号を生成し、この第２レベルの制御信号に応じて、選択回路が基準電圧を選択出力するので、ノイズが差動増幅器に入力されて後段の信号処理回路の識別レベルまで増幅されても、この増幅されたノイズが後段の信号処理回路へ誤信号出力されることを防止することができる。

上記した制御回路は、（ｃ１）バイアス電圧より大きい第１電圧を受けるプラス入力端子と、差動合成電圧信号のうちの一方の合成電圧信号を受けるマイナス入力端子とを有する第１比較器と、（ｃ２）差動合成電圧信号のうちの一方の合成電圧信号を受けるプラス入力端子と、バイアス電圧より小さい第２電圧を受けるマイナス入力端子とを有する第２比較器と、（ｃ３）第１電圧を受けるプラス入力端子と、差動合成電圧信号のうちの他方の合成電圧信号を受けるマイナス入力端子とを有する第３比較器と、（ｃ４）差動合成電圧信号のうちの他方の合成電圧信号を受けるプラス入力端子と、第２電圧を受けるマイナス入力端子とを有する第４比較器と、（ｃ５）第１〜第４比較器の出力信号に基づいて、第１及び第４比較器の出力信号と第２及び第３比較器の出力信号とが異なるレベルである場合に第１レベルであり、それ以外のレベルである場合には第２レベルである制御信号を生成する論理回路とを有することが好ましい。

この構成によれば、簡易な回路構成で、差動電圧信号が入力されないときの誤信号出力を防止することができる。

また、上記した制御回路は、（ｃ１）バイアス電圧より大きい第１電圧を受けるプラス入力端子と、差動合成電圧信号のうちの一方の合成電圧信号を受けるマイナス入力端子とを有する第１比較器と、（ｃ２）差動合成電圧信号のうちの一方の合成電圧信号を受けるプラス入力端子と、バイアス電圧より小さい第２電圧を受けるマイナス入力端子とを有する第２比較器と、（ｃ３）第１電圧を受けるプラス入力端子と、差動合成電圧信号のうちの他方の合成電圧信号を受けるマイナス入力端子とを有する第３比較器と、（ｃ４）差動合成電圧信号のうちの他方の合成電圧信号を受けるプラス入力端子と、第２電圧を受けるマイナス入力端子とを有する第４比較器と、（ｃ５）第１〜第４比較器の出力信号に基づいて、第１及び第４比較器の出力信号と第２及び第３比較器の出力信号とが異なるレベルである場合に第１レベルであり、それ以外のレベルである場合には第２レベルである出力信号を生成する論理回路と、（ｃ６）差動電圧信号に同期したクロック信号に基づいて、クロック信号のＮ周期分（Ｎは１以上の整数）、論理回路からの出力信号を保持した制御信号を生成する保持回路とを有することが好ましい。

実際には、差動電圧信号には無視できない遷移期間が存在し、この遷移期間におけるバイアス電圧付近では、論理回路の出力信号の論理レベルが反転してしまう可能性がある。すなわち、差動電圧信号が入力されている場合でも、差動電圧信号の遷移期間におけるバイアス電圧付近において、論理回路の出力信号が第１レベルから第２レベルに転じてしまう可能性がある。その結果、選択回路が、論理回路の出力信号を制御信号として出力電圧信号の選択を行うと、差動電圧信号の遷移期間におけるバイアス電圧付近において、差動増幅器の出力電圧、すなわち伝送されてきたデータを選択出力しない可能性がある。

しかしながら、この構成によれば、保持回路が、差動電圧信号に同期したクロック信号のＮ周期分、論理回路からの出力信号を保持した制御信号を生成するので、差動電圧信号の遷移期間におけるバイアス電圧付近での論理回路の出力信号の論理レベルの反転をマスクした制御信号を生成することができる。したがって、選択回路は、差動電圧信号の遷移期間におけるバイアス電圧付近でも、差動増幅器の出力電圧、すなわち伝送されてきたデータを選択出力することができる。

また、上記した制御回路は、第２比較器の出力信号と第４比較器の出力信号とを受けてこれらの出力信号が共にＬＯＷレベルである場合に、又は、第１比較器の出力信号と第３比較器の出力信号とを受けてこれらの出力信号が共にＬＯＷレベルである場合に、検知信号を出力する検知回路を更に有することが好ましい。

例えば、送信機と受信機とが接続されたことを検知するために、送信機の出力端子を抵抗素子によって低電位側の電源（又は高電位側の電源）にプルアップし、受信機の入力端子を抵抗素子によって高電位側の電源（又は低電位側の電源）にプルアップし、受信機側のプルアップ抵抗素子の抵抗値を送信機側のプルアップ抵抗素子の抵抗値より大きく（又は小さく）することがある。これによって、送信機と受信機とが接続されると、受信機の出力端子の電圧レベルが過渡的に変化することとなる。

この構成によれば、送信機と受信機とが接続されて差動増幅器２０の一対の入力端子の電圧レベルが過渡的に低下すると、第２比較器の出力信号と第４比較器の出力信号とが共にＬＯＷレベルとなり、検知回路が検知信号を出力する。一方、送信機と受信機とが接続されて差動増幅器２０の一対の入力端子の電圧レベルが過渡的に上昇すると、第１比較器の出力信号と第３比較器の出力信号とが共にＬＯＷレベルとなり、検知回路が検知信号を出力する。したがって、検知回路によって送信機と受信機とが接続されたことを容易に検知することができる。

上記した入力バッファ回路は、容量素子と差動増幅器との間に接続され、差動電圧信号とバイアス電圧供給部からのバイアス電圧とが合成された差動合成電圧信号を増幅して差動増幅器に出力するコモンモード用差動増幅器を更に備え、制御回路は、コモンモード用差動増幅器によって増幅された差動合成電圧信号に基づいて制御信号を生成することが好ましい。

この構成によれば、コモンモード用差動増幅器が差動合成電圧信号におけるコモンモードノイズを低減することができるので、コモンモードノイズに起因する制御回路の誤動作を抑制することができる。

本発明によれば、入力バッファ回路において、差動電圧信号が入力されないときの誤信号出力を防止することができる。その結果、後段の信号処理回路における誤識別を防止することができる。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］

図１は、本発明の第１の実施形態に係る入力バッファ回路を示す回路図である。図１に示す入力バッファ回路１は、例えば、差動伝送線路を用いて通信を行う通信システムにおける送受信機のうちの受信機の入力段に設けられる。この入力バッファ回路１は、容量素子５ａ，５ｂを介して入力される差動電圧信号Ｖｐ，Ｖｎを増幅して、後段の信号処理回路へ出力する。入力バッファ回路１は、バイアス電圧供給部１０と、差動増幅器２０と、制御回路３０と、選択回路４０とを備えている。

バイアス電圧供給部１０は、差動増幅器２０の一対の入力端子それぞれにバイアス電圧Ｖｂを供給する。バイアス電圧供給部１０は、バイアス電圧発生器１１と二つの抵抗素子１２ａ，１２ｂとを有する。バイアス電圧発生器１１は、抵抗素子１２ａを介して差動増幅器２０のプラス入力端子にバイアス電圧Ｖｂを供給すると共に、抵抗素子１２ｂを介して差動増幅器２０のマイナス入力端子にバイアス電圧Ｖｂを供給する。なお、抵抗素子１２ａ，１２ｂは、バイアス電圧発生器１１を差動増幅器２０から分離させるように作用する。

また、バイアス電圧供給部１０は、バイアス電圧Ｖｂより大きい第１電圧Ｖｂ＋Ｖ_０と、バイアス電圧Ｖｂより小さい第２電圧Ｖｂ−Ｖ_０とを生成し、制御回路３０へ供給する。この第１電圧Ｖｂ＋Ｖ_０は、差動電圧信号Ｖｐ，Ｖｎに重畳されるノイズの正のピーク値より大きく設定され、第２電圧Ｖｂ−Ｖ_０は、差動電圧信号Ｖｐ，Ｖｎに重畳されるノイズの負のピーク値より小さく設定される。

差動増幅器２０は、容量素子５ａ，５ｂを介して受ける差動電圧信号Ｖｐ，Ｖｎと、バイアス電圧供給部１０からのバイアス電圧Ｖｂとが合成された差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂを受ける。差動増幅器２０は、この差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂを増幅する。

制御回路３０は、差動増幅器２０に入力される差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂに基づいて、差動電圧信号Ｖｐ，Ｖｎが入力されている場合にＨＩＧＨレベル（第１レベル）の制御信号Ｓｃを生成し、差動電圧信号Ｖｐ，Ｖｎが入力されていない場合にはＬＯＷレベル（第２レベル）の制御信号Ｓｃを生成する。制御回路３０は、第１〜第４比較器３１ａ〜３１ｄと論理回路３２とを有している。

第１比較器３１ａのプラス入力端子には、バイアス電圧供給部１０からの第１電圧Ｖｂ＋Ｖ_０が入力され、マイナス入力端子には、差動合成電圧信号のうちの一方の合成電圧信号Ｖｐ＋Ｖｂが入力される。第１比較器３１ａの出力端子は、論理回路３２の第１入力端子Ａに接続されており、第１比較器３１ａは、出力信号Ｖｃａを論理回路３２へ出力する。

第２比較器３１ｂのプラス入力端子には、差動合成電圧信号のうちの一方の合成電圧信号Ｖｐ＋Ｖｂが入力され、マイナス入力端子には、バイアス電圧供給部１０からの第２電圧Ｖｂ−Ｖ_０が入力される。第２比較器３１ｂの出力端子は、論理回路３２の第２入力端子Ｂに接続されており、第２比較器３１ｂは、出力信号Ｖｃｂを論理回路３２へ出力する。

第３比較器３１ｃのプラス入力端子には、バイアス電圧供給部１０からの第１電圧Ｖｂ＋Ｖ_０が入力され、マイナス入力端子には、差動合成電圧信号のうちの他方の合成電圧信号Ｖｎ＋Ｖｂが入力される。第３比較器３１ｃの出力端子は、論理回路３２の第３入力端子Ｃに接続されており、第３比較器３１ｃは、出力信号Ｖｃｃを論理回路３２へ出力する。

第４比較器３１ｄのプラス入力端子には、差動合成電圧信号のうちの他方の合成電圧信号Ｖｎ＋Ｖｂが入力され、マイナス入力端子には、バイアス電圧供給部１０からの第２電圧Ｖｂ−Ｖ_０が入力される。第４比較器３１ｄの出力端子は、論理回路３２の第４入力端子Ｄに接続されており、第４比較器３１ｄは、出力信号Ｖｃｄを論理回路３２へ出力する。

論理回路３２は、第１〜第４比較器３１ａ〜３１ｄの出力信号Ｖｃａ〜Ｖｃｄに基づいて、第１及び第４比較器３１ａ，３１ｄの出力信号Ｖｃａ，Ｖｃｄの電圧レベルと第２及び第３比較器３１ｂ，３１ｃの出力信号Ｖｃｂ，Ｖｃｃの電圧レベルとが異なる場合にＨＩＧＨレベル（第１レベル）の制御信号Ｓｃを生成し、それ以外の場合にはＬＯＷレベル（第２レベル）の制御信号Ｓｃを生成する（図２参照）。論理回路３２の出力端子Ｑは、選択回路４０の制御端子に接続されている。

選択回路４０は、差動増幅器２０の出力端子に直列に接続され、制御回路３０からの制御信号Ｓｃに基づいて、制御信号ＳｃがＨＩＧＨレベルの場合に差動増幅器２０の出力電圧信号を選択出力し、制御信号ＳｃがＬＯＷレベルの場合には基準電圧Ｖｒｅｆを選択出力する。選択回路４０は、選択出力された出力電圧信号Ｖｏｕｔを後段の信号処理回路へ出力する。

次に、図３に示す比較例の入力バッファ回路１Ｘと比較して、第１の実施形態の入力バッファ回路１の作用効果を説明する。

まず、比較例の入力バッファ回路１Ｘについて説明する。比較例の入力バッファ回路１Ｘは、第１の実施形態の入力バッファ回路１において、バイアス電圧供給部１０に代えてバイアス電圧供給部１０Ｘを備えており、制御回路３０と選択回路４０とを備えていない構成で第１の実施形態の入力バッファ回路１と異なっている。

図４に、比較例の入力バッファ回路１Ｘにおける各部電圧信号のタイミングチャートを示す。図４（ａ）には差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが示されており、図４（ｂ）には出力電圧信号Ｖｏｕｔが示されている。図４に示すように、比較例の入力バッファ回路１Ｘでは、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎにおいて、ノイズが入力されると、差動増幅器２０がノイズを増幅してしまい、誤信号を出力してしまうことがある。その結果、後段の信号処理回路が誤識別を行ってしまうことがある。

一方、第１の実施形態の入力バッファ回路１では、この種の誤信号出力を防止することができる。図５に、第１の実施形態の入力バッファ回路１における各部電圧信号のタイミングチャートを示す。図５（ａ）には差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｎが示されており、図５（ｂ）〜（ｅ）には制御回路３０における第１〜第４比較器３１ａ〜３１ｄの出力信号Ｖｃａ〜Ｖｃｄがそれぞれ示されている。また、図５（ｆ）には制御信号Ｓｃが示されており、図５（ｇ）には出力電圧信号Ｖｏｕｔが示されている。

図５（ｂ）によれば、第１比較器３１ａは差動合成電圧信号の一方の合成電圧信号Ｖｐ＋Ｖｂが第１電圧Ｖｂ＋Ｖ_０より大きい場合にＬＯＷレベルであり、小さい場合にはＨＩＧＨレベルである出力信号Ｖｃａを出力する。そして、第１電圧Ｖｂ＋Ｖ_０がノイズの正のピーク値より大きく設定されているので、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎにおいてノイズが入力されても、第１比較器３１ａの出力信号ＶｃａはＨＩＧＨレベルに保持される。

図５（ｃ）によれば、第２比較器３１ｂは差動合成電圧信号の一方の合成電圧信号Ｖｐ＋Ｖｂが第２電圧Ｖｂ−Ｖ_０より大きい場合にＨＩＧＨレベルであり、小さい場合にはＬＯＷレベルである出力信号Ｖｃｂを出力する。そして、第２電圧Ｖｂ−Ｖ_０がノイズの負のピーク値より小さく設定されているので、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎにおいてノイズが入力されても、第２比較器３１ｂの出力信号ＶｃｂはＨＩＧＨレベルに保持される。

図５（ｄ）によれば、第３比較器３１ｃは差動合成電圧信号の他方の合成電圧信号Ｖｎ＋Ｖｂが第１電圧Ｖｂ＋Ｖ_０より小さい場合にＨＩＧＨレベルであり、大きい場合にはＬＯＷレベルである出力信号Ｖｃｃを出力する。そして、第１電圧Ｖｂ＋Ｖ_０がノイズの正のピーク値より大きく設定されているので、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎにおいてノイズが入力されても、第３比較器３１ｃの出力信号ＶｃｃはＨＩＧＨレベルに保持される。

図５（ｅ）によれば、第４比較器３１ｄは差動合成電圧信号の他方の合成電圧信号Ｖｎ＋Ｖｂが第２電圧Ｖｂ−Ｖ_０より小さい場合にＬＯＷレベルであり、大きい場合にはＨＩＧＨレベルである出力信号Ｖｃｄを出力する。そして、第２電圧Ｖｂ−Ｖ_０がノイズの負のピーク値より小さく設定されているので、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎにおいてノイズが入力されても、第４比較器３１ｄの出力信号ＶｃｄはＨＩＧＨレベルに保持される。

このように、差動電圧信号Ｖｐ，Ｖｎが入力されているときには、第１及び第４比較器３１ａ，３１ｄの出力信号Ｖｃａ，Ｖｃｄの電圧レベルと第２及び第３比較器３１ｂ，３１ｃの出力信号Ｖｃｂ，Ｖｃｃの電圧レベルとが異なり、差動電圧信号Ｖｐ，Ｖｎが入力されていないときには、第１〜第４比較器３１ａ〜３１ｄの出力信号Ｖｃａ〜Ｖｃｄの電圧レベルが一致することとなる。

論理回路３２は、これらの第１〜第４比較器３１ａ〜３１ｄの出力信号Ｖｃａ〜Ｖｃｄに基づいて、図５（ｆ）に示すように、差動電圧信号Ｖｐ，Ｖｎが入力されているときにはＨＩＧＨレベルであり、差動電圧信号Ｖｐ，Ｖｎが入力されていない期間ｔｎではＬＯＷレベルである制御信号Ｓｃを生成する。

すると、図５（ｇ）に示すように、選択回路４０は、この制御信号Ｓｃに基づいて、制御信号ＳｃがＨＩＧＨレベルである場合に差動増幅器２０の出力電圧を選択出力し、制御信号ＳｃがＬＯＷレベルである場合には基準電圧Ｖｒｅｆを選択出力する。

このように、第１の実施形態の入力バッファ回路１によれば、差動電圧信号Ｖｐ，Ｖｎが入力されていない場合には、制御回路３０がＬＯＷレベル（第２レベル）の制御信号Ｓｃを生成し、このＬＯＷレベルの制御信号Ｓｃに応じて、選択回路４０が基準電圧Ｖｒｅｆを選択出力するので、ノイズが差動増幅器２０に入力されて、後段の信号処理回路の識別レベルまで増幅されても、この増幅されたノイズが後段の信号処理回路へ誤信号出力されることを防止することができる。その結果、後段の信号処理回路における誤識別を防止することができる。
［第２の実施形態］

図６は、本発明の第２の実施形態に係る入力バッファ回路を示す回路図である。図６に示す入力バッファ回路１Ａは、入力バッファ回路１においてコモンモード用差動増幅器５０を更に備えている構成で第１の実施形態と異なっている。入力バッファ回路１Ａの他の構成は、入力バッファ回路１と同一である。

コモンモード用差動増幅器５０は、容量素子５ａ，５ｂと差動増幅器２０との間に接続されており、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂを増幅して差動増幅器２０及び制御回路３０へ出力する。

この第２の実施形態の入力バッファ回路１Ａによれば、コモンモード用差動増幅器５０が差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂにおけるコモンモードノイズを低減することができるので、コモンモードノイズに起因する制御回路３０の誤動作を抑制することができる。
［第３の実施形態］

図７は、本発明の第３の実施形態に係る入力バッファ回路を示す回路図である。図７に示す入力バッファ回路１Ｂは、入力バッファ回路１において、制御回路３０に代えて制御回路３０Ｂを備えている構成で第１の実施形態と異なっている。入力バッファ回路１Ｂの他の構成は、入力バッファ回路１と同一である。

制御回路３０Ｂは、制御回路３０において検知回路３３を更に備えている構成で制御回路３０と異なっている。本実施形態では、検知回路３３はＯＲ回路である。ＯＲ回路３３の一方の入力端子には第２比較器３１ｂの出力信号Ｖｃｂが入力され、他方の入力端子には第４比較器３１ｄの出力信号Ｖｃｄが入力される。ＯＲ回路３３は、出力信号Ｖｃｂ，Ｖｃｄの電圧レベルが共にＬＯＷレベルである場合に、検知信号Ｓｄを出力する。

図８に、この入力バッファ回路１Ｂが用いられる通信システムの構成を示す。図８に示す通信システムは、送信機Ｔｘと受信機Ｒｘとを備えている。なお、図７に示す入力バッファ回路１Ｂ及び容量素子５ａ，５ｂは、受信機Ｒｘの入力段に設けられている。

送信機Ｔｘの一対の出力端子は、それぞれ、容量素子Ｃｔｐ，Ｃｔｎを介してコネクタＭｔに接続されている。そして、送信機Ｔｘの一対の出力端子と容量素子Ｃｔｐ，Ｃｔｎとの間のノードＮｔｐ１，Ｎｔｎ１は、それぞれ、プルアップ抵抗素子Ｒｔｐ１，Ｒｔｎ１によってバイアス電圧Ｖｔｂにプルアップされている。また、容量素子Ｃｔｐ，ＣｔｎとコネクタＭｔとの間のノードＮｔｐ２，Ｎｔｎ２は、それぞれ、プルアップ抵抗素子Ｒｔｐ２，Ｒｔｎ２によって低電位側の電源Ｖｓｓにプルアップされている。

受信機Ｒｘの一対の出力端子は、それぞれ、容量素子Ｃｒｐ，Ｃｒｎを介してコネクタＭｒに接続されている。そして、受信機Ｒｘの一対の出力端子と容量素子Ｃｒｐ，Ｃｒｎとの間のノードＮｒｐ１，Ｎｒｎ１は、それぞれ、プルアップ抵抗素子Ｒｒｐ１，Ｒｒｎ１によってバイアス電圧Ｖｒｂにプルアップされている。また、容量素子Ｃｒｐ，ＣｒｎとコネクタＭｒとの間のノードＮｒｐ２，Ｎｒｎ２は、それぞれ、プルアップ抵抗素子Ｒｒｐ２，Ｒｒｎ２によって高電位側の電源Ｖｄｄにプルアップされている。

そして、抵抗素子Ｒｒｐ２，Ｒｒｎ２の抵抗値は、抵抗素子Ｒｔｐ２，Ｒｔｎ２の抵抗値より大きく設定されており、本実施形態では１０倍に設定されている（抵抗素子Ｒｒｐ２，Ｒｒｎ２の抵抗値：１００ＭΩ、抵抗素子Ｒｔｐ２，Ｒｔｎ２の抵抗値：１０ＭΩ）。

これらの送信機Ｔｘ側のコネクタＭｔと受信機Ｒｘ側のコネクタＭｒとには、差動伝送線路Ｌｐ，Ｌｎが接続されて、送信機Ｔｘと受信機Ｒｘとが接続されることとなる。

図９に、第３の実施形態の入力バッファ回路１Ｂにおける各部電圧信号のタイミングチャートを示す。図９（ａ）には、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが示されており、図９（ｂ）及び（ｃ）には、第２比較器３１ｂの出力信号Ｖｃｂ、第４比較器３１ｄの出力信号Ｖｃｄがそれぞれ示されている。また、図９（ｄ）には、ＯＲ回路３３から出力される検知信号Ｓｄが示されている。

図９（ａ）及び（ｂ）に示すように、送信機Ｔｘと受信機Ｒｘとが時刻ｔａにおいて接続されると、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが共に低下し、第２比較器３１ｂの出力信号Ｖｃｂと第４比較器３１ｄの出力信号Ｖｃｄとが共に過渡的にＬＯＷレベルとなる。その結果、図９（ｄ）に示すように、ＯＲ回路３３がＬＯＷレベルの検知信号Ｓｄを出力することとなる。

このように、第３の実施形態の入力バッファ回路１Ｂによれば、図８に示すように、送信機Ｔｘと受信機Ｒｘとが接続されたことを検知する機能を有する通信システムの受信機Ｒｘに用いられると、検知回路３３によって送信機Ｔｘと受信機Ｒｘとが接続されたことを容易に検知することができる。
［第４の実施形態］

図１０は、本発明の第４の実施形態に係る入力バッファ回路を示す回路図である。図１０に示す入力バッファ回路１Ｃは、入力バッファ回路１において制御回路３０に代えて制御回路３０Ｃを備えている構成で第１の実施形態と異なっている。入力バッファ回路１Ｃの他の構成は、入力バッファ回路１と同一である。

制御回路３０Ｃは、制御回路３０において保持回路３４を更に備えている構成で第１の実施形態と異なっている。保持回路３４は、論理回路３２と選択回路４０との間に接続されており、クロック信号ＣＬＫに基づいて、このクロック信号ＣＬＫの１周期部、論理回路３２からの出力信号Ｖｌの電圧レベルを保持した制御信号Ｓｃを生成する。なお、クロック信号ＣＬＫは、例えば、後段の信号処理回路によって生成されたクロック信号であり、差動電圧信号Ｖｐ，Ｖｎに同期している。

図１１に、第４の実施形態の入力バッファ回路１Ｃにおける各部電圧信号のタイミングチャートを示す。

図１１（ａ）に示すように、例えば、差動電圧信号Ｖｐ，Ｖｎに重畳されるノイズのピーク電圧が大きい場合などには、第１及び第２電圧Ｖｂ＋Ｖ_０，Ｖｂ−Ｖ_０が大きい値に設定されることがある。また、実際には、差動電圧信号Ｖｐ，Ｖｎには無視できない遷移期間ｔｔが存在する。これらに起因して、差動電圧信号Ｖｐ，Ｖｎの遷移期間ｔｔにおけるバイアス電圧Ｖｂ付近では、図１１（ｆ）に示すように、制御回路３０Ｃにおける論理回路３２の出力信号Ｖｌの論理レベルが反転してしまう可能性がある。すなわち、差動電圧信号Ｖｐ，Ｖｎが入力されている場合でも、差動電圧信号Ｖｐ，Ｖｎの遷移期間ｔｔにおけるバイアス電圧Ｖｂ付近において、論理回路３２の出力信号ＶｌがＨＩＧＨレベルからＬＯＷレベルに転じてしまう可能性がある。その結果、選択回路４０が、論理回路３２の出力信号Ｖｌを制御信号Ｓｃとして出力電圧信号Ｖｏｕｔの選択を行うと、差動電圧信号Ｖｐ，Ｖｎの遷移期間ｔｔにおけるバイアス電圧Ｖｂ付近において、差動増幅器２０の出力電圧信号、すなわち伝送されてきたデータを選択出力しない可能性がある。

そこで、第４の実施形態の入力バッファ回路１Ｃでは、図１１（ｇ）及び（ｈ）に示すように、保持回路３４は、差動電圧信号Ｖｐ，Ｖｎに同期したクロック信号ＣＬＫの１周期分、論理回路３２からの出力信号Ｖｌを保持した制御信号Ｓｃを生成する。これによって、差動電圧信号Ｖｐ，Ｖｎの遷移期間ｔｔにおけるバイアス電圧Ｖｂ付近での論理回路３２の出力信号Ｖｌの論理レベルの反転をマスクした制御信号Ｓｃを生成することができる。その結果、図１１（ｉ）に示すように、選択回路４０は、差動電圧信号Ｖｐ，Ｖｎの遷移期間ｔｔにおけるバイアス電圧Ｖｂ付近でも、差動増幅器２０の出力電圧信号、すなわち伝送されてきたデータを選択出力することができる。

なお、第４の実施形態の入力バッファ回路１Ｃでは、最初の１ビットにおいてデータウインドウ（Data Window）の幅が削れることとなる（図１１（ｉ）の期間ｔｘ）。その場合、データの最初にダミーのデータを転送する様なデータのフォーマットを用いれば良い。

また、データ列の最後にも余分なデータが１ビット入ることとなる（図１１（ｉ）の期間ｔｙ）。この場合には、データのフォーマットにおいて、終了条件を決めておけば、その後の余分なビットを無視できるので、問題となることがない。

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。

第３の実施形態では、図８に示す抵抗素子Ｒｒｐ２，Ｒｒｎ２の抵抗値は、抵抗素子Ｒｔｐ２，Ｒｔｎ２の抵抗値より小さく設定されていてもよい。この場合、送信機Ｔｘと受信機Ｒｘとが接続されると、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが共に上昇し、第１比較器３１ａの出力信号Ｖｃａと第３比較器３１ｃの出力信号Ｖｃｃとが過渡的にＬＯＷレベルとなるので、検知回路３３は、第１比較器３１ａの出力信号Ｖｃａと第３比較器３１ｃの出力信号ＶｃｃとのＯＲ論理によって検知信号Ｓｄを生成すればよい。

また、第３の実施形態では、図８に示すノードＮｔｐ２，Ｎｔｎ２が、それぞれ、プルアップ抵抗素子Ｒｔｐ２，Ｒｔｎ２によって高電位側の電源Ｖｄｄにプルアップされ、ノードＮｒｐ２，Ｎｒｎ２が、それぞれ、プルアップ抵抗素子Ｒｒｐ２，Ｒｒｎ２によって低電位側の電源Ｖｓｓにプルアップされてもよい。この場合、送信機Ｔｘと受信機Ｒｘとが接続されると、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが共に上昇し、第１比較器３１ａの出力信号Ｖｃａと第３比較器３１ｃの出力信号Ｖｃｃとが過渡的にＬＯＷレベルとなるので、検知回路３３は、第１比較器３１ａの出力信号Ｖｃａと第３比較器３１ｃの出力信号ＶｃｃとのＯＲ論理によって検知信号Ｓｄを生成すればよい。

また、第３の実施形態では、図８に示す抵抗素子Ｒｒｐ２，Ｒｒｎ２の抵抗値は、抵抗素子Ｒｔｐ２，Ｒｔｎ２の抵抗値より小さく設定されると共に、ノードＮｔｐ２，Ｎｔｎ２が、それぞれ、プルアップ抵抗素子Ｒｔｐ２，Ｒｔｎ２によって高電位側の電源Ｖｄｄにプルアップされ、ノードＮｒｐ２，Ｎｒｎ２が、それぞれ、プルアップ抵抗素子Ｒｒｐ２，Ｒｒｎ２によって低電位側の電源Ｖｓｓにプルアップされてもよい。この場合、送信機Ｔｘと受信機Ｒｘとが接続されると、差動合成電圧信号Ｖｐ＋Ｖｂ，Ｖｎ＋Ｖｂが共に低下し、第２比較器３１ｂの出力信号Ｖｃｂと第４比較器３１ｄの出力信号Ｖｃｄとが過渡的にＬＯＷレベルとなるので、検知回路３３は、第２比較器３１ｂの出力信号Ｖｃｂと第４比較器３１ｄの出力信号ＶｃｄとのＯＲ論理によって検知信号Ｓｄを生成すればよい。

また、第４の実施形態の入力バッファ回路１Ｃでは、保持回路３４は、クロック信号ＣＬＫの１周期分、論理回路３２の出力信号Ｖｌの論理レベルを保持したが、クロック信号ＣＬＫのＮ周期分（Ｎは２以上の整数）、論理回路３２の出力信号Ｖｌの論理レベルを保持してもよい。

本発明の第１の実施形態に係る入力バッファ回路を示す回路図である。 図１に示す論理回路の真理値表を示す図である。 比較例に係る入力バッファ回路を示す回路図である。 比較例の入力バッファ回路における各部電圧信号のタイミングチャートを示す図である。 第１の実施形態の入力バッファ回路における各部電圧信号のタイミングチャートを示す図である。 本発明の第２の実施形態に係る入力バッファ回路を示す回路図である。 本発明の第３の実施形態に係る入力バッファ回路を示す回路図である。 第３の実施形態の入力バッファ回路が用いられる通信システムの構成を示す図である。 第３の実施形態の入力バッファ回路における各部電圧信号のタイミングチャートを示す図である。 本発明の第４の実施形態に係る入力バッファ回路を示す回路図である。 第４の実施形態の入力バッファ回路における各部電圧信号のタイミングチャートを示す図である。

符号の説明

１，１Ａ，１Ｂ，１Ｃ，１Ｘ…入力バッファ回路、５ａ，５ｂ…容量素子、１０，１０Ｘ…バイアス電圧供給部、１１…バイアス電圧発生器、１２ａ，１２ｂ…抵抗素子、２０…差動増幅器、３０，３０Ｂ，３０Ｃ…制御回路、３１ａ〜３１ｄ…比較器、３２…論理回路、３３…検知回路、３４…保持回路、４０…選択回路、５０…コモンモード用差動増幅器。

Claims (4)

1. 容量素子を介して入力される差動電圧信号を増幅する入力バッファ回路であって、
   バイアス電圧を供給するバイアス電圧供給部と、
   前記差動電圧信号と前記バイアス電圧供給部からの前記バイアス電圧とが合成された差動合成電圧信号を受ける差動増幅器と、
   前記差動合成電圧信号に基づいて、前記差動電圧信号が入力されている場合には第１レベルであり、前記差動電圧信号が入力されていない場合には第２レベルである制御信号を生成する制御回路と、
   前記差動増幅器の出力端子に接続され、前記制御回路からの前記制御信号に基づいて、前記制御信号が前記第１レベルである場合に前記差動増幅器の出力電圧を選択出力し、前記制御信号が前記第２レベルである場合には基準電圧を選択出力する選択回路と、
   を備え、
   前記制御回路は、
   前記バイアス電圧より大きい第１電圧を受けるプラス入力端子と、前記差動合成電圧信号のうちの一方の合成電圧信号を受けるマイナス入力端子とを有する第１比較器と、
   前記差動合成電圧信号のうちの前記一方の合成電圧信号を受けるプラス入力端子と、前記バイアス電圧より小さい第２電圧を受けるマイナス入力端子とを有する第２比較器と、
   前記第１電圧を受けるプラス入力端子と、前記差動合成電圧信号のうちの他方の合成電圧信号を受けるマイナス入力端子とを有する第３比較器と、
   前記差動合成電圧信号のうちの前記他方の合成電圧信号を受けるプラス入力端子と、前記第２電圧を受けるマイナス入力端子とを有する第４比較器と、
   前記第１〜第４比較器の出力信号に基づいて、前記第１及び第４比較器の出力信号と前記第２及び第３比較器の出力信号とが異なるレベルである場合に前記第１レベルであり、それ以外のレベルである場合には前記第２レベルである前記制御信号を生成する論理回路と、
   を有する、
   入力バッファ回路。
2. 容量素子を介して入力される差動電圧信号を増幅する入力バッファ回路であって、
   バイアス電圧を供給するバイアス電圧供給部と、
   前記差動電圧信号と前記バイアス電圧供給部からの前記バイアス電圧とが合成された差動合成電圧信号を受ける差動増幅器と、
   前記差動合成電圧信号に基づいて、前記差動電圧信号が入力されている場合には第１レベルであり、前記差動電圧信号が入力されていない場合には第２レベルである制御信号を生成する制御回路と、
   前記差動増幅器の出力端子に接続され、前記制御回路からの前記制御信号に基づいて、前記制御信号が前記第１レベルである場合に前記差動増幅器の出力電圧を選択出力し、前記制御信号が前記第２レベルである場合には基準電圧を選択出力する選択回路と、
   を備え、
   前記制御回路は、
   前記バイアス電圧より大きい第１電圧を受けるプラス入力端子と、前記差動合成電圧信号のうちの一方の合成電圧信号を受けるマイナス入力端子とを有する第１比較器と、
   前記差動合成電圧信号のうちの前記一方の合成電圧信号を受けるプラス入力端子と、前記バイアス電圧より小さい第２電圧を受けるマイナス入力端子とを有する第２比較器と、
   前記第１電圧を受けるプラス入力端子と、前記差動合成電圧信号のうちの他方の合成電圧信号を受けるマイナス入力端子とを有する第３比較器と、
   前記差動合成電圧信号のうちの前記他方の合成電圧信号を受けるプラス入力端子と、前記第２電圧を受けるマイナス入力端子とを有する第４比較器と、
   前記第１〜第４比較器の出力信号に基づいて、前記第１及び第４比較器の出力信号と前記第２及び第３比較器の出力信号とが異なるレベルである場合に前記第１レベルであり、それ以外のレベルである場合には前記第２レベルである出力信号を生成する論理回路と、
   前記差動電圧信号に同期したクロック信号に基づいて、前記クロック信号のＮ周期分（Ｎは１以上の整数）、前記論理回路からの出力信号を保持した前記制御信号を生成する保持回路と、
   を有する、
   入力バッファ回路。
3. 前記制御回路は、前記第２比較器の出力信号と前記第４比較器の出力信号とを受けてこれらの出力信号が共にＬＯＷレベルである場合に、又は、前記第１比較器の出力信号と前記第３比較器の出力信号とを受けてこれらの出力信号が共にＬＯＷレベルである場合に、検知信号を出力する検知回路を更に有する、
   請求項１又は２に記載の入力バッファ回路。
4. 前記容量素子と前記差動増幅器との間に接続され、前記差動電圧信号と前記バイアス電圧供給部からの前記バイアス電圧とが合成された前記差動合成電圧信号を増幅して前記差動増幅器に出力するコモンモード用差動増幅器を更に備え、
   前記制御回路は、前記コモンモード用差動増幅器によって増幅された差動合成電圧信号に基づいて前記制御信号を生成する、
   請求項１〜３の何れか１項に記載の入力バッファ回路。

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