JP5147284B2

JP5147284B2 - 半導体装置の製造方法

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Publication number: JP5147284B2
Application number: JP2007126387A
Authority: JP
Inventors: 稔彦田中
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2013-02-20
Anticipated expiration: 2027-05-11
Also published as: JP2008283014A

Description

本発明は、例えば、ＥＵＶ（極端紫外: Extreme Ultra Violet）リソグラフィなどに好適であり、露光装置とマスクを用いて露光を実施するための半導体装置の製造方法に関する。

従来、半導体装置の製造工程に用いられるリソグラフィ技術として、波長３６５ｎｍのｉ線リソグラフィ、波長２４８ｎｍのＫｒＦリソグラフィ、波長１９３ｎｍのＡｒＦリソグラフィなどの光リソグラフィが用いられてきた。最近は、ＡｒＦリソグラフィより高い解像度の要求を満たす液浸リソグラフィが盛んに研究されている。しかし、この液浸リソグラフィでもハーフピッチで４５ｎｍの解像度が限界である。そこで、より短い波長１３．５ｎｍのＥＵＶリソグラフィが盛んに研究されており、このＥＵＶリソグラフィはハーフピッチ３２ｎｍの解像度を達成できる。

ＥＵＶリソグラフィの課題の１つは、レンズフレアの問題である。ＥＵＶリソグラフィでの露光波長は１３．５ｎｍと極めて短いため、光吸収と屈折率の関係から屈折レンズ系ではなく、反射光学系を用いて投影露光している。多層膜ミラーで構成される反射光学系では、ごく微細な表面ラフネスの影響により露光光が散乱され、迷光であるフレアを発生する。このフレアのため、パターン周辺の開口率に応じて露光カブリが生じ、パターン寸法が変化する。これがレンズフレアの問題であり、開口率が１％上昇するごとに、０．７ｎｍの寸法変化が生じる。

ＥＵＶリソグラフィの対象寸法は３２ｎｍレベルであるため、様々なパターンが様々な密度で並存するＬＳＩの製造、特に、パターンの種類が多いＳｏＣ(System on a Chip)などのロジックＬＳＩの製造では、このレンズフレアは大きな問題になる。

このレンズフレアの問題を解決するために、マスク上のパターンの幅を周辺のパターンの開口率に応じて調整し、所望の寸法精度のパターンを得るフレア補正技術が、例えば、下記特許文献１，２等で提案されている。

米国特許第６８１５１２９号特開２００４−６２０９６号公報

ＥＵＶリソグラフィのフレアは、光学的解析によれば、多層膜ミラーの表面ラフネスの状態、ラフネスの空間周波数分布、あるいはそのラフネスの強度に応じて変化する。フレアの量だけでなくパターン寸法に影響を与える周辺範囲の広さも、その表面ラフネスの状態によって変化する。そのため、上述したフレア補正技術のマスク寸法補正量は、多層膜ミラーの表面ラフネスの状態によって変える必要がある。

従って、使用する露光装置の変更により光学系の状態が変化したり、露光装置の世代（例えば、解像度）が変わって光学系の状態が変化すると、マスク上のパターン寸法も変更しなければならず、マスクの再設計が必要になる。このため、露光装置とマスクの組合せを固定したり、露光装置ごとに専用のマスクを再設計することは、設備利用効率の低下や製造コストの増加を招く。

本発明の目的は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造することができる半導体装置の製造方法を提供することである。

本発明の一実施例によれば、高い解像度が要求される転写パターンを有するマスクについては専用の露光装置を用いて露光を実施するが、一方、高い解像度がそれほど要求されない転写パターンを有するマスクについては、別の露光装置を用いて露光を実施できる半導体装置の製造方法が提供される。

解像度の判定手法に関して、マスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定し、重み付け開口率が最大となる第１クリティカルパターン部および、重み付け開口率が最小となる第２クリティカルパターン部をそれぞれ特定する。そして、別の露光装置を用いてマスクを転写した場合、第１クリティカルパターン部および第２クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価する。

各寸法が所定の許容範囲に収まる場合は、別の露光装置を用いて露光を実施する。一方、各寸法が所定の許容範囲に収まらない場合は、露光装置とマスクの組合せを固定して露光を実施する。

クリティカルパターン部の重み付け開口率を判定する際、重み付け開口率の最大値または最小値の代わりに、複数の判定値を採用してもよい。

こうしたクリティカルパターン部として、ＦＥＴのアクティブ層の上に設けられるゲートパターン部、接続孔と接触する配線パターン部、または接続孔に隣接する配線パターン部を選定することが好ましい。

また本発明は、ＥＵＶリソグラフィに用いられるＥＵＶ露光装置とＥＵＶマスクに適用することが好ましい。

この実施例によれば、露光の際に高い解像度が要求される場合、露光装置とマスクの組合せを固定するが、高い解像度がそれほど要求されない場合、露光装置とマスクの組合せを限定せずに、別の露光装置を流用することができる。そのため、露光装置やマスクなどの設備利用効率を高めることができ、製造コストの削減が図られる。

実施の形態１．
本発明の第１実施形態について、図１から図１１までを参照して説明する。図１は、本発明の第１実施形態を示すフローチャートである。本実施形態では、露光装置として３台のＥＵＶ露光装置Ａ〜Ｃを準備する。

図２は、露光装置Ａ〜Ｃに搭載された投影光学系Ａ〜ＣについてのＰＳＤ（電力スペクトラム密度: Power Spectrum Density）特性を示すグラフである。縦軸は電力強度（対数表示）であり、横軸は空間周波数（対数表示）である。

露光装置Ａと露光装置Ｂは互いに同世代の露光装置であり、同程度の解像度を有するが、投影光学系を構成する反射ミラーの研磨や多層膜コートの僅かな製造バラツキによってそのＰＳＤカーブの形状は異なっている。但し、空間周波数１／ｍｍから１／μｍの範囲のラフネス強度で定義されるＭＳＦＲ(Mid Spatial Frequency Roughness)の値は同じである。

露光装置Ｃの投影光学系Ｃは、露光装置Ａ，Ｂより一世代進んだ、より高い解像度を有しており、全般にラフネスが小さく、したがってＭＳＦＲの値も投影光学系Ａ，Ｂより小さな値となっている。

図３は、投影光学系Ａの転写特性を示すグラフである。縦軸は寸法変化量（ｎｍ）であり、横軸は開口率（％）である。投影光学系の転写特性は、上述したように、多層膜ミラーのごく微細な表面ラフネスに起因したフレアによって大きな影響を受け、パターン周辺の開口率に応じて露光カブリが生じ、パターン寸法が変化する。パターン周辺の開口率（多層膜が露出している割合）が大きくなるほど、寸法の変化量は単調に大きくなり、例えば、開口率が１％上昇すると、寸法変化量は０．７ｎｍ増加する。

図１を参照して、最初にステップｓ１において、露光装置Ａを用いてリソグラフィを実施した場合、所定の寸法精度内に転写可能なマスクＡを準備する。次にステップｓ２において、マスクＡでのレイアウトパターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を抽出する。ＥＵＶ露光では、一般に、パターン寸法がクリティカル、即ち、寸法精度要求の厳しい部分である。

クリティカルパターン部を抽出する方法としては、例えば、下記の方法１〜４がある。

［方法１］クリティカルパターン部として、ＦＥＴのアクティブ層（拡散層）の上に設けられたゲートパターン部を選定する。例えば、図４に示すように、アクティブ層（拡散層）１１の上にゲート配線１０が設けられたパターンレイアウトの場合、パターン演算などの手法を用いて、図５に示すように、このゲート配線１０のパターンを抽出して、クリティカルパターン部２１とする。

［方法２］クリティカルパターン部として、隣接パターン間の間隔が予め定めた間隔より狭い部分を抽出する。例えば、図６に示すように、配線パターン３１に注目すると、隣接パターンに接近している部分はパターン部分３２である。このパターン部分３２と隣接パターンとの間隔が所定の判定値より小さい場合、クリティカルパターン部として抽出する。

判定対象となるパターン間隔は、種々のパターン形状に応じて定義することができ、例えば、図７（ａ）に示すように、２本のパターンが平行して走る場合、パターンエッジ間の距離Ｌ１として定義できる。また、図７（ｂ）に示すように、あるパターンに対して側方から他のパターンの端部が接近している場合、パターン間隔はパターンエッジと端部エッジの間の距離Ｌ２として定義できる。また、図７（ｃ）に示すように、パターンの端部同士が対向して接近している場合、パターン間隔は端部エッジ間の距離Ｌ３として定義できる。また、図７（ｄ）に示すように、パターンの端部同士が斜めに接近している場合、パターン間隔は端部コーナー間の距離Ｌ４として定義できる。また、図７（ｅ）に示すように、Ｌ字状パターンに対して長方形パターンが接近接近している場合、パターン間隔はパターンエッジ間の２つの距離Ｌ５，Ｌ６として定義できる。

こうしたクリティカルパターン部は、例えば、パターン演算などの手法を用いて、抽出できる。その一例を図８に示す。まず、図８（ａ）に示すように、２本のパターン５０が距離Ｌを隔てて平行に配置されている場合、図８（ｂ）に示すように、各パターン５０の全周に渡ってＬ_１／２ずつ太くして（ブロードニング）、仮想パターン５１を作成する。このとき、パターン間隔が距離Ｌ_１以下に属する部分は合体することになる。次に、図８（ｃ）に示すように、仮想パターン５１の全周に渡ってＬ_１／２ずつ細くして（レッセニング）、仮想パターン５２を作成する。次に、図８（ｄ）に示すように、仮想パターン５２から元の各パターン５０を差し引いて、差分パターン５３を作成する。最後に、各パターン５０のうち、差分パターン５３に接する部分をクリティカルパターン部とする。

［方法３］クリティカルパターン部として、接続孔と接触する配線パターン部を抽出する。例えば、図９に示すように、配線パターン３１において、接続孔パターン３３と接触する部分およびその近傍をクリティカルパターン部３４として抽出する。パターン演算の一例として、接続孔パターン３３を予め定めた量だけブロードニングを行って、太くした仮想パターンを作成し、この仮想パターンと配線パターン３１との重なりの部分をクリティカルパターン部３４とする。但し、太くした仮想パターンが配線パターン３１の中に完全に包含されて、余裕しろのある場合は、クリティカルパターン部とはしない。

［方法４］クリティカルパターン部として、接続孔に隣接する配線パターン部を抽出する。例えば、図１０に示すように、別層と接続するための接続孔４１と配線層１０とが互いに接触しないように、両者が近接する配線部分をクリティカルパターン部４２とする。パターン演算の一例として、接続孔４１を予め定めた量だけブロードニングを行って、太くした仮想パターンを作成し、この仮想パターンと配線層１０の接触部分あるいは重なりの部分をクリティカルパターン部とする。なお、配線層１０がゲートパターンである場合、アイソレーション層（拡散層）上の接続孔（コンタクト層）との接触は設計ルールと方法１によるゲートパターン精度管理により回避されるため、方法４の対象から除外することもできる。

このようにして複数のクリティカルパターン部を抽出した後、各クリティカルパターン部の近傍領域に関する開口率をそれぞれ算出し、図１のステップｓ３において、開口率が最大となるクリティカルパターン部αを抽出する。この近傍領域の大きさは予め定めておく。開口率の求め方としては、単純開口率を計算する方法と、例えばガウス関数のような、近くの比率を重く、遠くになるに従い軽くなる重みをつけた重み開口率を計算する方法とがある。前者は計算が軽く時間短縮ができる利点があり、後者は寸法精度の高い管理を行えるという利点がある。

次に、ステップｓ４において、上述と同様にして、開口率が最小となるクリティカルパターン部βを抽出する。

次に、ステップｓ５において、露光装置Ａとは別個の露光装置Ｂを用いてマスクＡを転写した場合、各クリティカルパターン部α，βの各寸法が所定の許容範囲に収まるかを評価する。このときの評価手法は、シミュレーションでもよく、実際の露光実験で行ってもよい。

各クリティカルパターン部α，βの各寸法が所定の許容範囲に収まると判定した場合、ステップｓ６に移行して、マスクＡは、露光装置Ａまたは露光装置Ｂのいずれを用いても、所定の寸法精度内に転写可能になる。従って、もし露光装置Ａが使用不可であっても、露光装置ＢとマスクＡの組合せにより露光を実施することができる。

一方、ステップｓ５において、各クリティカルパターン部α，βの各寸法が所定の許容範囲に収まらないと判定した場合、ステップｓ７に移行して、マスクＡは、露光装置Ｂを用いた場合には所定の寸法精度内に転写できないことになる。従って、マスクＡを用いて露光を実施する際、露光装置ＡとマスクＡの組合せに限定される。もし露光装置Ａが使用不可である場合、露光装置Ｂを用いて所定の寸法精度内に転写可能なマスクＢを準備した後、露光装置ＢとマスクＢの組合せにより露光を実施することになる。

こうして半導体装置の露光プロセスに要求される解像度の程度に応じて、露光装置とマスクの組合せを固定したり、あるいは別の露光装置を流用することによって、設備利用効率を高めることができ、製造コストの削減が図られる。

ここでは、開口率が最大であるクリティカルパターン部αと開口率が最小であるクリティカルパターン部βを抽出する例について説明したが、開口率が最大から予め定めた第１判定値までの範囲にあるクリティカルパターン部αと、開口率が最小から予め定めた第２判定値までの範囲にあるクリティカルパターン部βを抽出するようにしてもよい。即ち、クリティカルパターン部の開口率を２つの判定値（第１判定値＞第２判定値）を用いて評価することによって、対象を広げてそれらのクリティカルパターン部群が許容範囲に入るか評価し、マスクと露光装置の組合せを限定する手法も有効である。こうした手法により、転写不良発生確率がより減少して、半導体装置の歩留まりが向上する。

また、以上の説明では、マスクＡでのレイアウトパターンにおいて、高い寸法精度が要求されるクリティカルパターン部を、パターン演算などの手法を用いて抽出した例を説明したが、代替として、クリティカルパターン部を予め定めておく手法も採用できる。例えば、図１のステップｓ２の代替として、図１１のステップｓ２ａに示すように、マスクＡでのレイアウトパターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を予め定義する。パターンレイアウト段階で、高い寸法精度が要求される部分と高い寸法精度がそれほど要求されない部分とを分けて別層でレイアウトしておくと、クリティカルパターン部を定義しやすい。なお、他のステップｓ１，ｓ３〜ｓ７は図１の場合と同様である。このようにすると、クリティカルパターン部を抽出する手間が省けるため、ＴＡＴ（ターンアラウンドタイム）が向上する。

また、以上の説明では、同じ世代の露光装置Ａと露光装置Ｂの使い分けの例を示したが、これに限定されず、図２で示した光学系のＰＳＤ特性が大幅に異なり、ＭＳＦＲの値自体も大幅に異なる露光装置Ａと露光装置Ｃの使い分け、あるいは露光装置Ｂと露光装置Ｃの使い分けにも同様の手法が使える。

本実施形態によれば、転写不良を発生することなく、マスクとＥＵＶ露光装置の組合せの多様化が図られ、半導体装置の製造ラインの運用効率が向上する。ＥＵＶ露光装置もＥＵＶマスクも高価であり、またマスク作製には多大な時間がかかるため、露光装置ごとに専用マスクを準備しておく従来法に比べて、ＴＡＴおよび製造コストとも大幅に改善される。特に、１台の露光装置による製品開発や少量生産から、複数の露光装置を使用した大量生産に移行したとき、あるいは新型の露光装置に交換したときに、多大な効果が得られる。例えば、新型の露光装置に交換した場合、従来はマスク全品を再設計して作成する必要があったが、本発明により一部のマスクの再設計で足りることになり、長期的な製造コストを大幅に削減できる。

実施の形態２．
本発明の第２実施形態について、図１２から図２０までを参照して説明する。図１２は、半導体ウエハプロセスエ程の一例を示すフローチャートである。最初に、アイソレーション（アクティブ領域間の分離）を作るために、順次、成膜工程（ｓ２０１）、アイソレーション層のリソグラフィ工程（ｓ２０２）、エッチング工程（ｓ２０３）、絶縁膜の埋め込み工程（ｓ２０４）、ウエハ表面をより平坦化するためのＣＭＰ（化学的機械研磨）ダミーパターン作製のためのリソグラフィ工程（ｓ２０５）、エッチング工程（ｓ２０６）、ＣＭＰ工程（ｓ２０７）を行って、アイソレーションを形成する。

続いて、インプラ（イオン注入）打ち分け用のリソグラフィ工程（ｓ２０８）、インプラ工程（ｓ２０９）を行って、ウェル層を形成し、続いて、ゲート用成膜工程（ｓ２１０）、リソグラフィ工程（ｓ２１１）、エッチング工程（ｓ２１２）、インプラ打ち分け用のリソグラフィ工程（ｓ２１３）、インプラ工程（ｓ２１４）、ＬＤＤ(Lightly-Doped-Drain)用成膜工程（ｓ２１５）、ＬＤＤ加工工程（ｓ２１６）、インプラ工程（ｓ２１７）を行ってゲートを形成する。

続いて、絶縁膜の成膜工程（ｓ２１８）、コンタクト層用のリソグラフィ工程（ｓ２１９）、エッチング工程（ｓ２２０）を行って導通孔を形成した後、導電膜を形成し（ｓ２２１）、そしてリソグラフィ工程（ｓ２２２）、エッチング工程（ｓ２２３）を行って、配線層を形成する。

続いて、層間絶縁膜の成膜工程（ｓ２２４）の後、リソグラフィ工程（ｓ２２５，ｓ２２７）とエッチング工程（ｓ２２６，ｓ２２８）により開口を形成し、導電膜の被着工程（ｓ２２９）、ＣＭＰ工程（ｓ２３０）により層間配線を形成する。こうした層間配線形成工程（ｓ２２４〜ｓ２３０）を必要に応じて繰り返すことにより（ｓ２３１〜ｓ２３７）、多層配線を形成することができる。

これらの工程の中で、寸法精度が厳しくクリティカルな層であるアイソレーション、ゲート、コンタクト、第１ビア、第２ビアおよび配線層について、ＥＵＶリソグラフィを用いる。

こうした工程を用いて製造可能な回路の一例を図１３に示す。図１３は、２入力のＮＡＮＤゲート回路ＮＤを示し、図１３（ａ）はシンボル図、図１３（ｂ）は回路図、図１３（ｃ）はウエハ上のレイアウトを示す平面図である。

図１３（ｃ）において、一点鎖線で囲まれた部分は単位セル１１０であり、ｐ型ウエル領域ＰＷの表面のｎ型半導体領域１１１ｎ上に形成された２個のｎＭＯＳ部Ｑｎと、ｎ型ウエル領域ＮＷの表面のｐ型半導体領域１１１ｐ上に形成された２個のｐＭＯＳ部Ｑｐとで構成される。

この構造を作製するために、図１５に示すようなマスクＭ１〜Ｍ６を順次用いて、パターン転写を繰り返し行う。このうち、マスクＭ１，Ｍ４〜Ｍ６は微細かつ高い寸法精度が要求されるため、ＥＵＶリソグラフィを採用する。図１５において、符号１０１ａ，１０１ｄ，１０１ｅ，１０１ｆは多層膜によるＥＵＶ光反射部であり、符号１０２ａ，１０２ｄ，１０２ｅ，１０２ｆはＥＵＶ光遮光部である。

一方、マスクＭ２，Ｍ３は比較的大きなサイズのパターンを有し、寸法精度が緩和されるため、光リソグラフィを採用する。図１５において、符号１０１ｂ，１０１ｃは光透過部であり、符号１０２ｂ，１０２ｃはクロム膜による遮光部またはＭｏＳｉ膜よるハーフトーン部である。

次に、図１３（ｃ）と同様なレイアウトを示す図１４での破線に沿った断面図を用いて、ｎＭＯＳ部ＱｎとｐＭＯＳ部Ｑｐを形成する工程について説明する。

図１６を参照して、Ｐ型のシリコン結晶からなるウエハＳ（Ｗ）上に、例えば、シリコン酸化膜からなる絶縁膜１１５を酸化法によって形成した後、その上に、例えば、シリコン窒化膜１１６をＣＶＤ(Chemical Vapor Deposition)法によって堆積し、さらにその上にレジスト膜１１７を形成する（図１６（ａ））。

次に、マスクＭ１を用いて露光現像処理を行なってレジストパターン１１７ａを形成する（図１６（ｂ））。なお、同図中の符号１ａは多層膜を示す。その後、レジストパターン１１７ａをエッチングマスクとして、そこから露出する絶縁膜１１５とシリコン窒化膜１１６を順に除去し、更にレジスト膜１１７を除去して、ウエハＳ（Ｗ）表面に溝１１８を形成する（図１６（ｃ））。

次に、例えば、酸化シリコンからなる絶縁膜１１９をＣＶＤ法等によって堆積した後（図１６（ｄ））、例えば、ＣＭＰ等によって平坦化処理を施すことにより、最終的に、素子分離構造ＳＧを形成する（図１６（ｅ））。

なお、本実施形態では、素子分離構造として溝型分離構造を設けた例を示したが、これに限定されることなく、例えば、ＬＯＣＯＳ(Local Oxidation of Silicon)法によるフィールド絶縁膜で構成してもよい。

続いて、図１７を参照して、マスクＭ２を用いて露光現像を行なってレジストパターン１１７ｂを形成する。このとき、ｎ型ウエル領域を形成すべき領域が露出されるため、リンまたはヒ素等をイオン注入して、ｎ型ウエル領域ＮＷを形成する（図１７（ａ））。

ｐ型ウエル領域ＰＷについても同様に、マスクＭ３によりレジストパターン１１７ｃを形成した後、例えば、ホウ素等をイオン注入して、ｐ型ウエル領域ＰＷを形成する（図１７（ｂ））。

次に、酸化シリコン膜からなるゲート絶縁膜１２０を厚さ２ｎｍに形成し、さらにその上に多結晶シリコンおよびタングステンからなる層１１２をＣＶＤ法等によって堆積する（図１７（ｃ））。

続いて、レジスト塗布後、マスクＭ４を用いて露光現像を行なってレジストパターン１１７ｄを形成した後、多結晶シリコンおよびタングステンからなる層１１２のエッチングおよびレジスト除去により、ゲート絶縁膜１２０とゲート電極１１２Ａを形成する（図１７（ｄ））。なお、同図中の符号２ａは多層膜を示す。

続いて、ソース領域やドレイン領域、配線層としても機能する、ｎチャネルＭＯＳ用の高不純物濃度を有するｎ型半導体領域１１１ｎおよびｐチャネルＭＯＳ用の高不純物濃度を有するｐ型半導体領域１１１ｐを、イオン打ち込みや拡散法により、ゲート電極１１２Ａに対して自己整合的に形成する（図１７（ｅ））。

以後の工程では、配線パターンを適宜選択することにより、２入力のＮＡＮＤゲート群を製作する。なお、配線パターンの形状を変えることにより、例えば、ＮＯＲゲート回路等、他の回路を形成できることは言うまでもない。以下、図１５（ｅ）と図１５（ｄ）に示すマスクＭ５，Ｍ６を用いて２人力のＮＡＮＤゲートを製造する例を説明する。

図１８は、図１４に示す破線に沿った断面図であり、配線形成工程を示している。まず、２個のｎチャネルＭＯＳ部Ｑｎと２個のｐチャネルＭＯＳ部Ｑｐの上に、層間絶縁膜１２１ａをＣＶＤ法で堆積する（図１８（ａ））。

続いて、レジストを塗布し、マスクＭ５を用いて露光現像処理を行なってレジストパターン１１７ｅを形成した後、エッチング処理によりコンタクトホールＣＮＴを形成する（図１８（ｂ））。なお、同図中の符号３ａは多層膜を示す。

レジスト除去後、タングステンやタングステン合金等または銅等の金属を埋め込み、ＣＭＰを行って金属層１１３を形成する（図１８（ｃ））。

続いて、層間絶縁膜を被着した後、レジストを塗布し、マスクＭ６を用いて露光現像処理を行なってレジストパターン１１７ｆを形成した後（図１８（ｄ））、層間膜エッチング、レジスト除去、導電膜被着およびＣＭＰ処理により、配線１１３Ａ〜１１３Ｃを形成する（図１８（ｅ））。

以後、層間絶縁膜１２１ｂを形成し、更に、他のマスク（図示せず）を用いてスルーホールＶＩＡ及び上層の配線１１４Ａを形成する（図１８（ｅ））。

部品問の結線についても、同様な配線形成工程を必要な分だけ繰り返してパターン形成を行なうことにより、半導体集積回路を製造することができる。

図１９および図２０は、この半導体装置を製造するときに用いたＥＵＶマスクとＥＵＶ露光装置の使い分けの一例を示すフローチャートである。図１９（ａ）は、ＥＵＶ露光装置１号機（図２の投影光学系Ａを使用）と、各層に対してＥＵＶ露光装置１号機の特性に合わせたマスクを作成し使用した場合、即ち、１号機とマスク１の組合せに固定した場合を示す。この場合、実際に半導体集積回路を製造したところ、高い歩留まりで半導体装置を製造できた。

図１９（ｂ）は、半導体装置の生産量を増やすために、さらにＥＵＶ露光装置２号機（図２の投影光学系Ｂを使用）を追加導入して生産を行った場合、即ち、１号機とマスク１の組合せだけでなく、２号機とマスク１の組合せを併用した場合を示す。ＥＵＶ露光装置の１号機と２号機では、図２に示したように、投影光学系のＭＳＦＲの値はほぼ同じであったが、ＰＳＤの特性が異なる。このため１号機用の特性に合わせたマスク１のみを使用して、１号機および２号機を併用して、実際に半導体集積回路を製造したところ、時として歩留まり低下を起こした。

この原因を調査した結果、図１９（ｂ）に示すように、アイソレーション層、ゲート層、配線層１、配線層２に対するＥＵＶリソグラフィでは、２号機の特性に合わせた専用マスク２を作成する必要があり、一方、コンタクト層、ビア層１に対するＥＵＶリソグラフィでは、１号機用のマスク１を２号機に流用しても充分な歩留まりが得られることが判った。

さらに、その後の多層配線層でも同様な検討を行った結果、接続孔用のマスクは１号機用のマスクを流用できるが、配線用のマスクは２号機専用のマスクを作製しないと充分な歩留まりが得られないことが判った。

このようにＥＵＶ露光装置２号機を追加導入した場合、例えば、接続孔用マスクなど、高い解像度がそれほど要求されないマスクであれば、１号機用のマスクを流用することが可能となり、その分のマスクを再作成する必要がなくなって、製造コストやＴＡＴの点で有利となる。

さらに、ＥＵＶ露光装置２号機の代わりに、世代の進んだＥＵＶ露光装置３号機（図２の投影光学系Ｃを使用）を使用して露光を実施した場合も、上述と同様な結果が得られた。

図２０（ａ）は、製造ラインの運用効率を向上させるために、ＥＵＶ露光装置の１号機と２号機を混用した場合を示す。この場合についても露光装置とマスクの組合せを各種検討した。その結果、図２０（ａ）に示すように、アイソレーション層、ゲート層、配線層１、配線層２に対するＥＵＶリソグラフィでは、個々の露光装置の特性に合わせた専用のマスクを使用しないと半導体装置の歩留まりが低下することがあるが、一方、コンタクト層、ビア層１に対するＥＵＶリソグラフィでは、他の露光装置の特性に合わせたマスクを流用しても充分な歩留まりが得られることが判った。

なお、図２０（ａ）では、ビア１に対するＥＵＶリソグラフィでは、１号機と１号機用のマスク１の組合せを用いた例を示したが、２号機と１号機用マスク１の組合せ、あるいは１号機と２号機用マスク２の組合せであっても、半導体装置の歩留まりに有意な差異は見られなかった。

図２０（ｂ）は、ＥＵＶ露光装置の１号機と２号機に加えて、世代の進んだＥＵＶ露光装置３号機を導入した場合を示す。３号機は、図２の投影光学系Ｃを使用しており、１号機と２号機より格段に高い解像度を実現できる。このため、３号機は、特に高い寸法精度が要求されるゲート層形成工程とコンタクト層形成工程に適用した。

ゲート層形成工程では、３号機と３号機用のマスク３の組合せは充分な歩留まりが得られるが、３号機と１号機用のマスク１の組合せ、あるいは３号機と２号機用マスク２の組合せでは、半導体装置の歩留まりは低下した。

一方、コンタクト層形成工程では、３号機と１号機用のマスク１の組合せであっても半導体装置の歩留まりには有意な差は見られなかった。

さらに、開口率の異なるマスクを各種号機の露光装置と組み合わせて検討を行った結果、開口率が１０％を超えると、露光装置に専用のマスクを使わないと半導体装置の歩留まりが低下することが判った。

このようにＥＵＶリソグラフィの対象に応じて、個々の露光装置に専用のマスクを使用する場合と、他の露光装置の特性に合わせたマスクを流用する場合とを区別することによって、半導体装置の歩留まりを十分確保しつつ、作成するマスクの数を減らすことができ、かつラインの運用効率を上げることが可能となる。

本発明は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造できる点で、産業上極めて有用である。

本発明の第１実施形態を示すフローチャートである。露光装置に搭載された投影光学系のＰＳＤ特性を示すグラフである。投影光学系Ａの転写特性を示すグラフである。半導体装置のパターンのレイアウトの一例を示す平面図である。半導体装置のパターンのレイアウトの一例を示す平面図である。半導体装置のパターンのレイアウトの一例を示す平面図である。クリティカルパターン部を抽出する際のパターン間隔の定義を示す説明図である。クリティカルパターン部を抽出するための図形演算法を示す説明図である。半導体装置のパターンのレイアウトの一例を示す平面図である。半導体装置のパターンのレイアウトの一例を示す平面図である。クリティカルパターン部を予め定義する場合のフローチャートである。半導体ウエハプロセスエ程の一例を示すフローチャートである。２入力のＮＡＮＤゲート回路を示し、図１３（ａ）はシンボル図、図１３（ｂ）は回路図、図１３（ｃ）はウエハ上のレイアウトを示す平面図である。ＮＡＮＤゲート回路の単位論理セルにおける断面線を示す平面図である。単位セルを形成する際に使用する各種マスクを示す平面図である。素子分離工程を示す断面図である。ゲート形成工程を示す断面図である。配線形成工程を示す断面図である。配線形成工程を示すフローチャートであり、図１９（ａ）は、露光装置１号機とマスク１の組合せに固定した場合を示し、図１９（ｂ）は、露光装置２号機とマスク１の組合せを併用した場合を示す。配線形成工程を示すフローチャートであり、図２０（ａ）は、露光装置の１号機と２号機を混用した場合を示し、図２０（ｂ）は、露光装置３号機を追加導入した場合を示す。

符号の説明

１０ゲート配線、１１アクティブ層（拡散層）、
２１クリティカルパターン部、３１配線パターン、３２パターン部分、
３３接続孔パターン、３４クリティカルパターン部、４１接続孔、
４２クリティカルパターン部、５０パターン、５１，５２仮想パターン、
５３差分パターン、１１０単位セル、１１１ｎｎ型半導体領域、
１１１ｐｐ型半導体領域、１１２多結晶シリコン層、１１２Ａゲート電極、
１１３金属層、１１３Ａ〜１１３Ｃ，１１４Ａ配線、１１５絶縁膜、
１１６シリコン窒化膜、１１７レジスト膜、
１１７ａ〜１１７ｆレジストパターン、１１９絶縁膜、
１２０ゲート絶縁膜、１２１ａ層間絶縁膜、
Ｍ１〜Ｍ６マスク、ＳＧ素子分離構造、
ＱｎｎＭＯＳ部、ＱｐｐＭＯＳ部、ＮＷｎ型ウエル領域、
ＰＷｐ型ウエル領域、ＶＩＡスルーホール。

Claims

第１の露光装置を用いて所定の寸法精度内に転写可能な第１のマスクを準備するステップと、
前記第１のマスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定するステップと、
各クリティカルパターン部の近傍領域に関する重み付け開口率をそれぞれ算出するステップと、
複数のクリティカルパターン部のうち、前記重み付け開口率が最大となる第１クリティカルパターン部および、前記重み付け開口率が最小となる第２クリティカルパターン部をそれぞれ特定するステップと、
第２の露光装置を用いて前記第１のマスクを転写した場合、前記第１クリティカルパターン部および前記第２クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価するステップと、
前記各寸法が所定の許容範囲に収まる場合、前記第２の露光装置と前記第１のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする半導体装置の製造方法。
第１の露光装置を用いて所定の寸法精度内に転写可能な第１のマスクを準備するステップと、
前記第１のマスクでの転写パターンにおいて、所定の寸法精度内に転写すべき複数のクリティカルパターン部を選定するステップと、
各クリティカルパターン部の近傍領域に関する重み付け開口率をそれぞれ算出するステップと、
複数のクリティカルパターン部のうち、前記重み付け開口率が予め定めた第１判定値以上となる第１クリティカルパターン部および、前記重み付け開口率が予め定めた第２判定値以下となる第２クリティカルパターン部をそれぞれ特定するステップと、
第２の露光装置を用いて前記第１のマスクを転写した場合、前記第１クリティカルパターン部および前記第２クリティカルパターン部の各寸法が所定の許容範囲に収まるかを評価するステップと、
前記各寸法が所定の許容範囲に収まる場合、前記第２の露光装置と前記第１のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする半導体装置の製造方法。
前記重み付け開口率とは、近くの比率を重く、遠くになるに従い比率が軽くなる重みを付けた開口率であることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記重み付け開口率は、ガウス関数により算出されることを特徴とする請求項３記載の半導体装置の製造方法。
前記各寸法が所定の許容範囲に収まらない場合、前記第２の露光装置を用いて所定の寸法精度内に転写可能な第２のマスクをさらに準備するステップと、
前記第１の露光装置と前記第１のマスクの組合せにより露光を実施するステップと、
前記第２の露光装置と前記第２のマスクの組合せにより露光を実施するステップと、を含むことを特徴とする請求項４記載の半導体装置の製造方法。
前記クリティカルパターン部として、ＦＥＴのアクティブ層の上に設けられるゲートパターン部を選定することを特徴とする請求項４記載の半導体装置の製造方法。
前記クリティカルパターン部として、接続孔と接触する配線パターン部を選定することを特徴とする請求項４記載の半導体装置の製造方法。
前記クリティカルパターン部として、接続孔に隣接する配線パターン部を選定することを特徴とする請求項４記載の半導体装置の製造方法。
複数の露光装置を用いて露光を実施するための半導体装置の製造方法であって、
前記各寸法が所定の許容範囲に収まる第１転写パータンを有するマスクは、不特定の露光装置を用いて露光を実施し、
前記各寸法が所定の許容範囲に収まらない第２転写パータンを有するマスクは、特定の露光装置を用いて露光を実施することを特徴とする請求項３記載の半導体装置の製造方法。
第１転写パータンは接続孔パターンであり、第２転写パータンは配線パターンであることを特徴とする請求項７記載の半導体装置の製造方法。
第１の露光装置を用いて第１の半導体装置への露光を実施し、その後、第２の露光装置を用いて第１の半導体装置と同じ品種である第２の半導体装置への露光を実施するための半導体装置の製造方法であって、
前記各寸法が所定の許容範囲に収まる第１転写パータンを露光する場合、第１の露光装置と第２の露光装置とで同じマスクを使用し、
前記各寸法が所定の許容範囲に収まらない第２転写パータンを露光する場合、第１の露光装置と第２の露光装置とで異なるマスクを使用することを特徴とする請求項３記載の半導体装置の製造方法。
第１転写パータンは接続孔パターンであり、第２転写パータンは配線パターンであることを特徴とする請求項９記載の半導体装置の製造方法。
前記露光装置は、ＥＵＶ露光装置であり、
前記マスクは、ＥＵＶマスクであることを特徴とする請求項１〜１２のいずれかに記載の半導体装置の製造方法。