JP5136765B2

JP5136765B2 - Nitride-based semiconductor device and manufacturing method thereof

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Publication number: JP5136765B2
Application number: JP2007528220A
Authority: JP
Inventors: 幸男成川; 友次三谷; 将嗣市川; 彰北野; 貴生三崎
Original assignee: Nichia Corp
Current assignee: Nichia Corp
Priority date: 2005-05-02
Filing date: 2006-04-26
Publication date: 2013-02-06
Anticipated expiration: 2026-04-26
Also published as: KR20070122509A; JPWO2006120908A1; TW200707803A; EP1881535A1; WO2006120908A1; EP1881535A4; US8076694B2; TWI436494B; US20060243988A1; EP1881535B1; KR101319512B1

Description

【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、窒化物系半導体素子に関する。
【背景技術】
【０００２】
窒化物系半導体素子においては、その基板にサファイアを用いることが多いが、サファイアは高価であるため、これを基板に用いると、窒化物系半導体素子のコストを削減することが困難になる。また、サファイアは絶縁体であるため、これを基板として用いる場合には、基板の裏面に電極を設けることに代えて、基板の上にある窒化物系半導体層の一部を露出させて、ここに電極を形成しなければならなくなる（このようにすると、窒化物系半導体素子の面積が大きくなって、コストの削減が困難となる）。そこで、従来、ｎ型Ｓｉ基板の上に、ｎ型窒化物半導体層、ｐ型窒化物半導体層（または、活性層およびｐ型窒化物半導体層）を順に積層した窒化物系半導体素子が提案されている（特許文献１、特許文献２、特許文献３参照）。また特許文献３には、ｐ型のシリコン基板を用いる場合、窒化物結晶はｐ型およびｎ型の順に作製し、半導体発光素子を形成する必要があると記載されている。また、サファイアよりも高価なＳｉＣ基板に対しＳｉ基板は安価であることで、特許文献１や３にあるように、種々のＳｉ基板上に窒化物半導体層を積層した窒化物半導体素子が提案されている。また特許文献３は、ｎ型シリコン基板上に窒化物半導体をｎ型とｐ型の順で作製し、半導体発光素子を形成することが記載されている。
【０００３】
なお、Ｓｉ基板上にＧａＮ系発光素子を形成して、該Ｓｉ基板側にはＰＤ（特許文献４）などを設ける集積素子が提案されている。
【０００４】
また、発光素子構造中にトンネル接合を設ける構造について、特許文献５に提示がある。
【０００５】
さらに、ｐ−ＳｉＣ基板上に、ｐ−ＳｉＣ層を成長させて、更にその上にＩｎＧａＮ活性層、ＡｌＧａＮクラッド層を積層した発光素子構造が特許文献６で提案されている。
【０００６】
また、Ｓｉ基板上に、ＢＰ，Ａｌ，ＺｎＯなどを介在させて、ｎ−ＧａＮ／活性層／ｐ−ＧａＮの素子構造を積層する構造が特許文献７などに提案されている。
【０００７】
また特許文献８では、Ｓｉ基板を用いた化合物半導体の結晶成長方法として、Ｓｉ基板上にｐ型不純物ドーピング層を形成して、ｐ型不純物ドーピング層上にガリウム砒素などのｐ型エピタキシャル層を成長させている。
【０００８】
また、従来、クラックの発生を防止すべく、次のようなバッファーが提案された（特許文献９参照）。すなわち、６Ｈ−ＳｉＣ（０００１）よりなる基板上に、第１初期層としてＡｌＮの薄膜を成長し、この第１初期層たるＡｌＮ薄膜上に、第２初期層としてＡｌ_０．１５Ｇａ_０．７５Ｎを２００ｎｍの膜厚で成長したバッファーである（特許文献９の段落〔００３５〕や図１など参照）。この特許文献９には、基板として、Ｓｉを用いることができる旨記載されている。また、特許文献９には、Ｓｉ（シリコン）やＳｉＣ（炭化シリコン）、Ａｉ_２Ｏ_３（サファイア）などの基板の上に、第１の層と第２の層とを基板上に交互に所定数積層して超格子構造を形成する発明が提案されている。
【０００９】
Ｓｉ基板上にＧａＮ系発光素子を形成して、該Ｓｉ基板側には、ＭＯＳ（特許文献１０）やＰＤ（特許文献４）などを設ける集積素子が提案されている。
また、同一材料系の発光素子構造中にトンネル接合を設ける構造について、特許文献５に提示がある。
さらに、ｐ−ＳｉＣ基板上に、ｐ−ＳｉＣ層を成長させて、更にその上にＩｎＧａＮ活性層、ＡｌＧａＮクラッド層を積層した発光素子構造が特許文献６で提案されている。
【００１０】
【特許文献１】
特開２００３−１７９２５８号公報
【特許文献２】
特開２００３−１４２７２９号公報
【特許文献３】
特開２００３−８０６１号公報
【特許文献４】
特開２０００−００４０４７号公報特許文献４の類似として特開２０００−２６９５４２号公報。
【特許文献５】
特開２００２−０５０７９０号公報特許文献５の類似として特開２００３−６０２３６号公報
【特許文献６】
特開平１１−２２４９５８号公報特許文献６の類似として、特開平１１−２４３２２８号公報、特開平１１−２５１６３５号公報。
【特許文献７】
特開２０００−０３１５３５号公報特許文献７の類似として、特開平１０−１０７３１７号公報、特開２０００−０３６６１７号公報、特開２０００−０８２８４２号公報、特開２００１−００７３９５号公報、特開２００１−００７３９６号公報、特開２００１−０５３３３８号公報、特開２００１−３０８３８１号公報
【特許文献８】
特開平８−２３６４５３号公報
【特許文献９】
特開２００２−１７０７７６号公報
【特許文献１０】
特開平７−３２１０５１号公報特許文献１の類似として、特開平６−３３４１６８号公報、特開２０００−１８３３２５号公報。
【特許文献１１】
特開平９−２１３９１８号公報特許文献５の類似として特開平９−１４８６２５号公報、特開平１０−２００１５９号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１〜３においては、Ｓｉ基板と窒化物半導体層とで、図２４に示すように、接合すると両者の間（界面）には高い電気障壁が存在すると考えられ、上記従来の窒化物系半導体素子には、順方向電圧（Ｖｆ）が非常に高いという問題があった。
【００１２】
また、特許文献４などにあるように、Ｓｉ基板に拡散層などで、ｐｎ接合を形成して受光素子などを形成し、その基板上に積層されたＬＥＤ素子を設ける方法があるが、Ｓｉ基板とＬＥＤ素子の化合物半導体との異種接合界面において、素子動作における好適な接合が実現できず、各素子（Ｓｉ基板、ＬＥＤ素子）を十分に駆動させることが困難であった。具体的には、異種接合界面において、その界面におけるバンドオフセットなど、さらにはバイアス時におけるバンドなど十分な適合を図ることが困難となる。また、異種材料面上へのＧａＮ系半導体の成長において、格子不整合、熱膨張係数差など結晶性悪化の問題発生があり、それによっても上記異種材料の接合部の問題が助長されて悪化する。加えて、ＧａＮ層との接合部のＳｉ基板表面が不純物拡散領域などであると、該領域が結晶性悪化され、その上にＧａＮ層を成長させることとなり、上記のような異種接合界面の問題をさらに深刻なものとする。
【００１３】
特許文献５などには、ＬＥＤ素子のｐ−ｎ接合において、ｐ側・ｎ側の一方の領域に逆導電型の層を介在させて、その接合でトンネリングさせて、ｐ側・ｎ側の電荷をそれぞれ供給、発光層への注入をさせる方法が提案されている。しかし、これは、同一導電型層にアノード・カソード電極を同一材料・工程などで形成することを目的としている。
【００１４】
特許文献６には、ＳｉＣ基板とその上のＳｉＣ層と、その上にＧａＮ系層とでＬＥＤ素子構造を形成するとするものであるが、異種材料界面でｐｎ接合をＬＥＤ構造内に設けるため、上述の異種材料界面におけるバンド間の障害が発生し、好適なＬＥＤ素子を得ることが困難である。また、発光素子において、ｐｎ接合部は、その性能を決定する上で最も重要な部分であり、その部分に異種接合界面を設けることでは、発光素子の性能低下が深刻なものとなる。
【００１５】
特許文献７には、Ｓｉ基板上に、ＧａＮ系半導体の発光素子構造を形成するために、それらの異種材料（ＢＰ，ＺｎＯ，ＳｉＯ_２）を介在させることが提案されているが、Ｓｉ基板、ＧａＮ層、のそれぞれと異種接合界面を有するため、上述と同様な問題が起こる。
【００１６】
また、特許文献９のバッファーでは、Ｓｉ基板の上に形成される窒化物半導体層の結晶性が、十分に良好なものにはならなかった。また、特にＳｉ基板上に窒化物半導体層を形成する場合は、結晶性のよい窒化物半導体層が得られにくい傾向にある。このため、かかる特許文献９の超格子構造では、特にＳｉ基板を基板として窒化物半導体層を形成する場合において、依然結晶性のよい窒化物半導体層が得られないのが現状である。
【００１７】
上記集積素子において、例えば特許文献１０では、基板面内に、ＬＥＤ部分とＭＯＳ部分を配置するため、１つの素子当たりの面積が大きくなるため製造コストが高くなる。一方で、面内で集積された素子は、各素子部を配線する必要性があるため工数が多くなり、製造コストも増大する。また、発光素子部分の面内で占める面積比が低いため、発光装置などに実装した際に、素子の実装面積が大きさに比して発光部分が小さく、好適な光出力が得られがたい。さらに、面内で発光素子部分とＭＯＳ部分が配置されるため、素子面内におけるＬＥＤ、即ち光源の位置に制約が生まれ、発光装置などの実装において、点光源の位置調整が難しく、加えて発光装置における反射板などの光学設計が困難となり、好適な光出力の発光装置が得られがたい。
他方、上記集積素子の別の例として、特許文献４などにあるように、Ｓｉ基板に拡散層などで、ｐｎ接合を形成して受光素子などを形成し、その基板上に積層されたＬＥＤ素子を設ける方法があるが、Ｓｉ基板とＬＥＤ素子の化合物半導体との異種接合界面において、素子動作における好適な接合が実現できず、各素子（Ｓｉ基板、ＬＥＤ素子）を十分に駆動させることが困難であった。具体的には、異種接合界面において、その界面におけるバンドオフセットなど、さらにはバイアス時におけるバンドなど十分な適合を図ることが困難となる。本発明者らによる考察では、Ｓｉ基板と窒化物半導体層との接合では、図２５に示すように、接合すると両者の間（界面）には高い電気障壁が存在するため、上記従来のＳｉ基板を用いた窒化物系半導体素子には、順方向電圧（Ｖｆ）が非常に高いという問題があることを見出した。そこで、本発明の一態様では、基板にＳｉを用いる半導体素子において、このＳｉ／ＧａＮ異種接合で順方向電圧（Ｖｆ）が従来よりも低い半導体素子を提供することを目的とする。
また、特許文献１１には、基板上に同一材料系（ＧａＮ系化合物半導体）の半導体層（ｐ型、ｎ型）を積層して、面内で溝などにより分離、露出層（電極形成層）の組合せにより、一方をＬＥＤ、他方を保護・補償ダイオードとして用いることが開示されているが、基板上の同一材料を用いて保護素子、発光素子を積層、集積するものであり、同一材料系で形成するため、各素子、特に保護素子において十分な特性を出すことが困難な傾向にある。また、面内集積であるため、上記と同様に、光出力、発光装置における実装及び製造コストの問題がある。
特許文献５などには、ＬＥＤ素子のｐ−ｎ接合において、ｐ側・ｎ側の一方の領域に逆導電型の層を介在させて、その接合でトンネリングさせて、ｐ側・ｎ側の電荷をそれぞれ供給、発光層への注入をさせる方法が提案されている。しかし、これは、同一材料系の半導体発光素子構造において、同一導電型層にアノード・カソード電極を同一材料・工程などで形成することを目的としている。
特許文献６には、ＳｉＣ基板とその上のＳｉＣ層と、その上にＧａＮ系層とでＬＥＤ素子構造を形成するとするものであるが、異種材料界面をＬＥＤ構造内に設けるため、上述の異種材料界面におけるバンド間の障害が発生し、好適なＬＥＤ素子を得ることが困難である。
そこで、本発明は、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）が従来よりも低い窒化物系半導体素子を提供することを目的とする。
［００１８］
本発明者らによる考察では、Ｓｉ基板と窒化物半導体層との接合では、図２４に示すように、接合すると両者の間（界面）には高い電気障壁が存在すると考えられ、上記従来のＳｉ基板を用いた窒化物系半導体素子には、順方向電圧（Ｖｆ）が非常に高いという問題があることを見出した。そこで、本発明の一態様では、基板にＳｉを用いる半導体素子において、このＳｉ／ＧａＮ異種接合で順方向電圧（Ｖｆ）が従来よりも低い半導体素子を提供することを目的とする。
課題を解決するための手段
［００１９］
本発明によれば、上記課題は、次の手段により解決される。
［００２０］
第１の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、正電極および負電極を有し、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型であり、前記窒化物半導体層は、前記Ｓｉ基板側から、ｎ型窒化物半導体層とｐ型窒化物半導体層とを順に有し、前記ｎ型窒化物半導体層が前記Ｓｉ基板の能動領域に接しており、前記Ｓｉ基板の能動領域に接するｎ型窒化物半導体層のｎ型不純物濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下であり、前記正電極は、前記窒化物半導体層に含まれるｐ型窒化物半導体層に接し、前記負電極は、前記Ｓｉ基板に接している、ことを特徴とする窒化物系半導体素子である。
第１の発明は、Ｓｉ基板中の能動領域とされる部分の導電型をｐ型とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
また、第１の発明によれば、Ｓｉ基板の上に、ｎ型窒化物半導体層およびｐ型窒化物半導体層を、または、ｎ型窒化物半導体層、活性層およびｐ型窒化物半導体層）を順に有する窒化物系半導体素子とすることで、従来の窒化物系半導体素子よりも順方向電圧（Ｖｆ）を低くすることが可能となる。
また、第１の発明は、Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の不純物濃度を略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
また、第１の発明によれば、負電極がＳｉ基板に接しているため、負電極の形成位置を種々の位置とすることができ、正電極と反対の面や、正電極に対して垂直な面に負電極を形成するなど、需要に応じた形状の窒化物半導体素子とすることができる。
［００２１］
第２の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、正電極および負電極を有し、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールであり、前記窒化物半導体層は、前記Ｓｉ基板側から、ｎ型窒化物半導体層とｐ型窒化物半導体層とを順に有し、前記ｎ型窒化物半導体層が前記Ｓｉ基板の能動領域に接しており、前記Ｓｉ基板の能動領域に接するｎ型窒化物半導体層のｎ型不純物濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下であり、前記正電極は、前記窒化物半導体層に含まれるｐ型窒化物半導体層に接し、前記負電極は、前記Ｓｉ基板に接している、ことを特徴とする窒化物系半導体素子である。
第２の発明は、Ｓｉ基板中の能動領域とされる部分の多数キャリアをホールとするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
また、第２の発明によれば、Ｓｉ基板の上に、ｎ型窒化物半導体層およびｐ型窒化物半導体層を、または、ｎ型窒化物半導体層、活性層およびｐ型窒化物半導体層）を順に有する窒化物系半導体素子とすることで、従来の窒化物系半導体素子よりも順方向電圧（Ｖｆ）を低くすることが可能となる。
また、第２の発明は、Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の不純物濃度を略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
また、第２の発明によれば、負電極がＳｉ基板に接しているため、負電極の形成位置を種々の位置とすることができ、正電極と反対の面や、正電極に対して垂直な面に負電極を形成するなど、需要に応じた形状の窒化物半導体素子とすることができる。
第３の発明は、前記正電極と前記負電極とは、対向する面に設けられている、ことを特徴とする第１の発明または第２の発明に係る窒化物系半導体素子である。
第３の発明によれば、正電極と負電極とを同一面側に設ける場合と比較して、窒化物系半導体素子を小型化することが可能となる。さらに正電極と同一面側に負電極を設ける場合は、電子は縦方向と横方向とにそれぞれ移動するが、それと比べて、電子は縦方向に移動するのみとなるので、同一面側に正電極と負電極とを設ける素子よりも効率がよい。
さらに負電極を正電極と同一面側のＳｉ基板に形成することもでき、この場合、従来のｎ型窒化物半導体層表面を露出させて負電極を設ける場合に比べて、露出するためにある程度の膜厚が必要であったｎ型窒化物半導体層の膜厚を薄くすることが可能となる。ｎ型窒化物半導体層の膜厚が小さくなることで、Ｖｆをさらに小さくすることができ、また製造コストを削減することも可能となる。
第４の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、正電極および負電極を有し、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型であり、前記窒化物半導体層は、前記Ｓｉ基板側から、ｎ型窒化物半導体層とｐ型窒化物半導体層とを順に有し、前記ｎ型窒化物半導体層が前記Ｓｉ基板の能動領域に接しており、前記Ｓｉ基板の能動領域に接するｎ型窒化物半導体層のｎ型不純物濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下であり、前記正電極は、前記窒化物半導体層に含まれるｐ型窒化物半導体層に接し、前記負電極は、前記窒化物半導体層に含まれるｎ型窒化物半導体層に接している、ことを特徴とする窒化物系半導体素子である。
第４の発明は、Ｓｉ基板中の能動領域とされる部分の導電型をｐ型とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
また、第４の発明によれば、Ｓｉ基板の上に、ｎ型窒化物半導体層およびｐ型窒化物半導体層を、または、ｎ型窒化物半導体層、活性層およびｐ型窒化物半導体層）を順に有する窒化物系半導体素子とすることで、従来の窒化物系半導体素子よりも順方向電圧（Ｖｆ）を低くすることが可能となる。
また、第４の発明は、Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の不純物濃度を略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
また、第４の発明により、負電極を正電極と同一面側に設けた構造の窒化物半導体素子を得ることができる。また、同一面側に正電極と負電極を設ける場合は、負電極形成面を例えばｐ型窒化物半導体層側から反応性イオンエッチング（ＲＩＥ）により露出させるが、負電極形成面がｎ型窒化物半導体層にあるときは、ＲＩＥで用いるガスを変える必要がなく、製造効率が向上する。
第５の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、正電極および負電極を有し、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールであり、前記窒化物半導体層は、前記Ｓｉ基板側から、ｎ型窒化物半導体層とｐ型窒化物半導体層とを順に有し、前記ｎ型窒化物半導体層が前記Ｓｉ基板の能動領域に接しており、前記Ｓｉ基板の能動領域に接するｎ型窒化物半導体層のｎ型不純物濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下であり、前記正電極は、前記窒化物半導体層に含まれるｐ型窒化物半導体層に接し、前記負電極は、前記窒化物半導体層に含まれるｎ型窒化物半導体層に接している、ことを特徴とする窒化物系半導体素子である。
第５の発明は、Ｓｉ基板中の能動領域とされる部分の多数キャリアをホールとするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
また、第５の発明によれば、Ｓｉ基板の上に、ｎ型窒化物半導体層およびｐ型窒化物半導体層を、または、ｎ型窒化物半導体層、活性層およびｐ型窒化物半導体層）を順に有する窒化物系半導体素子とすることで、従来の窒化物系半導体素子よりも順方向電圧（Ｖｆ）を低くすることが可能となる。
また、第５の発明は、Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の不純物濃度を略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
また、第５の発明により、負電極を正電極と同一面側に設けた構造の窒化物半導体素子を得ることができる。また、同一面側に正電極と負電極を設ける場合は、負電極形成面を例えばｐ型窒化物半導体層側から反応性イオンエッチング（ＲＩＥ）により露出させるが、負電極形成面がｎ型窒化物半導体層にあるときは、ＲＩＥで用いるガスを変える必要がなく、製造効率が向上する。
第６の発明は、前記正電極と前記負電極とは、同一面側に設けられている、ことを特徴とする第１の発明、第２の発明、第４の発明、または第５の発明に係る窒化物系半導体素子である。
第６の発明によれば、例えばサファイアなどの絶縁性基板上に窒化物半導体素子構造を形成した窒化物半導体素子は、正電極と同一面側に負電極を設けた素子が公用されているが、この素子を用いた発光装置などへの置き換えが容易となり、さらにサファイア基板を用いた場合よりも放熱性が向上し、また別途Ｓｉ基板に電気的効果が得られる機能を付加することなども可能となる。
［００２２］
第７の発明は、前記Ｓｉ基板における能動領域のホール濃度が、略１×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下である、ことを特徴とする第１の発明〜第６の発明のいずれか１つに係る窒化物系半導体素子である。
第７の発明は、Ｓｉ基板で能動領域とされる部分のホール濃度を略１×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
［００２３］
第８の発明は、前記Ｓｉ基板における能動領域の不純物濃度が、略１×１０^１８ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下である、ことを特徴とする第１の発明〜第７の発明のいずれか１つに係る窒化物系半導体素子である。
第８の発明は、Ｓｉ基板で能動領域とされる部分の不純物濃度を略１×１０^１８ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
［００２４］
第９の発明は、前記Ｓｉ基板における能動領域の抵抗率が、略０．０５Ωｃｍ以下である、ことを特徴とする第１の発明〜第８の発明のいずれか１つに係る窒化物系半導体素子である。
第９の発明によれば、Ｓｉ基板で能動領域とされる部分の全部または一部の抵抗率が、略０．０５Ωｃｍ以下であるため、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
［００２５］
［００２６］
第１０の発明は、前記ｎ型窒化物半導体層は少なくとも前記Ｓｉ基板に最も近い側がｎ型ＧａＮ層であることを特徴とする第１の発明〜第９の発明のいずれか１つに係る窒化物系半導体素子である。
第１０の発明によれば、Ｓｉ基板に接するｎ型窒化物半導体層がｎ型ＧａＮ層を含むことで、順方向電圧（Ｖｆ）を従来よりも低い窒化物系半導体素子が得られる。
［００２７］
第１１の発明は、前記Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の電子濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下である、ことを特徴とする第１の発明〜第１０の発明のいずれか１つに係る窒化物系半導体素子である。
第１１の発明は、Ｓｉ基板の能動領域に接するｎ型窒化物半導体層の電子濃度を略１×１０^１７ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とするが、このようにすれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）をより低くすることが可能となる。
［００２８］
［００２９］
第１２の発明は、前記Ｓｉ基板と前記窒化物半導体層との界面は、キャリアがトンネル効果により通過するように接していることを特徴とする第１の発明〜第１１の発明のいずれか１つに係る窒化物系半導体素子である。
第１３の発明は、前記Ｓｉ基板と前記窒化物半導体層とは、縮退してなることを特徴とする第１の発明〜第１２の発明のいずれか１つに係る窒化物系半導体素子である。
本発明を適用すれば、実験的に、順方向電圧（Ｖｆ）が従来よりも低くなることが確認されたが、その理論的な理由は明らかではない。しかしながら、以下では、本発明の理論的な説明の試みとして、仮説を述べる。仮説であるから、以下の説明が、本発明を限定するものではないことはいうまでもない。
本発明は、Ｓｉ基板における能動領域の導電型をｐ型とし、またキャリアの観点から、Ｓｉ基板における能動領域の多数キャリアをホールとする。このようにすれば、Ｓｉ基板の能動領域におけるフェルミ準位が価電子帯に近づく。これをＳｉ基板と窒化物半導体層との接合界面のエネルギーバンド図で示すと、図２のようになると考えられる。さらに高濃度ドーピングすることにより、図３に示すように、全部または一部が縮退してフェルミ準位が価電子帯中に存在することとなる。また、窒化物半導体層における能動領域に多くの電子が存在すると、窒化物半導体層の能動領域におけるフェルミ準位が伝導帯に近づく。これも同様に図２に示すようなエネルギーバンド図となると考えられ、さらに高濃度ドーピングすることにより、図４に示すように、縮退してフェルミ準位が伝導帯中に存在することとなる。そして、Ｓｉ基板側でフェルミ準位が価電子帯中に存在し、窒化物半導体層側でフェルミ準位が伝導帯中に存在すると、図５のようになる。本発明において、窒化物系半導体素子に順方向電圧（Ｖｆ）をかけると、Ｓｉ／窒化物半導体層接合面には逆バイアスがかかるため、Ｓｉ基板の能動領域における価電子帯が窒化物半導体層の能動領域における伝導帯よりも高くなり、かつ接合部に形成されていた空乏層がせまくなる。これを図で示すと図６のようになり、これによりＳｉ基板の価電子帯における多数の電子が狭い空乏層をトンネルして窒化物半導体層の伝導帯に注入されると考えられる。このため、本発明によれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも、小さな電圧で大きな電流を流すことが可能となるため、順方向電圧（Ｖｆ）を従来よりも低くすることが可能になったと考えられる。ここでエネルギーバンド図として用いた図２〜６は、ｎ型窒化物半導体層として、ｎ型ＧａＮ層を例に用いたが、これは最良の形態を示すものであり、Ｓｉ基板に最も近い側のｎ型窒化物半導体層は、これに限定されるものではなく、ｎ型のＡｌＩｎＧａＮ層を用いることができる。ただし、なかでも結晶性よく形成できる観点からｎ型Ａｌ_ａＧａ_１−ａＮ（０≦ａ≦０．５）層を用いることが好ましい。さらに最も好ましくは、２元混晶であるｎ型ＧａＮ層を用いることである。
本発明における能動領域とは、窒化物系半導体素子の基本構造を決定する領域であり、素子において正電極と負電極との間に電圧を印加したときに電流が通過する領域のことをいう。したがって、たとえば、負電荷が移動する領域（負電荷移動領域）は、能動領域に含まれる。
また、第７の発明や第８の発明においては、Ｓｉの価電子帯のエネルギー位置が相対的に高くなり、また電流投入時にＳｉ基板と窒化物半導体層との間における空乏層が薄くなる。そしてフェルミ準位が価電子帯中のより低いところに存在するようになり、より多数の電子がＳｉ基板から窒化物半導体層へ注入されることとなって、順方向電圧（Ｖｆ）をより低くすることが可能になっているものと考えられる。
また、本発明においては、窒化物半導体層の伝導帯のエネルギー位置が相対的に低くなり、また電流投入時にＳｉ基板と窒化物半導体層との間における空乏層が薄くなる。そしてフェルミ準位が伝導帯中のより高いところに存在することになり、より多数の電子がＳｉ基板から窒化物半導体層へ注入されることとなって、順方向電圧（Ｖｆ）をより低くすることが可能になっているものと考えられる。
［００３０］
第１４の発明は、前記Ｓｉ基板と前記窒化物半導体層との界面におけるＩ−Ｖ特性が、略線形となる、ことを特徴とする第１の発明〜第１３の発明のいずれか１つに係る窒化物系半導体素子である。
第１４の発明においては、Ｓｉ基板と窒化物半導体層との界面におけるＩ−Ｖ特性が略線形となって、オーミック特性が良好となるため、窒化物系半導体素子における順方向電圧（Ｖｆ）を低くすることが可能となる。
［００３１］
第１５の発明は、第１の発明〜第１４の発明のいずれか１つに係る窒化物系半導体素子において、前記窒化物半導体層に発光または受光し得る活性層が含まれることを特徴とする窒化物系半導体素子である。
第１５の発明によれば、ダブルヘテロ構造の窒化物系半導体素子において、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
［００３２］
［００３３］
［００３４］
［００３５］
第１６の発明は、前記Ｓｉ基板は、少なくとも能動領域にｐ型不純物を含み、そのｐ型不純物が、周期律表の第１３族元素であることが好ましく、さらに好ましくはホウ素またはアルミニウムの少なくとも一方である、ことを特徴とする第１の発明〜第１５の発明のいずれか１つに係る窒化物系半導体素子である。
第１の発明〜第１５の発明において、Ｓｉ基板の能動領域の全部または一部におけるｐ型不純物としては、周期律表の第１３族元素が好ましく用いることができる。特に、ホウ素またはアルミニウムの少なくとも一方を用いることが好ましく、これらを用いることで、窒化物半導体素子として負電極から好適に電子を送り込むことができる。
［００３６］
第１７の発明は、前記Ｓｉ基板は、その（１１１）面において、前記窒化物半導体層の（０００１）面と接している、ことを特徴とする第１の発明〜第１６の発明のいずれか１つに係る窒化物系半導体素子である。
第１７の発明によれば、Ｓｉ基板と窒化物半導体層との間において、格子定数差を小さくすることができ、格子定数の不一致による転位数を小さく抑えることができる。
［００３７］
第１の発明〜第１７の発明によれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。
［００３８］
第１８の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板よりも、ｐ型不純物濃度が大きいＳｉ結晶層を有し、該Ｓｉ結晶層の上に接して、前記窒化物半導体層として、ｎ型窒化物半導体層を有する窒化物系半導体素子である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、前記Ｓｉ基板よりも、ｐ型不純物濃度が大きいＳｉ結晶層を有し、該Ｓｉ結晶層の上に接して、前記窒化物半導体層として、ｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の導電型をｐ型とすることができる。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、前記Ｓｉ基板よりも、ｐ型不純物濃度が大きいＳｉ結晶層を有し、該Ｓｉ結晶層の上に接して、前記窒化物半導体層として、ｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の多数キャリアがホールとすることができる。
［００３９］
第１９の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板と前記窒化物半導体層との接合部及びその近傍領域に、該接合部近傍領域外側の前記基板側領域よりも高濃度のｐ型不純物を有するＳｉ層若しくはＳｉ領域と、該接合部近傍領域外側の窒化物半導体領域よりも高濃度のｎ型不純物を有するｎ型窒化物半導体層を有する窒化物系半導体素子である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、前記Ｓｉ基板と前記窒化物半導体層との接合部及びその近傍領域に、該接合部近傍領域外側の前記基板側領域よりも高濃度のｐ型不純物を有するＳｉ層若しくはＳｉ領域と、該接合部近傍領域外側の窒化物半導体領域よりも高濃度のｎ型不純物を有するｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の導電型をｐ型とすることができる。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、前記Ｓｉ基板と前記窒化物半導体層との接合部及びその近傍領域に、該接合部近傍領域外側の前記基板側領域よりも高濃度のｐ型不純物を有するＳｉ層若しくはＳｉ領域と、該接合部近傍領域外側の窒化物半導体領域よりも高濃度のｎ型不純物を有するｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の多数キャリアがホールとすることができる。
［００４０］
第２０の発明は、前記Ｓｉ層若しくはＳｉ領域と、前記ｎ型窒化物半導体層が、ｎ型導電領域に設けられている第１８の発明又は第１９の発明に係る窒化物系半導体素子である。
［００４１］
第２１の発明は、前記窒化物系半導体素子が、前記Ｓｉ層若しくはＳｉ領域と、前記ｎ型窒化物半導体層とを有するｎ型領域と、ｐ型窒化物半導体層を有するｐ型領域との間に窒化物半導体の活性層を有する発光素子構造である第１８の発明又は第１９の発明に係る窒化物系半導体素子である。
第２２の発明は、前記Ｓｉ層若しくはＳｉ領域の不純物濃度が、略１×１０^１８ｃｍ^−３〜略１×１０^２２ｃｍ^−３である第１８の発明〜第２１の発明のいずれか１つに係る窒化物系半導体素子である。
［００４２］
第２３の発明は、Ｓｉ基板の上に窒化物半導体層を含む素子構造を有する窒化物系半導体素子において、前記素子構造の第１導電型領域が、前記Ｓｉ基板上のＳｉ層若しくはＳｉ基板表面側のＳｉ領域と、その上の窒化物半導体層と、を有し、前記第１導電型領域において、Ｓｉ層若しくはＳｉ基板表面側のＳｉ領域にｐ型不純物を有し、前記窒化物半導体層がｎ型不純物を有すると共に、該第１導電型領域がｎ型導電領域であり、前記Ｓｉ層若しくはＳｉ領域の不純物濃度が、略１×１０^１８ｃｍ^−３〜略１×１０^２２ｃｍ^−３である、窒化物系半導体素子である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、Ｓｉ基板の上の窒化物半導体層を含む素子構造の第１導電型領域が、前記Ｓｉ基板上のＳｉ層若しくはＳｉ基板表面側のＳｉ領域と、その上の窒化物半導体層と、を有するとすることが好ましい。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、Ｓｉ基板の上の窒化物半導体層を含む素子構造の第１導電型領域が、前記Ｓｉ基板上のＳｉ層若しくはＳｉ基板表面側のＳｉ領域と、その上の窒化物半導体層と、を有するとすることが好ましい。
［００４３］
［００４４］
第２４の発明は、前記素子構造が第１導電型と異なる導電型の第２導電型領域を有し、該第２導電型領域が第１導電型領域の上に設けられ、窒化物半導体層を有する発光素子構造である第２３の発明に係る窒化物系半導体素子である。
［００４５］
第２５の発明は、前記Ｓｉ基板上のＳｉ層若しくはＳｉ基板表面側のＳｉ領域が、該基板内部及び／又は基板裏面側よりもｐ型不純物濃度が大きいｐ^＋であり、該Ｓｉ結晶層の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上に該ｎ^＋型層よりｎ型不純物濃度が小さいｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有する第２３の発明または第２４の発明に係る窒化物系半導体素子である。
［００４６］
第２６の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、ｎ型若しくはｐ型のＳｉ基板の上に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ結晶層を有し、該Ｓｉ結晶層の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上に該ｎ^＋型層よりもｎ型不純物濃度が小さいｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有する窒化物系半導体素子である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、ｎ型若しくはｐ型のＳｉ基板の上に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ結晶層を有し、該Ｓｉ結晶層の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上に該ｎ^＋型層よりもｎ型不純物濃度が小さいｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有するとすることが好ましい。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、ｎ型若しくはｐ型のＳｉ基板の上に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ結晶層を有し、該Ｓｉ結晶層の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上に該ｎ^＋型層よりもｎ型不純物濃度が小さいｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有するとすることが好ましい。
［００４７］
第２７の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、ｎ型若しくはｐ型のＳｉ基板に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ領域を基板表面側に有し、該Ｓｉ領域の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上にｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有する窒化物系半導体素子である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、ｎ型若しくはｐ型のＳｉ基板に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ領域を基板表面側に有し、該Ｓｉ領域の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上にｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有するとすることが好ましい。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、ｎ型若しくはｐ型のＳｉ基板に、該基板よりもｐ型不純物濃度が大きいｐ^＋型のＳｉ領域を基板表面側に有し、該Ｓｉ領域の上に、窒化物半導体層として、ｎ^＋型窒化物半導体層、その上にｎ型窒化物半導体層とを少なくとも含むｎ型導電層を有するとすることが好ましい。
第２８の発明は、前記Ｓｉ層若しくはＳｉ領域の不純物濃度が、略１×１０^１８ｃｍ^−３〜略１×１０^２２ｃｍ^−３である第２６の発明又は第２７の発明に係る窒化物系半導体素子である。
［００４８］
第２９の発明は、前記Ｓｉ層もしくはＳｉ領域は、周期律表の第１３族元素を含み、前記第１３族元素の濃度が窒化物半導体層から離れるにつれて増加し、さらに離れるにつれて減少してなることを特徴とする第１８の発明〜第２３の発明、および第２５の発明〜第２７の発明のいずれか１つに係る窒化物系半導体素子である。
第２９の発明によれば、Ｓｉ基板から窒化物半導体素子構造に好適にキャリアとなる電子を供給することが可能となり、Ｖｆの低い窒化物半導体素子を得ることができる。
［００４９］
第３０の発明は、窒化物系半導体素子の能動領域に、前記窒化物半導体層と、前記Ｓｉ層若しくはＳｉ領域とを有する第１８の発明〜第２９の発明のいずれか１つに係る窒化物系半導体素子である。
［００５０］
第３１の発明は、前記ｎ型導電層の上に、ｐ型窒化物半導体層を有するｐ型導電層を有する発光素子構造である第２６の発明〜第３０の発明のいずれか１つに係る窒化物系半導体素子である。
［００５１］
［００５２］
以上説明した第１８の発明〜第３１の発明によれば、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となる。加えて、Ｓｉ基板上の窒化物半導体の素子構造、発光素子構造において、その素子特性を好適なものとできる。
また、第１８の発明〜第３１の発明のＳｉ層が、Ｓｉ基板上に成長されたホモエピタキシャル成長の結晶層であると、結晶性を維持して厚膜化が可能であり、量産性に優れる。また、基板表面に結晶損傷がある場合、例えば好適な導電性を付与するために不純物含有したことによる結晶性悪化の場合、Ｓｉ層成長により結晶性回復が図れる。厚膜化により、表面近傍、すなわち、ＧａＮとの異種接合界面近傍部に、他のＳｉ層領域（基板側）より好適に高濃度ドープが可能とできる。Ｓｉ領域においては、高濃度化において基板結晶性を維持するため、同様にＧａＮ結晶成長を好適なものとでき、優れた素子特性とできる。また、Ｓｉ領域のドーパント源ガスの熱拡散により形成するものとＳｉ層においては、次に続く窒化物半導体層を同一炉、装置、例えば有機金属気相成長装置（ＭＯＶＰＥ）を用いて連続して形成すると、基板を曝露しないため、ＧａＮの結晶成長を良好にでき、且つ成長結晶のばらつきが少なく、量産性、製造歩留りに優れる。
［００５３］
第１８の発明〜第３１の発明の一態様において、窒化物半導体の素子構造、例えばｎ型窒化物半導体、窒化物半導体の活性層、ｐ型窒化物半導体を積層した発光素子構造、における導電型領域の一方を、窒化物半導体、具体的にはｎ型窒化物半導体、と、Ｓｉ半導体と、を設けた構造する。即ち、素子構造中に、Ｓｉ／ＧａＮ系半導体（以下、Ｓｉ／ＧａＮという）異種界面を設けるにあたって、素子構造中の一方の導電型領域内に配置することで、上述した従来の問題を解決する物である。具体的には、Ｓｉ基板上のＳｉ層若しくは基板表面側のＳｉ領域を、Ｓｉ基板上に設ける窒化物半導体の素子構造中に組み込んで、その一方の導電型層中にＳｉ／ＧａＮ異種界面を形成する。これにより、素子構造の一方の導電型層中においてその電荷、具体的には負電荷の移動において、上記Ｓｉ／ＧａＮの異種界面が基板表面、ｐｎ接合部などに設けられないことで異種接合界面の問題を低く抑えることができる。
［００５４］
他方、第１８の発明〜第３１の発明の一態様におけるＳｉ基板上のＳｉ層であれば、従来のＳｉ基板とＧａＮ層との異種材料間によるＧａＮ成長、両者と異なる材料の介在層を介したＧａＮ成長、導電性Ｓｉ基板における不純物添加され結晶性悪化されたＳｉ基板表面にＧａＮ成長させる時の問題が無く、Ｓｉ基板／Ｓｉ層と同種材料系のホモエピタキシャル成長のため、好適な結晶性のＳｉ層が形成され、その上のＧａＮ層の形成において優れた効果、すなわち結晶性良好な成長、を発揮する。更に、該Ｓｉ層の好適な結晶性は、Ｓｉ層を高ドープする場合に結晶性悪化を抑えることができ、加えて、結晶性良好なＳｉ層上のＧａＮにも高ドープ下で結晶性悪化を抑えることができ、後述するＳｉ／ＧａＮが異なる導電型間の異種材料接合界面を形成する場合において、好適に作用する。具体的には、表面側を高濃度として、Ｓｉ／ＧａＮ接合部に供し、表面側と基板との間を低濃度をすることで、結晶性を高めることができる。
［００５５］
第１８の発明〜第３１の発明の一態様においては、Ｓｉ基板上のＳｉ層若しくはＳｉ基板表面側のＳｉ領域がｐ型不純物高濃度で、Ｓｉ層上にｎ型不純物高濃度の窒化物半導体を設ける。これにより、Ｓｉ／ＧａＮの異種接合部において、後述するように電荷の移動が好適なものとなり、該界面の順方向電圧Ｖｆ低減が可能となる。また、上述した結晶性の向上効果により、半導体素子全体のシリーズ抵抗低減が可能となる。加えて、高濃度層が、Ｓｉ成長層であることで、Ｓｉウエハ表面の損傷・結晶性悪化などの存在及びその固体ばらつきにおいても、その上にホモエピタキシャル成長させた層によりその結晶性を回復でき、それにより、該結晶層に高濃度ドーピングが可能となり、また、層内における表面近傍部、すなわちＧａＮ系半導体との接合部近傍において部分的な高ドープとすることもできる。Ｓｉ領域にあっては、後述する拡散ドープによるｐ型不純物の高濃度ドーピングが可能となり、特に表面近傍部、即ちＧａＮ系半導体との接合部近傍において更に高い濃度のドーピングが可能となる。更に、高濃度のＳｉ領域形成と、次に続くＧａＮ系半導体成長が同一炉内で連続処理も可能なため、従来のＳｉ基板表面の結晶性悪化の問題も回避できる。
［００５６］
第１８の発明〜第３１の発明の一態様としては、Ｓｉ基板上へのＧａＮ系半導体の成長において、従来のＺｎＯの様な異種材料の介在層を設けるのではなく、Ｓｉ基板上へのホモエピタキシャル成長により、Ｓｉ基板表面におけるＧａＮ系半導体結晶を阻害する要因を排除、低減することにある。他方、Ｓｉ基板への不純物拡散においては、ドーパントの熱拡散により成されることで、Ｓｉ基板若しくは基板表面側の結晶性を保持して、高濃度ドープとでき、上記Ｓｉ／ＧａＮ異種界面の能動領域における電荷移動が円滑なものとできる。具体的には、Ｓｉ基板、引いてはＳｉインゴットの育成時に高濃度の不純物を添加するとＳｉインゴット、それから取り出されるＳｉ基板の結晶性が全体的に悪化して、高濃度化が実現されても、ＧａＮ系半導体の結晶成長を困難とする。しかし、この一態様で説明するように、Ｓｉ層形成、Ｓｉ領域形成では、元のＳｉ基板は、Ｓｉ層・領域のドーパントと同一導電型の不純物を低い濃度とでき、さらには、不純物無添加とでき、Ｓｉ基板の結晶性を良くして、且つその上のＳｉ層形成、その表面側のＳｉ領域形成においてその良好な結晶性を維持して不純物の高濃度化を実現し、Ｓｉ／ＧａＮ異種界面に供することができる。加えて、Ｓｉ基板に、上記Ｓｉ層・Ｓｉ領域とは逆の導電型の不純物を添加したものであっても、上記Ｓｉ層・Ｓｉ領域を所望の導電型、不純物濃度の制御が可能、すなわちそれを高い設計自由度で形成できるため、様々な素子への応用が可能となる。
［００５７］
第１８の発明〜第３１の発明の一態様として、上記Ｓｉ／ＧａＮ異種接合部において、Ｓｉ側をｐ型、多数キャリアをホールとする、若しくはｐ型不純物を含有する層・領域、ＧａＮ側をｎ型若しくはｎ型不純物を含有する層・領域、とすることで、更に好ましくは、高濃度で各導電型の不純物を含有し、具体的には接合部近傍以外の領域より高濃度となるようにすることである。実験的に、順方向電圧（Ｖｆ）が従来よりも低くなることが確認されたが、その理論的な理由は明らかではない。しかしながら、以下では、本発明の理論的な説明の試みとして、仮説を述べる。仮説であるから、以下の説明が、本発明を限定するものではないことはいうまでもない。
［００５８］
第１８の発明〜第３１の発明の一態様においては、上記Ｓｉ層、Ｓｉ領域における能動領域の導電型をｐ型とし、またキャリアの観点から、上記Ｓｉ層、Ｓｉ領域における能動領域の多数キャリアをホールとする。このようにすれば、上記Ｓｉ層、Ｓｉ領域の能動領域におけるフェルミ準位が価電子帯に近づく。これを上記Ｓｉ層、Ｓｉ領域と窒化物半導体層との接合界面のエネルギーバンド図で示すと、図１３Ａのようになると考えられる。さらに高濃度ドーピングすることにより、図１３Ｂに示すように、全部または一部が縮退してフェルミ準位が価電子帯中に存在することとなる。また、窒化物半導体層における能動領域に多くの電子が存在すると、窒化物半導体層の能動領域におけるフェルミ準位が伝導帯に近づく。これも同様に図１３Ａに示すようなエネルギーバンド図となると考えられ、さらに高濃度ドーピングすることにより、図１３Ｃに示すように、縮退してフェルミ準位が伝導帯中に存在することとなる。そして、上記Ｓｉ層、Ｓｉ領域側でフェルミ準位が価電子帯中に存在し、窒化物半導体層側でフェルミ準位が伝導帯中に存在すると、図１３Ｄのようになる。本発明において、窒化物系半導体素子に順方向電圧（Ｖｆ）をかけると、Ｓｉ／ＧａＮ異種接合面には逆バイアスがかかるため、上記Ｓｉ層、Ｓｉ領域の能動領域における価電子帯が窒化物半導体層の能動領域における伝導帯よりも高くなり、かつ接合部に形成されていた空乏層がせまくなる。これを図で示すと図１３Ｅのようになり、これにより上記Ｓｉ層、Ｓｉ領域の価電子帯における多数の電子が狭い空乏層をトンネルして窒化物半導体層の伝導帯に注入されると考えられる。このため、本発明によれば、基板にＳｉを用いる窒化物系半導体素子において、従来よりも、小さな電圧で大きな電流を流すことが可能となるため、順方向電圧（Ｖｆ）を従来よりも低くすることが可能になったと考えられる。ここでエネルギーバンド図として用いた図１３Ａ〜Ｅは、ｎ型窒化物半導体層として、ｎ型ＧａＮ層を例に用いたが、これは最良の形態を示すものであり、上記Ｓｉ層、Ｓｉ領域に最も近い側のｎ型窒化物半導体層は、これに限定されるものではなく、ｎ型のＡｌＩｎＧａＮ層を用いることができる。ただし、なかでも結晶性よく形成できる観点からｎ型ＡｌａＧａ１−ａＮ（０≦ａ≦０．５）層を用いることが好ましい。さらに最も好ましくは、２元混晶であるｎ型ＧａＮ層を用いることである。
［００５９］
第１８の発明〜第３１の発明の一態様においてにおける能動領域とは、窒化物系半導体素子の基本構造を決定する領域であり、素子において正電極と負電極との間に電圧を印加したときに電流が通過する領域のことをいう。したがって、たとえば、負電荷が移動する領域（負電荷移動領域）は、能動領域に含まれる。
［００６０］
また、第１８の発明〜第３１の発明の一態様において、上記Ｓｉ層、Ｓｉ領域のホール濃度を、略１×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下にすること、又は不純物濃度が、略１×１０^１８ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下にすることで、Ｓｉの価電子帯のエネルギー位置が相対的に高くなり、また電流投入時に上記Ｓｉ層、Ｓｉ領域と窒化物半導体層との間における空乏層が薄くなる。そしてフェルミ準位が価電子帯中のより低いところに存在するようになり、より多数の電子が上記Ｓｉ層、Ｓｉ領域から窒化物半導体層へ注入されることとなって、順方向電圧（Ｖｆ）をより低くすることが可能になっているものと考えられる。上記Ｓｉ層、Ｓｉ領域に接する窒化物半導体層の電子濃度がの電子濃度を、略１×１０^１７ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下にすること、又は型不純物濃度が、略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下で、窒化物半導体層の伝導帯のエネルギー位置が相対的に低くなり、また電流投入時に上記Ｓｉ層、Ｓｉ領域と窒化物半導体層との間における空乏層が薄くなる。そしてフェルミ準位が伝導帯中のより高いところに存在することになり、より多数の電子が上記Ｓｉ層、Ｓｉ領域から窒化物半導体層へ注入されることとなって、順方向電圧（Ｖｆ）をより低くすることが可能になっているものと考えられる。
［００６１］
第３２の発明は、前記Ｓｉ基板と前記窒化物半導体層との間に緩衝領域を備え、前記Ｓｉ基板の表面に第１結晶領域と第２結晶領域とを備え、前記第１結晶領域は、ＡｌとＳｉとを含む第１結晶を有し、前記第２結晶領域は、Ｓｉを含むＧａＮ系半導体を含む第２結晶を有していることを特徴とする第１の発明〜第３１の発明のいずれか１つに係る窒化物系半導体素子である。
ＡｌとＳｉとを含む第１結晶を有する第１結晶領域と、Ｓｉを含むＧａＮ系半導体を含む第２結晶領域と、をＳｉ基板の表面に分布させることにより、結晶性のよい窒化物半導体層をＳｉ基板の上に形成することができる。
［００６２］
第３３の発明は、前記Ｓｉ基板と前記窒化物半導体層との間に緩衝領域を備え、前記緩衝領域は、基板側の第１の領域と、前記第１の領域よりも前記Ｓｉ基板から離れた第２の領域を有し、前記第１の領域及び前記第２の領域は、窒化物半導体からなる第１の層と、前記第１の層よりも膜厚が小さくかつ前記第１の層と組成が異なる窒化物半導体からなる第２の層と、を交互に積層した多層膜構造をそれぞれ有し、前記第１の領域が有する第１の層の膜厚は、前記第２の領域が有する第１の層の膜厚よりも大きい、ことを特徴とする第１の発明〜第３２の発明のいずれか１つに係る窒化物系半導体素子である。
第３３の発明によれば、Ｓｉ基板との格子定数差が大きい層（第２の層）が、Ｓｉ基板との格子定数差が小さい層（第１の層）よりも薄膜で形成される。第１の層は、窒化物半導体であるため、Ｓｉ基板に対して格子定数が小さい。つまり、Ｓｉ基板に窒化物半導体層を形成すると、格子定数に差があるので、Ｓｉ基板と窒化物半導体層との界面にはそれぞれ圧縮応力と引張応力が働く。詳しくは、Ｓｉ基板に窒化物半導体からなる第１の層を形成すると、格子定数が大きいＳｉ基板には、圧縮応力が働くのに対し、格子定数の小さい第１の層には引張応力が働く。第１の層に引張応力が働くので、この第１の層を成長し続けると、その成長面において、クラックが発生してしまう。またこのクラックの発生は、さらに窒化物半導体層を成長することを困難にしてしまう。ここに、Ｓｉ基板に対する格子定数差が、第１の層よりも大きい窒化物半導体からなる第２の層を薄膜で形成すると、第１の層と第２の層との界面において、第２の層には引張応力が、第１の層には圧縮応力が働く。つまり、引張応力を持ち続ける第１の層の成長面に圧縮応力が働くことから、クラックの発生を抑えることができる。つまりクラックの発生を抑えながら第１の層を形成することができ、第１の層と第２の層とを交互に積層した多層膜構造とすることで、クラックを抑えた窒化物半導体からなる緩衝領域を得ることが可能となる。
さらに、Ｓｉ基板上に、第１の層と第２の層とのクラックの発生を抑えた第１の領域の上に、第１の層と第２の層とを交互に積層した第２の領域を形成することで、結晶性のよい窒化物半導体層を形成することが可能となる。ここで第３５の発明によれば、第１の領域が有する第１の層の膜厚は、第２の領域が有する第１の層の膜厚よりも大きい、つまり、第２の領域が有する第１の層の膜厚は第１の領域が有する第１の層の膜厚よりも薄い層とする。これにより、結晶性のよい窒化物半導体層を得ることができる。この第２の領域は、第１の領域の上にあることで、その機能を発揮する。例えば、同様の膜厚で第２の領域をＳｉ基板上に直接形成しても、結晶性のよい窒化物半導体層は得られない。つまり、第２の領域は、Ｓｉ基板上でかつ、クラックの発生を抑えた膜上に形成することで、その効果を発揮することができる。
以上から、第３３の発明により、結晶性のよい窒化物半導体層を得ることが可能となる。
なお、前記Ｓｉ基板と前記窒化物半導体層との間に緩衝領域を備え、前記Ｓｉ基板の表面に第１結晶領域と第２結晶領域とを備え、前記第１結晶領域が、ＡｌとＳｉとを含む第１結晶を有し、前記第２結晶領域が、Ｓｉを含むＧａＮ系半導体を含む第２結晶を有している場合には、前記緩衝領域が、基板側の第１の領域と、前記第１の領域よりも前記Ｓｉ基板から離れた第２の領域を有し、前記第１の領域及び前記第２の領域が、窒化物半導体からなる第１の層と、前記第１の層よりも膜厚が小さくかつ前記第１の層と組成が異なる窒化物半導体からなる第２の層と、を交互に積層した多層膜構造をそれぞれ有し、前記第１の領域が有する第１の層の膜厚は、前記第２の領域が有する第１の層の膜厚よりも大きくすることが好ましい。
［００６３］
第３４の発明は、Ｓｉ基板を有するＳｉ半導体の保護素子部と、該基板上に、窒化物半導体層が積層された発光素子構造部と、を有し、該保護素子部と発光素子構造部の接合部が、ｐ型Ｓｉ半導体とｎ型窒化物半導体層とで形成されている第１の発明〜第３３の発明のいずれか１つに係る窒化物系半導体素子である。
Ｓｉ基板上に積層された窒化物半導体の発光素子部と、Ｓｉの保護素子とが、ｎ型窒化物半導体とｐ−Ｓｉとで接合された半導体素子であることで、該ｎ−ＧａＮ／ｐ−Ｓｉ界面において、従来よりも小さな電圧にて電流を流すことができ、各素子、すなわち、ＬＥＤの駆動、保護素子の駆動が好適になされ、各素子の特性が向上する。
［００６４］
第３５の発明は、前記半導体素子が、三端子素子であり、該三端子が、前記発光構造部のｐ，ｎ電極と、前記基板の前記発光素子構造部が設けられた主面に対向する主面に設けられた保護素子部のｎ電極である第３４の発明に係る窒化物系半導体素子である。
［００６５］
第３６の発明は、前記半導体素子が、前記基板の前記発光素子構造部が設けられた主面に設けられたｎ電極と発光構造部のｐ電極とが接続されるように半導体素子に配線が設けられた内部回路を有する第３４の発明に係る窒化物系半導体素子である。
［００６６］
第３７の発明は、前記半導体素子が、二端子素子であり、該二端子が、前記発光構造部のｎ電極と、発光構造部が設けられた基板主面に対向する主面に設けられた保護素子部のｎ電極である第３４の発明に係る窒化物系半導体素子である。
［００６７］
［００６８］
第３８の発明は、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子の製造方法において、Ｓｉ基板に、ｐ型不純物を拡散により添加して、ｐ型不純物添加のＳｉ領域を該Ｓｉ基板表面側に形成する第１工程と、該Ｓｉ領域の上に、ｎ型の窒化物半導体層を成長させる第２工程と、を具備する窒化物系半導体素子の製造方法である。
なお、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の導電型がｐ型である場合には、前記Ｓｉ基板と前記窒化物半導体層との接合部及びその近傍領域に、該接合部近傍領域外側の前記基板側領域よりも高濃度のｐ型不純物を有するＳｉ層若しくはＳｉ領域と、該接合部近傍領域外側の窒化物半導体領域よりも高濃度のｎ型不純物を有するｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の導電型をｐ型とすることができる。また、たとえば、Ｓｉ基板の上に窒化物半導体層を有する窒化物系半導体素子において、前記Ｓｉ基板の少なくとも一部と前記窒化物半導体層とを能動領域に含み、前記Ｓｉ基板における能動領域の多数キャリアがホールである場合には、前記Ｓｉ基板と前記窒化物半導体層との接合部及びその近傍領域に、該接合部近傍領域外側の前記基板側領域よりも高濃度のｐ型不純物を有するＳｉ層若しくはＳｉ領域と、該接合部近傍領域外側の窒化物半導体領域よりも高濃度のｎ型不純物を有するｎ型窒化物半導体層を有することにより、前記Ｓｉ基板における能動領域の多数キャリアがホールとすることができる。
［００６９］
第３９の発明は、前記窒化物半導体層の素子において、前記Ｓｉ層若しくはＳｉ領域を負電荷が移動する能動領域である第３８の発明に係る窒化物系半導体素子の製造方法である。
［００７０］
第４０の発明は、前記第２工程の後、少なくともｐ型窒化物半導体層を積層して発光素子の積層構造形成する工程を具備する第３８の発明または第３９の発明に係る窒化物系半導体素子の製造方法である。
［００７１］
第４１の発明は、Ｓｉ基板の上に窒化物半導体層を含む素子構造を有する窒化物系半導体素子の製造方法において、前記素子構造の第１導電型領域の層として、Ｓｉ半導体層を前記Ｓｉ基板上に成長させるＳｉ成長工程と、前記第１導電型領域の層として、前記Ｓｉ層の上に、第１の窒化物半導体層を成長させる第１の窒化物半導体層成長工程と、前記素子構造の第２導電型領域の層として、第２の窒化物半導体層を成長させる第２の窒化物半導体層成長工程と、を具備する窒化物系半導体素子の製造方法である。
［００７２］
第４２の発明は、Ｓｉ基板の上に窒化物半導体層を含む素子構造を有する窒化物系半導体素子の製造方法において、前記素子構造の第１導電型領域の層として、前記Ｓｉ基板の表面側に第１導電型領域と異なる第２導電型のＳｉ領域成長させるＳｉ成長工程と、前記第１導電型領域の層として、前記Ｓｉ領域の上に、第１の窒化物半導体層を成長させる第１の窒化物半導体層成長工程と、前記素子構造の第２導電型領域の層として、第２の窒化物半導体層を成長させる第２の窒化物半導体層成長工程と、を具備する窒化物系半導体素子の製造方法である。
［００７３］
第４３の発明は、前記第１の窒化物半導体層を成長する工程において、ｎ型不純物をドープして成長させ、前記第１導電型領域がｎ型領域である第４１の発明または第４２の発明に係る窒化物系半導体素子の製造方法である。
［００７４］
第４４の発明は、前記第１導電型領域が、ｎ型領域であり、前記第２導電型領域がｐ型領域であり、前記素子が発光素子構造である第４１の発明〜第４３の発明のいずれか１つに係る窒化物系半導体素子の製造方法である。
［００７５］
第４５の発明は、前記第１工程が、Ｓｉ半導体のｐ型不純物を含有した膜でＳｉ基板表面を被覆して、該ｐ型不純物を基板内に拡散させて、前記Ｓｉ領域を形成する第３８の発明又は第４２の発明に係る窒化物系半導体素子の製造方法である。
［００７６］
第４６の発明は、前記第１工程が、熱処理下でＳｉ半導体のｐ型不純物源ガスを前記Ｓｉ基板表面に供給して、前記Ｓｉ領域を形成する第３８の発明又は第４２の発明に係る窒化物系半導体素子の製造方法である。
［００７７］
第４７の発明は、前記Ｓｉ基板がｐ型不純物を有し、前記第１工程において、Ｓｉ層若しくはＳｉ領域が該Ｓｉ基板のｐ型不純物濃度より大きい第３９の発明〜第４６の発明のいずれか１つに係る窒化物系半導体素子の製造方法である。
［００７８］
第４８の発明は、前記前記第１工程におけるｐ型不純物がＢ（ボロン）である第４７の発明に係る窒化物系半導体素子の製造方法である。
【図面の簡単な説明】
［００７９］
［図１］本発明の実施の形態に係る窒化物系半導体素子の一部を示す図である。
［図２］本発明の実施の形態に係る窒化物系半導体素子の一部についてのエネルギーバンドを説明する図である。
［図３］本発明の実施の形態に係る窒化物系半導体素子の一部についてのエネルギーバンドを説明する図である。
［図４］本発明の実施の形態に係る窒化物系半導体素子の一部についてのエネルギーバンドを説明する図である。
［図５］本発明の実施の形態に係る窒化物系半導体素子の一部についてのエネルギーバンドを説明する図である。
［図６］本発明の実施の形態に係る窒化物系半導体素子の一部についてのエネルギーバンドを説明する図である。
［図７］本発明の実施の形態に係る窒化物系半導体素子の電流−電圧特性（Ｉ−Ｖ特性）を示す図である。
［図８］本発明の一実施形態に係る半導体素子の模式断面図。
［図９Ａ］本発明の一実施形態に係る半導体素子の模式断面図。
［図９Ｂ］本発明の一実施形態（図２Ａの別の形態）に係る半導体素子の模式断面図。
［図１０］本発明の一実施形態に係る半導体素子の製造工程を説明する模式断面図。
［図１１］本発明の一実施形態に係る半導体素子の製造工程を説明する模式断面図。
［図１２］本発明の一実施形態に係る半導体素子の模式断面図。
［図１３Ａ］本発明の一実施形態に係る半導体素子の一部について「Ｓｉ／ＧａＮ接合部近傍におけるＳｉ・窒化物ともに非縮退」のエネルギーバンド構造を示す模式図
［図１３Ｂ］本発明の一実施形態に係る半導体素子の一部について「Ｓｉ／ＧａＮ接合部近傍におけるＳｉのみ縮退」のエネルギーバンド構造を示す模式図
［図１３Ｃ］本発明の一実施形態に係る半導体素子の一部について「Ｓｉ／ＧａＮ接合部近傍における窒化物のみ縮退」のエネルギーバンド構造を示す模式図
【図１３Ｄ】本発明の一実施形態に係る半導体素子の一部について「Ｓｉ／ＧａＮ接合部近傍におけるＳｉ・窒化物ともに縮退」のエネルギーバンド構造を示す模式図
【図１３Ｅ】本発明の一実施形態に係る半導体素子の一部について「Ｓｉ／ＧａＮ接合部近傍における順方向印可（ＬＥＤ駆動）時」のエネルギーバンド構造を示す模式図
【図１４】本発明の一実施形態に係る実験例の電流−電圧特性を示す図。
【図１５】本発明に係るＳｉ／ＧａＮ異種接合部のエネルギーバンド構造を示す模式図。
【図１６】本発明の一実施形態に係る半導体素子の模式断面図及びそれにほぼ等価な回路図（右上挿入図）。
【図１７Ａ】本発明の一実施形態に係る半導体素子の模式断面図。
【図１７Ｂ】本発明の一実施形態（図２Ａの別の形態）に係る半導体素子の模式断面図。
【図１８Ａ】本発明の一実施形態に係る半導体素子の模式断面図。
【図１８Ｂ】本発明の一実施形態（図３Ａの別の形態）に係る半導体素子の模式断面図。
【図１９Ａ】本発明の一実施形態に係る半導体素子の模式断面図及びほぼ等価な回路図（右上挿入図）。
【図１９Ｂ】本発明の一実施形態に係る半導体素子（図４Ａ）の模式平面図。
【図２０】本発明の実施例１に係る窒化物系半導体素子を示す図である。
【図２１】本発明の実施例２に係る窒化物系半導体素子を示す図である。
【図２２】本発明の実施例３に係る窒化物系半導体素子を示す図である。
【図２３】本発明の実施例４に係る窒化物系半導体素子を示す図である。
【図２４】従来の窒化物系半導体素子におけるエネルギーバンド図を示す図である。
【図２５】本発明に係るＳｉ／ＧａＮ異種接合部のエネルギーバンド構造を示す模式図。
【符号の説明】
【００８０】
１００１…窒化物系半導体素子、１００１−１…窒化物系半導体素子、１００１−２…窒化物系半導体素子、１００１−３…窒化物系半導体素子、１００１−４…窒化物系半導体素子、１００２…Ｓｉ基板、１００３…窒化物半導体層、１００４…ｎ型窒化物半導体層、１００５…活性層、１００６…ｐ型窒化物半導体層、１００７…正電極、１００８…負電極、２０１０…Ｓｉ基板｛２０１０ａ…ｎ−Ｓｉ基板、２０１０ｂ…ｐ−Ｓｉ基板、２０１０ｃ…非導電性Ｓｉ基板｝、２０１１…ｐ−Ｓｉ層（領域）、２０１２…ｎ−Ｓｉ領域、２０１５…ｎ電極（Ｓｉ基板電極）、２０２０…異種接合部（Ｓｉ／ＧａＮ接合部）、２０２１…ｎ型層（ｎ型窒化物半導体層）、２０２２…活性層（ＧａＮ系半導体）、２０２３…ｐ型層（ｐ型窒化物半導体層）、２０２５…ｎ電極（２０２５ａ…Ｓｉ基板２０１０の積層構造２１４０側電極，２０２５ｂ…Ｓｉ層・領域２０１１の電極）、２０２６…ｐ電極、２０２７…ｐパッド電極（発光素子部）、２０３０…Ｓｉ基板（Ｓｉ層２０３１（２０１１）形成前、２０３０′素子形成後のＳｉ基板２０１０）、２０３１…Ｓｉ層（２０３１ａ基板側［低濃度］、２０３１ｂ半導体の積層構造２１４０側［高濃度］、２０３１′素子形成後のＳｉ層２０１１）、２０４０…Ｓｉ基板（Ｓｉ領域２０４２（２０１１）形成前）、２０４１…Ｓｉ拡散領域（裏面側２０４１ａ，表面側２０４１ｂ）、２０４２…Ｓｉ拡散領域（Ｓｉ形成後［２０４２′…積層２１４０形成後））、２０４５…不純物源ガス、２０４６…堆積物、２０４７…拡散不純物（２０４７ａガス供給時、２０４７ｂガス停止時）、２０５０…Ｓｉ基板（Ｓｉ領域２０５３（２０１１）形成前、２０５０′Ｓｉ領域２０５３形成後、２０５０″積層構造２１４０形成後のＳｉ基板２０１０）、２０５１…不純物源被膜、２０５３…不純物拡散領域（裏面側２０５３ａ，表面側２０５３ｂ，２０５３′積層２１４０形成後のＳｉ領域２０１１）、２０４５…不純物源ガス、２０４６…堆積物、２０４７…拡散不純物（２０４７ａガス供給時、２０４７ｂガス停止時）、２０６０（２０７０），２０６３（２０７３），２０６６…Ｓｉ領域・層形成時のｐ型不純物分布、２０６２（２０７２），２０６５ …Ｓｉ領域形成（拡散）途中のｐ型不純物分布，２０６１（２０７１），２０６４（２０７４），２０６７…積層構造２１４０形成後のｐ型不純物分布、２０８０，２０８１，２０８２…ｎ型不純物分布（積層構造２１４０形成後、ｎ型窒化物半導体層中）、２０９０−２０９６…ｎ型窒化物半導体層、２１００…発光素子、２１１０…第１導電型領域、２１２０…第２導電型領域、２１３０…発光素子の積層構造体、２１４０…窒化物半導体の積層構造、３１１０…保護素子部、３０２０…異種接合部、３０２５…電極、３０２６…電極、３０２７…パッド電極、３０４０…配線、３２００…配線
【発明を実施するための最良の形態】
【００８１】
以下に、添付した図面を参照しつつ、本発明を実施するための最良の形態を詳細に説明する。
【００８２】
図１は、本発明の第１の実施の形態に係る窒化物系半導体素子の一部を示す図である。
図１に示すように、本発明の第１の実施の形態に係る窒化物系半導体素子１００１は、Ｓｉ基板１００２の上に、窒化物半導体層１００３を有している。窒化物半導体層１００３には、ｎ型窒化物半導体層１００４と活性層１００５とｐ型窒化物半導体層１００６とが含まれており、このうちのｎ型窒化物半導体層１００４がＳｉ基板１００２に接している。図１に示すように、Ｓｉ基板１００２における能動領域は、その導電型がｐ型となっている。
なお、第１の実施の形態においては、本発明の理解を容易にするため、窒化物半導体層１００３が活性層１００５を有する場合について説明するが、本発明においては、窒化物半導体層１００２が活性層１００５を有しないとすることもでき、この場合は、ｎ型窒化物半導体層１００４とｐ型窒化物半導体層１００６との界面において、発光する発光領域となる。
第１の実施の形態に係る窒化物系半導体素子１０００においては、Ｓｉ基板１００２の能動領域をｎ型ではなくｐ型としているが、このようにすると、基板にＳｉを用いる窒化物系半導体素子において、順方向電圧（Ｖｆ）を従来のｎ型Ｓｉ基板よりも低くすることが可能となる。ここで、Ｓｉ基板１００２の能動領域のフェルミ準位が価電子帯中に存在するようになり、窒化物半導体層１００３の能動領域のフェルミ準位が伝導帯中に存在するようになれば、縮退状態になると考えられ、特に縮退状態になることが従来よりＶｆを下げることができたものと考えられる。この縮退状態は、Ｓｉ基板が完全に縮退していることが好ましく、Ｓｉ基板と窒化物半導体層の両方が縮退していることがさらに好ましい。また接合時にフェルミ準位がＳｉ基板側で価電子帯中に、窒化物半導体層側で伝導帯中に存在しない場合であっても、電界を加えることで縮退と同じようなエネルギーバンド構造になるものも、同様の効果があるものと推測される。このようにして、第１の実施の形態により、基板にＳｉを用いる窒化物系半導体素子において、従来よりも、小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となるものと考えられる。もっとも、本実施の形態による効果は実験的に確認されたものであり、ここでの理論的な説明は、仮説である。この仮説である理論は、本発明を何ら限定するものではない。
【００８３】
以下、本発明の第１の実施の形態に係る窒化物系半導体素子１００１をより詳細に説明する。
〔Ｓｉ基板１００２〕
Ｓｉ基板１００２は、その能動領域がｐ型または多数キャリアがホールである。
本発明は、Ｓｉ基板１００２の能動領域におけるホール濃度を限定するものではないが、このホール濃度は、略１×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とするのが好ましく、略１×１０^１９ｃｍ^−３以上略２×１０^２０ｃｍ^−３以下とすればより好ましい。
また、本発明は、Ｓｉ基板１００２の能動領域におけるｐ型不純物（ホウ素やアルミニウムなど）の濃度を限定するものではないが、このｐ型不純物（ホウ素やアルミニウムなど）の濃度は、略１×１０^１８ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするのが好ましく、略１×１０^１９ｃｍ^−３以上略２×１０^２１ｃｍ^−３以下とすればより好ましい。
第１の実施の形態に係るＳｉ基板１００２によれば、その能動領域において多数の正孔（ホール）が発生し、Ｓｉ基板１００２の能動領域のフェルミ準位が価電子帯中のより電位の低いところに存在することとなり、Ｓｉ基板１００２の能動領域のフェルミ準位がｎ型窒化物半導体層１００４の能動領域のフェルミ準位に揃うようになる、と考えられる。また、Ｓｉ基板１００２の能動領域と窒化物半導体層１００３の能動領域との間における空乏層も薄くなると考えられる。このようにして、より多数の電子が、Ｓｉ基板の価電子帯からｎ型窒化物半導体層１００４の伝導帯に注入されることとなり、基板にＳｉを用いる窒化物系半導体素子１００１において、順方向電圧（Ｖｆ）をより低くすることが可能となっているものと考えられる。
また、本発明は、Ｓｉ基板１００２の能動領域における抵抗率を限定するものではないが、この抵抗率は、略０．０５Ωｃｍ以下とするのが好ましく、略０．０２Ωｃｍ以下とすればより好ましい。このようにすれば、窒化物系半導体素子１００１において、より小さな電圧でより大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）をより低くすることが可能となる。
なお、後述するように、本発明においては、Ｓｉ基板１００２の全体を能動領域としてもよく、またＳｉ基板１００２の一部を能動領域としてもよく、これらは例えば負電極の形成位置により適宜選択される。また、上記したホール濃度、ｐ型不純物濃度、抵抗率は、Ｓｉ基板１００２における能動領域の少なくとも一部が上記した値をとっていればよく、Ｓｉ基板１００２における能動領域の全部が上記した値をとっている必要はない。したがって、本発明においては、次の（１）〜（４）のすべての場合が含まれる。
（１）Ｓｉ基板１００２の全部が能動領域であって、この能動領域の全部が上記したホール濃度、ｐ型不純物濃度、抵抗率となっている場合。
（２）Ｓｉ基板１００２の全部が能動領域であって、この能動領域の一部が上記したホール濃度、ｐ型不純物濃度、抵抗率となっている場合。
（３）Ｓｉ基板１００２の一部が能動領域であって、この能動領域の全部が上記したホール濃度、ｐ型不純物濃度、抵抗率となっている場合。
（４）Ｓｉ基板１００２の一部が能動領域であって、この能動領域の一部が上記したホール濃度、ｐ型不純物濃度、抵抗率となっている場合。
もっとも、上記の説明は、本発明の理解を容易にするため、本発明の効果がもっともよく奏される条件を列挙したものであり、ｐ型不純物の種類・濃度やホール濃度や抵抗率が上記と異なっていても、本発明に含まれ、本発明の効果を得ることができる。なお、上記では、ｐ型不純物の種類・濃度やホール濃度や抵抗率がとる数値を「略数値」としたが、これは、ｐ型不純物の種類・濃度やホール濃度や抵抗率が厳密に上記した数値をとる場合はもちろんのこと、厳密には上記した数値をとらない場合をも含む意味である。
なお、Ｓｉ基板１００２が、その（１１１）面において窒化物半導体層１００３の（０００１）面と接することとすれば、Ｓｉ基板２と窒化物半導体層１００３との間において、格子定数の不一致による転位を最小に抑えることができる。
なお、本発明は、不純物濃度の測定方法を限定するものでないが、不純物濃度は、たとえば二次イオン質量分析（ＳＩＭＳ；ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
〔窒化物半導体層１００３〕
（ｎ型窒化物半導体層１００４）
ｎ型窒化物半導体層１００４は、たとえば、一般式Ｉｎ_ｅＡｌ_ｆＧａ_{１−ｅ−ｆ}Ｎ（０≦ｅ、０≦ｆ、ｅ＋ｆ≦１）で表される材料で構成でき、単層でも複数の層でもよいが、結晶欠陥の少ない窒化物半導体層１００３を得るために、ＧａＮ又はｆ値０．２以下のＡｌ_ｆＧａ_１−ｆＮとすることが好ましい。また、ｎ型窒化物半導体層１００４の膜厚は、クラックの発生を防止しつつ、抵抗値を低くし窒化物系半導体素子１の順方向電圧（Ｖｆ）を低くするために、好ましくは０．１μｍ以上５μｍ以下とすることで、Ｖｆの低い窒化物半導体素子を得ることができる。また０．３μｍ以上１μｍ以下とすることがさらに好ましく、０．３μｍ以上とすることで、結晶性のよい窒化物半導体素子構造（少なくともｎ型窒化物半導体層とｐ型窒化物半導体層）が得られ、また１μｍ以下とすることで窒化物半導体素子構造にクラックが発生しにくくなり、歩留まりが向上する。またｎ型窒化物半導体層において、Ｓｉ基板に最も近い側の層は、膜厚は１０ｎｍ以上の層で設けることにより、Ｓｉ基板から電子が好適にｎ型窒化物半導体層に注入されるようになる。このましくは１０ｎｍ以上３００ｎｍ以下の層を設け、さらにその上にｎ側クラッド層などの別の層を設けることが、導電性および結晶性の点から好ましい。またこのＳｉ基板に最も近い側がｎ型ＧａＮ層であることが好ましく、Ｓｉ基板からｎ型窒化物半導体層に最も好適に電子が注入されるようになる。
また、ｎ型窒化物半導体層とｐ型窒化物半導体層との間に、活性層を設けるダブルへテロ接合の窒化物半導体素子構造を有する場合には、ｎ側クラッド層として、活性層よりもバンドギャップエネルギーの大きいｎ型窒化物半導体層を活性層側に有することが好ましく、機能的に説明するとｐ型窒化物半導体層側からのホールのオーバーフローを防ぎ、活性層での発光再結合の確率を高める層となる。
さらにまた、複数のｎ型窒化物半導体層を設ける場合、いずれかの位置に、好ましくはｎ側クラッド層よりもＳｉ基板側に、ＡｌＮとＡｌ_ａＧａ_１−ａＮ（０＜ａ＜１）とを繰り返し積層した多層膜や、ＡｌＮとＧａＮとを繰り返し積層した多層膜などを設けてもよく、この層により、応力を緩和することができ、その上の窒化物半導体層を結晶性よく得ることができる。
なお、説明の便宜のため省略するが、Ｓｉ基板１００２とｎ型窒化物半導体層１００４との間にはバッファ層（図示せず）を備えることで、結晶性のよい窒化物半導体素子構造が得られるので好ましい。バッファ層の材料としては、好ましくは、Ａｌ_ａＧａ_１−ａＮ（０≦ａ≦１）で表される窒化物半導体、より好ましくは、ＡｌＮを用いる。これらバッファ層が形成されることで、Ｓｉ基板１００２とｎ型窒化物半導体層１００４との格子不整合を緩和させることができる。このバッファ層の膜厚としては、少なくともｎ型窒化物半導体層の最もＳｉ基板に近い側の層よりも薄ければよく、好ましくは０．２５ｎｍ以上（１原子層以上）１０ｎｍ未満とする。０．２５ｎｍ以上とすることで、バッファ層として好適に機能し、１０ｎｍ未満とすることで、Ｓｉ基板とｎ型窒化物半導体層との間の電気的特性が、バッファ層を設けない場合と同等の電気的特性が得られる。つまり、このような膜厚の範囲でバッファ層を設けることにより、その上の窒化物半導体層の結晶性を良好にするとともに、バッファ層を設けない場合と同様の電気的特性が得られ、別の観点からはＳｉ基板がｎ型窒化物半導体層に実質的に電子が注入されるようになる。
本発明は、ｎ型窒化物半導体層１００４の電子濃度を限定するものではないが、ｎ型窒化物半導体層１００４は、その能動領域における電子濃度が略１×１０^１７ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とするのが好ましく、略２×１０^１８ｃｍ^−３以上略１×１０^２０ｃｍ^−３以下とすればより好ましい。また、本発明は、ｎ型窒化物半導体層１００４のｎ型不純物濃度を限定するものではないが、ｎ型窒化物半導体層１００４は、その能動領域におけるｎ型不純物濃度が略１×１０^１７ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするのが好ましく、略２×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とすればより好ましい。このようにした場合、ｎ型窒化物半導体層１００４の能動領域において多数の電子が発生し、ｎ型窒化物半導体層１００４の能動領域のフェルミ準位が伝導帯中に存在するものと考えられる。また、Ｓｉ基板１００２の能動領域と窒化物半導体層１００３の能動領域との間における空乏層が薄くなるものと考えられる。その結果、より多数の電子が、Ｓｉ基板１００２の価電子帯からｎ型窒化物半導体層１００４の伝導帯に注入されることとなり、順方向電圧（Ｖｆ）をより低くすることが可能になるものと考えられる。
もっとも、上記の説明は、本発明の理解を容易にするため、本発明の効果がもっともよく奏される条件を列挙したものであり、ｎ型不純物の種類・濃度や電子濃度が上記と異なっていても、本発明に含まれ、本発明の効果を得ることができる。なお、上記では、ｎ型不純物の種類・濃度や電子濃度がとる数値を「略数値」としたが、これは、ｎ型不純物の種類・濃度や電子濃度が厳密に上記した数値をとる場合はもちろんのこと、厳密には上記した数値をとらない場合をも含む意味である。
（活性層１００５）
活性層５には、単一量子井戸構造や多重量子井戸構造を用いることができ、Ｉｎ及びＧａを含有する窒化物半導体、好ましくは、Ｉｎ_ａＧａ_１−ａＮ（０≦ａ＜１）で形成される。多重量子井戸構造を用いる場合には、活性層５が障壁層および井戸層を有することとなるが、障壁層は例えばアンドープＧａＮとし、井戸層は例えばアンドープＩｎ_０．３５Ｇａ_０．６５Ｎとすることができる。また、活性層全体の膜厚はとくに限定されるものではなく、発光波長等を考慮して、障壁層及び井戸層の各積層数や積層順を調整し活性層の各膜厚を設定することができる。
（ｐ型窒化物半導体層１００６）
ｐ型窒化物半導体層１００６は、少なくともＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ＜１）を有し、単層でも複数の層でもよいが、ｎ型窒化物半導体層とｐ型窒化物半導体層との間に、活性層を設けるダブルへテロ接合の窒化物半導体素子構造を有する場合には、ｐ側クラッド層として、活性層よりもバンドギャップエネルギーの大きいｐ型窒化物半導体層が少なくともあればよく、機能的に説明するとｎ型窒化物半導体層側からの電子のオーバーフローを防ぎ、活性層での発光再結合の確率を高める層が少なくともあればよい。
また好ましくは、Ｓｉ基板１００２側から順に、ｐ型クラッド層（図示せず）と正電極が形成されるｐ型コンタクト層（図示せず）とを有する。
ｐ型クラッド層は、多層膜構造（超格子構造）または単一膜構造である。ｐ型クラッド層を超格子構造とすると、結晶性を良くでき、抵抗率を低くできるので、順方向電圧（Ｖｆ）を低くすることができる。ｐ型クラッド層にドープされるｐ型不純物としては、Ｍｇ、Ｚｎ、Ｃａ、Ｂｅ等の周期律表第ＩＩＡ族、ＩＩＢ族元素を選択し、好ましくはＭｇ、Ｃａ等をｐ型不純物とする。また、ｐ型不純物ドープのｐ型クラッド層が、ｐ型不純物を含むＡｌ_ｔＧａ_１−ｔＮ（０≦ｔ≦１）よりなる単一層からなる場合は、やや発光出力が低下するが、静電耐圧は超格子の場合とほぼ同等の良好なものにできる。
ｐ型コンタクト層は、一般式Ｉｎ_ｒＡｌ_ｓＧａ_{１−ｒ−ｓ}Ｎ（０≦ｒ＜１、０≦ｓ＜１、ｒ＋ｓ＜１）で表される窒化物半導体を用いて形成することができるが、結晶性の良好な層を形成するために、好ましくは３元混晶の窒化物半導体、より好ましくはＩｎ、Ａｌを含まない二元混晶のＧａＮからなる窒化物半導体とする。更にｐ型コンタクト層をＩｎ、Ａｌを含まない２元混晶とすると、正電極とのオーミック接触をより良好にでき、発光効率を向上させることができる。ｐ型コンタクト層のｐ型不純物としては、ｐ型クラッド層と同様の種々のｐ型不純物を用いることができるが、好ましくはＭｇとする。ｐ型コンタクト層にドープするｐ型不純物をＭｇとすると、窒化物半導体層としてのｐ型特性が容易に得られ、またオーミック接触を容易に形成することができる。
【００８４】
図７は、本発明の第１の実施の形態に係る窒化物系半導体素子（ｐ型Ｓｉ基板）におけるＶｆと、従来の窒化物系半導体素子（ｎ型Ｓｉ基板）におけるＶｆと、を比較する図である。この実験でのＬＥＤチップサイズは、１００μｍ×１００μｍであり、現在一般的なＬＥＤの面積の約１０分の１のサイズとなっている。
電流を５ｍＡ（５０Ａ／ｃｍ^２）として実験をし、Ｖｆを比較したところ、図７に示すように、従来の窒化物系半導体素子（ｎ型Ｓｉ基板）のＶｆが５．１Ｖであるのに対し、本発明の第１の実施の形態に係る窒化物系半導体素子（ｐ型Ｓｉ基板）のＶｆは、４．０Ｖとなった。したがって、本実験に限って言えば、本発明の第１の実施の形態により、Ｖｆが１．１Ｖ改善された。
また、図７に示すように、立ち上がり電圧は、本発明の第１の実施の形態に係る窒化物系半導体素子で３．２Ｖ、従来の窒化物系半導体素子で４．２Ｖ、となった。したがって、本実験に限って言えば、本発明の第１の実施の形態により、立ち上がり電圧が約１Ｖ改善された。このように、第１の実施の形態によれば、従来よりＶｆの低い窒化物半導体素子が得られる。また、窒化物半導体層とＳｉ基板との接合部ではＩ−Ｖ特性が略線形となり、良好なオーミック特性が得られていると考えられる。なお、ここで「略線形」とは、Ｉ−Ｖ特性が厳密に線形である場合はもちろんのこと、厳密に線形でない場合も含むという意味である。
【００８５】
図８は、本発明の第２の実施の形態に係る窒化物系半導体素子を示す図である。
【００８６】
図８に示すように、本発明の第２の実施の形態に係る窒化物系半導体素子２１００は、Ｓｉ基板２０１０の上に、Ｓｉ層・Ｓｉ領域２０１１を介して窒化物半導体層（積層体）２１４０を有している。窒化物半導体層２１４０には、ｎ型窒化物半導体層２０２１と活性層２０２２とｐ型窒化物半導体層２０２３とが含まれており、このうちのｎ型窒化物半導体層２０２２がＳｉ層・Ｓｉ領域２０１１に接している。図８の例で、Ｓｉ基板２０１０ｂ、Ｓｉ層・Ｓｉ領域２０１１は、導電型がｐ型となっている。
【００８７】
なお、第２の実施の形態においては、本発明の理解を容易にするため、窒化物半導体層（積層体）２１４０が活性層２０２２を有する場合について説明するが、本発明の半導体素子の発光素子においては、窒化物半導体層２１４０が活性層２０２２を有しないとすることもでき、この場合は、ｎ型窒化物半導体層２０２１とｐ型窒化物半導体層２０２３との界面において、発光する発光領域となる。
【００８８】
第２の実施の形態に係る窒化物系半導体素子においては、Ｓｉ基板２０１０ｂ、Ｓｉ層・Ｓｉ領域２０１１をｎ型ではなくｐ型としているが、このようにすると、基板にＳｉを用いる窒化物系半導体素子、具体的にはＳｉ／ＧａＮ異種接合界面２０２０において、順方向電圧（Ｖｆ）を従来のｎ型Ｓｉ基板、若しくはＳｉ層・Ｓｉ領域よりも低くすることが可能となる。ここで、Ｓｉ基板２０１０ｂ、Ｓｉ層・Ｓｉ領域２０１１の能動領域のフェルミ準位が価電子帯中に存在するようになり、窒化物半導体層２１４０の能動領域のフェルミ準位が伝導帯中に存在するようになれば、縮退状態になると考えられ、特に縮退状態になることで従来よりＶｆを下げることができたものと考えられる。この縮退状態は、Ｓｉ基板が完全に縮退していることが好ましく、Ｓｉ基板と窒化物半導体層の両方が縮退していることがさらに好ましい。また接合時にフェルミ準位がＳｉ基板側で価電子帯中に、窒化物半導体層側で伝導帯中に存在しない場合であっても、電界を加えることで縮退と同じようなエネルギーバンド構造になるものも、同様の効果があるものと推測される。このようにして、第２の実施の形態により、基板にＳｉを用い、Ｓｉ／ＧａＮ異種接合界面を有する半導体素子において、従来よりも、小さな電圧で大きな電流を流すことが可能となり、順方向電圧（Ｖｆ）を従来よりも低くすることが可能となるものと考えられる。もっとも、第２の実施の形態による効果は実験的に確認されたものであり、ここでの理論的な説明は、仮説である。この仮説である理論は、本発明を何ら限定するものではない。
【００８９】
以下、本発明の第２の実施の形態に係る半導体素子２１００をより詳細に説明する。
【００９０】
〔Ｓｉ基板２０１０〕
Ｓｉ基板２０１０は、半導体素子の構造、例えば発光素子の例である図８，９に示すように、電極構造により、ｐ型基板２０１０ａ、ｎ型基板２０１０ｂ、非導電性基板２０１０ｃと様々な導電性、若しくは部分的な導電性を有する基板を用いることができる。
【００９１】
なお、Ｓｉ基板２０１０が、その（１１１）面において窒化物半導体層２１４０の（０００１）面と接することとすれば、Ｓｉ基板１０若しくはＳｉ層・Ｓｉ領域２０１１と窒化物半導体層２１４０との間において、格子定数の不一致による転位を最小に抑えることができる。
【００９２】
〔Ｓｉ層・Ｓｉ領域２０１１〕
本発明におけるＳｉ基板上のＳｉ層２０１１若しくはＳｉ領域２０１１、又は少なくともＳｉ／ＧａＮ異種接合界面近傍若しくは素子の第１導電型領域が、ｐ型または多数キャリアがホールである。このホール濃度を限定するものではないが、このホール濃度は、略１×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とするのが好ましく、略１×１０^１９ｃｍ^−３以上略２×１０^２０ｃｍ^−３以下とすればより好ましい。また、このｐ型不純物（ホウ素やアルミニウムなど）の濃度を限定するものではないが、このｐ型不純物（ホウ素やアルミニウムなど）の濃度は、略１×１０^１８ｃｍ^−３以上略１×１０^２２ｃｍ^−３以下とするのが好ましく、略１×１０^１９ｃｍ^−３以上略２×１０^２１ｃｍ^−３以下とすればより好ましい。
【００９３】
本発明において、Ｓｉ半導体、例えば図中の（Ｓｉ半導体）基板２０１０、例えばｎ型基板２０１０ａ、ｐ型基板２０１０ｂ、Ｓｉ（半導体）層・領域２０１１は、各導電型とするために、不純物がドープされ、ｎ型不純物としては、５Ｂ族、具体的にはＰ（燐），Ａｓ（砒素），Ｓｂ（アンチモン）が、ｐ型不純物としては、３Ｂ族、具体的にはＢ（硼素）、Ａｌ、Ｇａ、Ｔｉなどが挙げられ、好ましくはＢである。
【００９４】
〔Ｓｉ層２０１１の形成〕
以下、図１０〜１２を用いて、本発明におけるＳｉ層・領域２０１１の形成について説明するが、各図の（ｂ−２）、（ｃ−２）、（ｄ−２）はそれぞれ各層・領域の断面図（ｂ−１）、（ｃ−１）、（ｄ−１）に対応してｎ型（左側）、ｐ型（右側）不純物量を模式的に示すものであるが、一例を示すものであり、これら不純物分布は、断面図との対応関係に限定されず、様々な分布を取り得るものである。
【００９５】
本発明において、Ｓｉ基板２０１０上へのＳｉ半導体層の形成には、従来知られた方法、例えば有機金属気相成長方法（ＭＯＶＰＥ）、熱ＣＶＤなどを用いて形成することができる。以下、有機金属気相成長方法について述べるが、本発明はこれに限らず、スパッタなどの物理蒸着法、（熱）ＣＶＤ、ＭＢＥなどの化学蒸着法、など様々な方法により層形成できる。本発明の一態様であるＳｉ半導体層２０１１の形成は、上述したように、Ｓｉ基板上の同種材料の結晶成長、すなわちホモエピタキシャル成長にある。これにより、厚膜の層形成、結晶性の向上、向上された結晶性によってより高ドープ化が可能となる。
【００９６】
図１２を用いて具体的に説明すると、Ｓｉ基板２０３０上に、Ｓｉ半導体結晶を成長させて（図１２（ａ））、Ｓｉ層２０３１を形成し、その際に所望の不純物、具体的にはｐ型不純物をドープして、Ｓｉ層表面側を高濃度不純物の層として形成し（図１２（ｂ））、続いて窒化物半導体の積層構造２１４０として、第１導電型領域の窒化物半導体層２０９１、２０９２などを積層する（図１２（ｃ））。
【００９７】
Ｓｉ層成長時に、図１２（ｂ−２）の不純物分布に示すように、層２０３１内でほぼ均一な濃度とする分布（分布２０６０）であっても良く、図１２（ｂ−１）のように、層の途中で濃度を変化させて濃度の異なる２つの層２０３１ａ、２０３１ｂとして、表層側２０３１ｂを深層側２０３１ａよりも高濃度となる分布２０７０とすることもできる。すなわち、層成長時のドープ量を任意に変更することで、所望の不純物分布とできる。特に分布２０７０のように表面側２０３１ｂが基板の裏面側（窒化物半導体の積層構造２１４０が設けられる面に対向する面側）の領域２０３１ａよりも高濃度にドープされることで、成長成長の最初において、結晶性を向上させ、結晶成長の最後、すなわち表面近傍において、高濃度にドープしてＳｉ／ＧａＮ接合部の電荷の移動を円滑なものとすることができる。
【００９８】
このとき、Ｓｉ／ＧａＮ異種接合部近傍以外の領域、例えば領域２０３１ａ、のドープ量については、図９Ａに示すようにＳｉ層２０１１の表面側２０１１ｂが能動領域、すなわち第１導電型領域２１１０で、深層側２０１１ａが能動領域でないような場合には、素子構造の場合には、無添加での形成、逆導電型の不純物をドープすることもできる。この場合好ましくは、成長の最初の段階では、結晶回復、結晶性向上の役割を担うため、不純物量はできるだけ低いことが好ましくなり、無添加が最も好ましくなる。
【００９９】
また、窒化物半導体の積層構造２１４０を形成する際の熱により、Ｓｉ層形成時の分布２０６０（７０）（図１２（ｂ−２））から熱拡散により、積層構造２１４０形成後には、図１２（ｃ−２）に示すように、不純物が深層側、すなわち低濃度領域側へ拡散し、Ｓｉ層２０３１の表層側の濃度も低下することになる。このことから、上記表層側２０３１ｂ、深層側２０３１ａの間で、大きな不純物濃度差を設けると拡散性も高くなる傾向にあるため、Ｓｉ層の膜厚内の平均濃度を高く設定するか、高濃度表層領域の膜厚を有る程度の大きさにすることが良い。
【０１００】
Ｓｉ層の好ましい膜厚としては、全体の膜厚を０．１μｍ以上１０μｍ以下の範囲であり、０．１μｍ未満であると不純物拡散、特に積層構造２１４０形成後、の制御が困難となり、１０μｍを超えるとＳｉ層の結晶性が悪化する。好ましくは、０．２μｍ以上１μｍ以下の範囲で、適度な結晶性でもって不純物拡散を制御でき、良好な素子構造の形成、特に第１導電型領域の形成が可能となる。具体的には、有る程度の膜厚の表面側２０１１ｂ領域を形成することで、後に続く積層構造２１４０形成時の熱拡散を補償して、高濃度領域を深く設けることで、表面領域２０１１ｂの濃度勾配を低く抑えられるため、素子形成後も好適な高濃度のＳｉ層２０１１、特に表面側２０１１ａが保持される。特に、該膜厚範囲は、表面側Ｓｉ層２０１１ｂの高濃度層の形成において好適な膜厚範囲となる。また、後述するように、Ｓｉ基板及び／又はＳｉ層・領域のＳｉ半導体で別の素子構造（集積回路）を設けるような場合には、Ｓｉ層の膜厚を５μｍ以上１０μｍ以下の範囲とすることが、各導電型の区画、境界部のｐ，ｎ不純物（導電型）の急峻性に優れる傾向にある。
【０１０１】
また、Ｓｉ層の好ましい不純物濃度としては、１×１０^１８／ｃｍ^３以上１×１０^２２／ｃｍ^３以下の範囲で、更に好ましくは、１×１０^１９／ｃｍ^３以上２×１０^２０の範囲であり、不純物濃度が高いと結晶性悪化が大きくなりＧａＮ系半導体成長が困難となり、低いと上述の通りＳｉ／ＧａＮ異種接合の電荷移動の障壁が大きくなる傾向にある。特に表層側１１ｂの濃度をこの範囲とすることが好ましい。
【０１０２】
以上の膜厚及び不純物濃度について、以下のＳｉ領域にも同様に適用できる傾向にある。
【０１０３】
〔Ｓｉ領域２０１１の形成〕
本発明において、元のＳｉ基板２０３０へのＳｉ領域形成は、Ｓｉ半導体技術において従来知られた方法を用いることができ、例えばイオン注入、不純物熱拡散（熱処理炉、電磁波照射，例えばレーザアニール、ランプアニール）があり、特に不純物拡散であって、以下に説明する気相拡散、固相拡散のいずれか、最も好ましくは気相拡散を用いることである。元基板２０３０へのＳｉ領域の形成は、Ｓｉ層に比して、部分的な領域形成が容易である点において有利である。具体的には、上述のＳｉ層２０３１を部分的に形成するには、部分的に被覆された領域の露出部から選択的に成長させるような選択成長法、若しくは成長後のエッチング・加工により、部分的なものとすることができるが、工数が増え、また、層の有無で表面凹凸ができ、次に続くＧａＮ系半導体結晶成長を困難にする要因となるため、好ましくない。一方で、Ｓｉ領域形成では、基板内に設けられ、基板面は元の状態をほぼ維持されるため、後に続くＧａＮ系半導体結晶成長を基板上への成長とほぼ同等とできる。すなわち、部分的なＳｉ領域の影響がＧａＮ系半導体結晶成長にほとんど及ぼされず、様々な素子構造を形成することができる。
【０１０４】
（気相不純物拡散）
本発明において、気相の不純物拡散としては、基本的な構成として、熱処理下で、気相の不純物源、具体的にはｐ型不純物源ガス、をＳｉ基板２０４０に供給して、Ｓｉ基板２０４０に所望のＳｉ領域２０４１を形成するものである。気相の不純物源の原料は特に問われず、不純物元素の金属、若しくはその化合物、例えばＢ（ボロン）にあっては、その水素化物、具体的には水素化ボロン化合物、若しくは有機金属などが、挙げられ、それを気相状態（上記ハロゲン化物、有機金属ガスなど）を用いるものである。好ましくは水素化物のＢ_２Ｈ_６が挙げられる。
【０１０５】
図１０を用いて具体的に説明すると、不純物源ガス２０４５がＳｉ基板２０４０表面に供給され、不純物が吸着され堆積物２０４６が形成されてその堆積物２０４６から拡散されるか、直接表面に拡散、例えば不純物吸着とほぼ同時に基板２０４０内部へ拡散されるか、いずれか、両方により基板内へ不純物が拡散して拡散領域２０４１などが形成される（図１０（ａ））。続いて、不純物源の供給を止めて、更に熱処理することで、堆積物２０４６から不純物拡散が起こり（図１０（ｂ））、Ｓｉ領域２０１１となる拡散領域２０４１が形成される（図１０（ｃ））。続いて、窒化物半導体の積層構造２１４０として、第１導電型領域２１１０の窒化物半導体、具体的にはｎ型窒化物半導体層２０９３，２０９４などを積層する（図１０（ｄ））。ここで、不純物源ガス供給、供給停止下の熱処理と分けて説明したが、上述した供給下における不純物拡散が十分であれば、供給停止下の熱処理を省くことができ、一方不純物源ガス供給下で十分な拡散が無い場合、例えば不純物源の供給時に拡散に十分な温度に満たないような場合、には供給停止下の熱処理が必要となるものであり、本発明において何れでも反応条件に適した方法を選択することができる。また、不純物源ガス供給、供給停止下の熱処理は、その工程の条件により、例えば堆積物２０４６の堆積速度が大きくなるような場合には、不純物源ガス供給と停止を繰り返して、いずれか、若しくは両方の工程における熱処理により、熱拡散させる方法を採ることもできる。
【０１０６】
以上において、堆積物は、不純物源ガスの材料、供給条件、特に温度に依存する傾向にあり、低温であれば堆積物を形成でき、高温であれば、堆積物が大きくなる前に、吸着・内部拡散が順次起こり、ガス供給時に堆積せず拡散領域を形成することができる。また、一方で堆積物を一旦設ける条件であると、基板表面側において高濃度ドープが期待できる。堆積物を形成する場合は、実施例で示すように有機金属化合物を、堆積物を形成しない場合には水素化物（Ｂ_２Ｈ_６など）を不純物源ガスに用いることが好ましい。
【０１０７】
上記において、堆積物２０４６の除去について説明を省いたが、堆積物を除去するために、気相反応雰囲気、例えば反応炉、から取り出して、適当な除去手段、例えば化学エッチング液など、により除去しても良く、上述したように、不純物源ガス供給時の雰囲気、供給停止下の熱処理雰囲気において、不純物源材料（堆積物２０４６）が不純物源若しくはキャリア・雰囲気ガスへの溶解・再吸着・化学反応など、雰囲気中へ放出される様な場合には、それにより不純物堆積時、拡散時、拡散後、に除去することができる。拡散後としては、エッチング性のガス、雰囲気下に代えて堆積物を除去することなどができる。
以下、本実施例でも説明するＭＯＶＰＥを例示して、本発明の気相熱拡散について詳述する。
【０１０８】
図１０（ａ）に示すように、不純物源ガス２０４５としてＴＥＢ（トリエチルボロン）と、キャリアガス（雰囲気ガス）として水素（Ｈ_２）を反応炉内のＳｉ基板２０４０に供給して、硼素若しくは硼素の化合物などが表面に吸着され、一部は堆積物２０４６となり、一部は供給下で拡散領域２０４１として拡散される。また不純物源ガスの供給を停止して、反応炉内の熱処理により、熱拡散を起こさせて（図１０（ｂ−１））、最終的にＳｉ領域２０１１となる拡散領域２０４２を形成する。このとき、不純物源ガス供給時、停止時の反応時は、Ｓｉ基板２０４０のＳｉとの化学反応による表面部の変質層形成を回避するために、基板のＳｉが反応しない雰囲気が良く、Ａｒなどの単原子ガス雰囲気、水素などの還元雰囲気が好ましく、具体的には水素雰囲気が好ましい。供給停止時の熱処理雰囲気の制御は、堆積物は十分に表面を被覆されない場合が多く、多孔質状など表面が部分的に露出されている状態が懸念されるためであり、堆積物が十分に表面を緻密な膜として覆い、Ｓｉ基板が雰囲気に晒されない場合には、上記雰囲気に限らず、拡散性の良好な雰囲気下とすることができる。図１０（ｂ−２），（ｃ−２）の分布２０６１−２０６２、２０７１−２０７２に例示するように、拡散領域２０４１（２０４２）は、表層側２０４１ｂ（２０４２ｂ）から拡散され、深層側２０４１ａ（２０４２ａ）は表層側からの拡散に依るため、すなわち表面側領域２０４１ｂ（２０４２ｂ）が深層側より高濃度で、表面近傍が最も高濃度の不純物領域として形成される。この分布はＳｉ／ＧａＮ異種接合部において好適に機能する。
【０１０９】
また、上記Ｓｉ層形成と同様に、窒化物半導体の積層構造２１４０の形成時に、Ｓｉ拡散領域２０４２は、熱拡散されて最終的なＳｉ領域２０４２′が形成されるため、その熱拡散を考慮してＳｉ拡散領域２０４２を形成する必要がある。
【０１１０】
本発明において気相拡散に用いられるｐ型不純物源ガスの材料としては、ＴＥＢの他、Ｂ_２Ｈ_６（ジボラン）、ＴＭＢ（トリメチルボロン）などが挙げられる。水素化物（例えばジボラン）の場合には、熱ＣＶＤが好適な気相拡散手段となる。
【０１１１】
（固相不純物拡散）
本発明における不純物拡散の第２の方法としては、図１１に示すように、不純物源となる部材をＳｉ基板２０５０表面に形成して、熱処理することで、基板２０５０内に不純物を拡散させて、基板２０５０に拡散領域２０５３を形成する。このとき、不純物源の部材２０５１は除去されて、次に続く窒化物半導体の積層構造２１４０の形成工程が実施される。
【０１１２】
このような固相不純物拡散は、Ｓｉ半導体技術として従来知られた方法を用いることができ、具体的には、ｐ型不純物が添加（ドープ）された材料、ｐ型不純物元素の化合物などの被覆膜５１を形成して、熱処理雰囲気下で、熱拡散される。熱処理温度、雰囲気は、上記気相不純物拡散と同様に、該材料、その膜質などに依存する。具体例としては、ボロンドープシリカガラス（ＢＳＧ）の場合では、酸化雰囲気下、［］℃｛温度例か温度範囲｝で、熱処理して熱拡散領域が形成される。不純物分布は、上記気相拡散と同様に表層側２０５３ｂが、深層側２０５３ａより高濃度となり、特に表面近傍で最大の濃度となり、また後に続く窒化物半導体の積層構造２１４０形成工程により、該不純物拡散領域２０５３は更に熱拡散されて最終的にＳｉ領域２０１１となる拡散領域５３′で形成される。
【０１１３】
本発明において固相拡散に用いられるｐ型不純物源の膜材料としては、硼素がドープされた材料、硼素の化合物などがあり、具体的には前者としてＢＳＧ、後者としてＨＢＯ_２などが挙げられる。
【０１１４】
〔素子構造〕
（Ｓｉ／ＧａＮ異種接合部）
窒化物半導体層２０２１〜２０２３を成長させる表面を提供する異種接合部２０２０の表面におけるＳｉ層・領域（基板表面）２０１１は、窒化物半導体の成長に適した結晶表面を提供するようにすることが好ましい。
【０１１５】
図１４は、本発明の接合部２０２０を理解するために、Ｓｉ基板上にｎ型層、活性層、ｐ型層の窒化物系半導体発光素子を設けて、基板をｐ型Ｓｉ基板、ｎ型Ｓｉ基板として作製した素子のＶｆを測定する実験である。ｐ型Ｓｉ基板、すなわちｐ−Ｓｉ基板／ｎ型ＧａＮ系半導体層／活性層／ｐ型ＧａＮ系半導体層の積層構造、におけるＶｆと、従来の窒化物系半導体素子（ｎ型Ｓｉ基板、すなわちｎ−Ｓｉ基板／ｎ型ＧａＮ系半導体層／活性層／ｐ型ＧａＮ系半導体層の積層構造）におけるＶｆと、を比較する図である。この実験でのＬＥＤチップサイズは、１００μｍ×１００μｍであり、現在一般的なＬＥＤ（□３００μｍ）の面積の約１０分の１のサイズとなっている。
【０１１６】
電流を５ｍＡ（５０Ａ／ｃｍ^２）として実験し、Ｖｆを比較したところ、図１３に示すように、従来の窒化物系半導体素子（ｎ型Ｓｉ基板）のＶｆが５．１Ｖであるのに対し、本発明の一態様に係る窒化物系半導体素子（ｐ型Ｓｉ基板）のＶｆは、４．０Ｖとなった。したがって、本実験に限れば、本発明の一態様のｐ型Ｓｉ基板においてＶｆが１．１Ｖ改善され、すなわち一部構成に係るｐ型Ｓｉ／ＧａＮの異種接合を有する素子において、異種接合部においてＶｆが低減することがわかる。
【０１１７】
また、図１４に示すように、立ち上がり電圧は、本発明の一態様に係るｐ型Ｓｉ基板の窒化物系半導体素子で３．２Ｖ、従来の窒化物系半導体素子で４．２Ｖ、となった。したがって、本実験に限って言えば、本発明の一態様のｐ型Ｓｉ基板においてＶｆが１Ｖ改善され、すなわち一部構成に係るｐ型Ｓｉ／ＧａＮの異種接合を有する素子において、異種接合部においてＶｆが低減することがわかる。
【０１１８】
このように、本実験によれば、従来よりＶｆの低い窒化物半導体素子が得られる。また、窒化物半導体層とＳｉ層・領域２０１１との接合部ではＩ−Ｖ特性が略線形となり、良好なオーミック特性が得られていると考えられる。なお、ここで「略線形」とは、Ｉ−Ｖ特性が厳密に線形である場合はもちろんのこと、厳密に線形でない場合も含むという意味である。
【０１１９】
（Ｓｉ側接合部２０２０近傍領域、第１導電型領域２１１０）
以上説明したように、本発明のＳｉ／ＧａＮ異種接合部２０２０においては、その接合部近傍において、Ｓｉ半導体側をｐ型不純物含有若しくはｐ型層・領域、窒化物半導体側をｎ型不純物含有若しくはｎ型窒化物半導体層（領域）とすることが、好ましい。
【０１２０】
本発明の素子構造の一実施形態においては、少なくとも、第１導電型領域を有することで、該第１導電型領域にＳｉ／ＧａＮ異種接合部を有する構造である。第１導電型領域の上に、それとは異なる導電型の第２導電型領域を附加的に有する素子構造とすることもできる。具体的には、図８，９に示すように、第１導電型領域２１１０（ｎ型窒化物半導体）とその上の第２導電型領域２１２０（ｐ型窒化物半導体）を有する構造である。別の観点では、異種接合部２０２０より上に窒化物半導体の積層構造２１４０が設けられ、異種接合部側の窒化物半導体２０２１が第１導電型領域の一部に割り当てられ、異種接合部側のＳｉ層・領域２０１１とで第１導電型領域が形成される。
【０１２１】
このように、異種接合部２０２０を有した第１導電型領域が素子構造に設けられる場合には、図１０〜１２の不純物分布図（ｃ−１）、（ｄ−１）に示すように、窒化物半導体のｎ型不純物の分布は、様々な形態を取りうるが、基本的な構成として、異種接合部２０２０に近い近傍領域で高濃度、それより離れた領域で低濃度の構造となっている。これは、上述した高濃度のｎ型窒化物半導体による異種接合部形成が、その異種接合界面の電荷移動が良好となる傾向に有る点と、他方、高濃度ドープと異種表面からのＧａＮ系半導体成長による結晶性悪化があるため、異種接合部の近傍領域より上の窒化物半導体の積層構造２１４０領域では、低濃度として、結晶性回復、向上をさせることが重要となる。特に、活性層、第２導電型領域など、素子構造の他の導電型領域、能動領域、特に発光素子にあっては発光再結合領域となる活性層の結晶性が、素子特性を決定する重要な要因となるためである。また、図１２（ｄ−２）のようなｎ型不純物分布２０８０の場合には、近傍部の高濃度領域と、それより低濃度領域を有して、該低濃度領域内で濃度分布がある例を示しているが、導電性、素子の順方向電圧の上昇などを考慮して、部分的に高い濃度でドープされる形態を示している。この場合は、少なくとも膜厚平均濃度より高濃度の近傍部を形成することが好ましい。
【０１２２】
（Ｓｉ半導体領域）
本発明の素子構造において、Ｓｉ層・領域１１は、図８，９に示すように、様々な機能、特に電荷の移動方向、で、用いることができる。分類すると、図８、９Ｂに示すように、Ｓｉ層・領域２０１１及びＳｉ基板２０１０若しくはＳｉ基板２０１０の一部領域、図９Ｂの点線部２１３０、２１４０で示すような領域、が共に能動領域、すなわち第１導電型領域内に設けられる形態と、図９Ａに示すように、Ｓｉ層・領域２０１１若しくはその一部領域、例えば窒化物半導体の積層構造２１４０側の表層側領域２０１１ａが、能動領域、すなわち第１導電型領域内に設けられる構造がある。
【０１２３】
後者の場合には、能動領域外の一部Ｓｉ層・領域２０１１ｂ（深層側）及び／又はＳｉ基板は、導電性又は導電型が特に問われず、例えば図９Ａの基板１０に示すように、ｐ型２０１０ａ、ｎ型２０１０ｂ、非導電性若しくはｉ型２０１０ｃのいずれも可能である。Ｓｉ半導体領域の具体的な濃度分布としては、図１０〜１２の分布図（ｂ−２）、（ｃ−２）、（ｄ−２）に示すように、Ｓｉ層・領域２０１１と同一導電型の基板の例２０６０、２０７０（図１２）、２０６２（図１２）の例で観るように、元のＳｉ基板２０３０、２０４０がｐ型不純物含有若しくはｐ型であると、Ｓｉ層・領域２０１１の形成時、形成後の熱拡散において、拡散する先が有る程度の濃度があるため、拡散性が低くなり、Ｓｉ層・領域２０１１を高濃度に保つことができる。すなわち、ｐ型Ｓｉ基板の高濃度化を実現して、良好なＳｉ／ＧａＮ異種接合部に大きく寄与することができる。
【０１２４】
他方、前者の導電性、例えば逆導電型、非導電性とする場合は、図１０〜１２の濃度分布２０７２（図１０、非導電性）、２０６５（図１１、逆導電型のｎ型基板）に観るように、基板の深さ方向に、Ｓｉ層・領域２０１１のｐ型不純物の分布が急激な変化を示す基板及びＳｉ層・領域２０１１が形成されることになる。このような急峻な濃度分布を利用する素子としては、基板裏面側と素子構造２１４０側との絶縁性を高めた素子、例えば実装面を、基板裏面側として、実装面と素子とを絶縁するような形態において有利となる。また、Ｓｉ層・領域２０１１において、図９Ａに示すように、横方向への電荷の移動領域となる素子構造の場合に、電荷移動領域、引いては能動領域の深さを好適に制御することができる。また、Ｓｉ基板２０１０とＳｉ層・領域２０１１のＳｉ半導体内でｐ型、ｎ型の領域が形成できるため、従来例に観られるように、Ｓｉ半導体の様々な素子でもって回路構造を形成することもできる。他方、非導電性、すなわち、Ｓｉ層・領域１１より（導電型を問わず、Ｓｉ中の不純物濃度として）低濃度、好ましくは無添加のＳｉ基板を用いると、その上のＳｉ層成長、Ｓｉ領域の形成において、基板の不純物量が小さいため、結晶性を高くすることができる。
【０１２５】
（第２導電型領域）
第２導電型領域としては、主に、第１導電型領域と異なる導電型の窒化物半導体で形成され、具体的にはｐ型領域として形成される。
【０１２６】
以上説明した第１導電型領域、第２導電型領域に限らず、積層構造２１４０内若しくは外部に附加的に、別の導電型領域、例えば従来例に観るようなトンネル接合部を窒化物半導体の積層構造２１４０内に設ける構造、などを設けることもできる。
【０１２７】
〔窒化物半導体積層構造２１４０〕
図８、９に示す発光素子構造を例に、以下各半導体層を具体的に説明する。
【０１２８】
（ｎ型窒化物半導体層２０２１）
ｎ型窒化物半導体層２０２１は、たとえば、単層でも複数の層でもよいが、結晶欠陥の少ない窒化物半導体層２０２１を得るために、ＧａＮ又は混晶比ｆが０．２以下のＡｌ_ｆＧａ_１−ｆＮとすることが好ましい。また、ｎ型窒化物半導体層２０２１の膜厚は、結晶性、特にＳｉ基板上への異種基板成長であるためクラック発生、抵抗値、素子の順方向電圧（Ｖｆ）を考慮して、好ましくは０．１μｍ以上５μｍ以下とすることで、Ｖｆの低い窒化物半導体素子を得ることができる。また０．３μｍ以上１μｍ以下とすることがさらに好ましく、０．３μｍ以上とすることで、ｎ型層２０２１の結晶性が良く、その上の活性層２０２２、ｐ型層２０２３が得られ、また１μｍ以下とすることで窒化物半導体素子構造にクラックが発生しにくくなり、歩留まりが向上する傾向にある。ｎ型層には、ｎ側クラッド層のキャリア閉込めなど様々な素子機能層などの層を設けることで発光素子特性が高くなり好ましいが、その層と基板若しくは層・領域２０１１との間に、バッファ層、下地層を設けることが好ましく、厚く結晶成長させて好適に結晶性を高めるＧａＮ層を一部、周期構造の一部として下地層を設けることが好ましく、Ｓｉ基板からｎ型窒化物半導体層に最も好適に電子が注入されるようになる。
【０１２９】
また、ｎ型層とｐ型層との間に、活性層を設けるダブルへテロ接合の窒化物半導体素子構造を有する場合には、ｎ側クラッド層として、活性層よりもバンドギャップエネルギーの大きい層をｎ型層２０２２中の活性層側に有することが好ましい。
【０１３０】
さらに好ましくはｎ側クラッド層よりもＳｉ基板側の下地層として、ＡｌＮとＡｌ_ａＧａ_１−ａＮ（０≦ａ＜１）とを繰り返し積層した多層膜やを設けると、ＳｉとＧａＮ系半導体との格子定数差、成長工程時の熱膨張係数差などによる応力を緩和することができ、その上の窒化物半導体層を結晶性よく得ることができる。
【０１３１】
なお、バッファ層（図示せず）をＳｉ層・領域２０１１表面、即ちＧａＮ系半導体の成長初期に備えることで、Ｓｉ／ＧａＮ異種間の格子不整合を緩和させて結晶性を良くすることができる。組成として好ましくは、ＡｌａＧａ１−ａＮ（０≦ａ≦１）、より好ましくはＡｌＮを用いる。膜厚としては、好ましくは０．２５ｎｍ以上（１原子層以上）１０ｎｍ未満とする。０．２５ｎｍ以上とすることで、バッファ層として好適に機能し、１０ｎｍ未満とすることで、Ｓｉ基板とｎ型窒化物半導体層との間の電気的特性がバッファ層無しの素子と同等に維持しできる。
【０１３２】
これらバッファ層、下地層は、ｐ型層が基板側に設けられる場合には、ｐ型層に設けられる。
【０１３３】
本発明におけるｎ型窒化物半導体層２０２１、特にｐ型Ｓｉ１１のＳｉ／ＧａＮ接合部２０２０近傍のｎ型層の電子濃度として好ましくは、略２×１０^１８ｃｍ^−３以上略１×１０^２０ｃｍ^−３以下とする。このとき、不純物濃度として、好ましくは略２×１０^１８ｃｍ^−３以上略１×１０^２１ｃｍ^−３以下とする。このようにした場合、ｎ型窒化物半導体層２０２１、特にｐ型Ｓｉ２０１１のＳｉ／ＧａＮ接合部２０２０近傍において多数の電子が発生し、ｎ型窒化物半導体層２０２１の能動領域のフェルミ準位が伝導帯中に存在するものと考えられる。また、Ｓｉ層・領域２０１１の能動領域と窒化物半導体層２０２１の能動領域との間における空乏層が薄くなるものと考えられる。その結果、より多数の電子が、Ｓｉ層・領域２０１１の価電子帯からｎ型窒化物半導体層２０２１の伝導帯に注入されることとなり、順方向電圧（Ｖｆ）をより低くすることが可能になるものと考えられる。
【０１３４】
（活性層２０２２）
活性層２０２２には、単一量子井戸構造や多重量子井戸構造を用いることができ、Ｉｎ及びＧａを含有する窒化物半導体、好ましくは、Ｉｎ_ａＧａ_１−ａＮ（０≦ａ＜１）で形成される。多重量子井戸構造を用いる場合には、活性層５が障壁層および井戸層を有することとなるが、障壁層は例えばアンドープＧａＮとし、井戸層は例えばアンドープＩｎ_０．３５Ｇａ_０．６５Ｎとすることができる。また、活性層全体の膜厚はとくに限定されるものではなく、発光波長等を考慮して、障壁層及び井戸層の各積層数や積層順を調整し活性層の各膜厚を設定することができる。
【０１３５】
（ｐ型窒化物半導体層２０２３）
ｐ型窒化物半導体層２０２３は、単層でも複数の層でもよいが、ｎ型窒化物半導体層とｐ型窒化物半導体層との間に、活性層を設けるダブルへテロ接合の窒化物半導体素子構造を有する場合には、ｐ側クラッド層として、活性層よりもバンドギャップエネルギーの大きいｐ型層が少なくともあればよく、機能的に説明するとｎ型窒化物半導体層側からの電子のオーバーフローを防ぎ、活性層での発光再結合の確率を高める層が少なくともあればよい。
また好ましくは、Ｓｉ基板２０１０側から順に、ｐ型クラッド層（図示せず）と正電極が形成されるｐ型コンタクト層（図示せず）とを有する。
【０１３６】
ｐ型クラッド層は、多層膜構造（超格子構造）または単一膜構造である。ｐ型クラッド層を超格子構造とすると、結晶性を良くでき、抵抗率を低くできるので、順方向電圧（Ｖｆ）を低くすることができる。ｐ型クラッド層にドープされるｐ型不純物としては、Ｍｇ、Ｚｎ、Ｃａ、Ｂｅ等の周期律表第ＩＩＡ族、ＩＩＢ族元素を選択し、好ましくはＭｇ、Ｃａ等をｐ型不純物とする。また、ｐ型不純物ドープのｐ型クラッド層が、ｐ型不純物を含むＡｌ_ｔＧａ_１−ｔＮ（０≦ｔ≦１）よりなる単一層からなる場合は、やや発光出力が低下するが、静電耐圧は超格子の場合とほぼ同等の良好なものにできる。
【０１３７】
ｐ型コンタクト層は、組成として好ましくは３元混晶の窒化物半導体、より好ましくはＩｎ、Ａｌを含まない二元混晶のＧａＮからなる窒化物半導体とする。更にｐ型コンタクト層をＩｎ、Ａｌを含まない２元混晶とすると、正電極とのオーミック接触をより良好にでき、発光効率を向上させることができる。ｐ型コンタクト層のｐ型不純物としては、ｐ型クラッド層と同様の種々のｐ型不純物を用いることができるが、好ましくはＭｇとする。ｐ型コンタクト層にドープするｐ型不純物をＭｇとすると、窒化物半導体層としてのｐ型特性が容易に得られ、またオーミック接触を容易に形成することができる。
【０１３８】
なお、本発明の第３の実施の形態として、上記したＳｉ基板は、第１の領域において、前記第１３族元素の濃度が窒化物半導体層から離れるにつれて増加し、さらに離れるにつれて減少してなるようにすることができる。Ｓｉ基板はイオン注入により好適に窒化物半導体素子構造に電子を供給する窒化物半導体素子を得ているが、このイオン注入は、Ｓｉ基板の窒化物半導体と接する面（窒化物半導体素子構造との界面）ではなく、面から離れた位置を狙って注入することが好ましい。接する面を狙って注入し、接する面（界面）で周期律表の第１３族元素の濃度が最も高くなると、結晶性のよい窒化物半導体素子構造が形成できず、素子構造自体の特性が低下し、Ｖｆの低い窒化物半導体素子を得ることができない傾向にある。ここで面から離れた位置は、窒化物半導体を有する側のＳｉ基板の表面から深さ方向に１００ｎｍ以上であることが好ましい。
これに対し、窒化物半導体素子構造と接する面から離れた位置にイオン注入すると、注入する元素は広がりを持ってＳｉ基板に含まれるようになり、その濃度プロファイルの裾が窒化物半導体素子構造と接する面に位置するようになり、その面において、好ましいｐ型のＳｉとなると共に、窒化物半導体素子構造が結晶性よく得られ、Ｖｆの低い窒化物半導体素子が得られるようになる。つまりＳｉ基板は、前記第１３族元素の濃度が窒化物半導体層から離れるにつれて増加してなること、さらには第１３族元素の濃度が窒化物半導体層から離れるにつれて増加し、さらに離れるにつれて減少してなることが好ましい。
さらに、イオン注入後に加熱処理することが好ましく、加熱処理することで、注入された第１３族元素はＳｉ内で拡散し、濃度プロファイルで高い濃度から低い濃度へと移動するようになる。
またイオン注入を用いることで、Ａｌを容易にドーピングすることができるとともに、本実施の形態に示す濃度プロファイルが得られやすい傾向にある。
【０１３９】
また、本発明の第４の実施の形態として、前記Ｓｉ基板と前記窒化物半導体層との間に緩衝領域を備え、前記Ｓｉ基板の表面に第１結晶領域と第２結晶領域とを備え、前記第１結晶領域は、ＡｌとＳｉとを含む第１結晶を有し、前記第２結晶領域は、Ｓｉを含むＧａＮ系半導体を含む第２結晶を有している、とすることができる。ＡｌとＳｉとを含む第１結晶を有する第１結晶領域と、Ｓｉを含むＧａＮ系半導体を含む第２結晶領域と、をＳｉ基板の表面に分布させることにより、結晶性のよい窒化物半導体層をＳｉ基板の上に形成することができる。
ここで、前記第１結晶領域は、ＡｌおよびＳｉを含み、これらＡｌおよびＳｉの少なくとも一方の窒化物を含む第１結晶を有することが好ましく、より具体的には、第１結晶は、Ａｌ、Ｓｉを含んだ結晶体、Ｓｉを含んだＡｌＮからなる結晶体、Ａｌを含んだＳｉＮからなる結晶体、ＳｉＡｌＮからなる結晶体などを有するとすることができる。ＡｌおよびＳｉを含み、少なくとも一方の窒化物を含む第１結晶を有する第１結晶領域と、Ｓｉを含むＧａＮ系半導体を含む第２結晶を有している第２結晶領域と、をＳｉ基板の表面に分布させることにより、結晶性のよい窒化物半導体層をＳｉ基板の上に形成することができる。
また、前記Ｓｉ基板の表面の前記第１結晶を層状に有し、前記第１結晶の上に前記第２結晶を有することが好ましい。Ｓｉ基板の表面に、第１結晶領域を層状に形成し、この第１結晶領域の上に第２結晶領域を形成し、この第２結晶領域の上に窒化物半導体層を形成することができる。
また、前記Ｓｉ基板の表面において、前記第１結晶領域および前記第２結晶領域のうちの一方が島状であり、この島状である一方が他方に囲まれている、とすることが好ましい。Ｓｉ基板の表面に、第１結晶領域と第２結晶領域とが隣接して共存することになるため、Ｓｉ基板の上にある膜が、キャリアの注入・移動に適した結晶構造となり、Ｓｉ基板の上に窒化物半導体層を好適に形成できる。
また、前記第２結晶領域は、前記Ｓｉ基板の表面から形成された部分と前記第１結晶領域の表面から形成された部分とで第２結晶の結晶方位が異なることが好ましい。第２結晶の結晶方位を、Ｓｉ基板の表面から形成された部分と第１結晶の表面から形成された部分とで異ならしめることにより、Ｓｉ基板の上に結晶性のよい窒化物半導体層を形成することができる。
また、前記Ｓｉ基板の表面から形成された部分の第２結晶の結晶方位が（１１１）であり、前記第１結晶領域の表面から形成された部分の第２結晶の結晶方位が（０００１）である、ことが好ましい。第２結晶領域について、Ｓｉ基板の表面から形成された部分の第２結晶の結晶方位を（１１１）とし、第１結晶領域の表面から形成された部分の第２結晶の結晶方位を（０００１）とすることにより、Ｓｉ基板の上に結晶性のよい窒化物半導体層を形成することができる。
また、前記第１結晶領域が前記第２結晶領域に覆われている、ことが好ましい。Ｓｉ基板の上に形成される窒化物半導体層の結晶性を良好にすることができる。
また、第２結晶は、Ｓｉを含むＧａＮからなることが好ましい。
なお、Ｓｉ基板１の導電型を特に限定されないが、Ｓｉ基板１の少なくとも表面の導電型をｐ型とすれば、Ｓｉ基板１と窒化物半導体層との間でキャリアの注入をより良好に行うことができ、ｎ型のＳｉ基板よりも効率よく窒化物半導体層にキャリアが注入される。
このような窒化物系半導体素子の形成方法について説明する。
まず、Ｓｉ基板１の上に、Ａｌまたはその原料と、Ｓｉまたはその原料とを導入して、Ｓｉ基板の上に結晶（第１結晶）を形成する（第１工程）。この結晶（第１結晶）は、層状に形成したり、島状に形成したりできる。このようにすれば、Ｓｉ基板１の上に形成される窒化物半導体層の結晶性を向上させることができる。
次ぎに、層状に形成された結晶（第１結晶）の上に、または、島状に形成された結晶（第１結晶）を覆うように、ＧａＮ系窒化物半導体の結晶（第２結晶）を形成する（第２工程）。なお、第１結晶は、島状ではなく、上記した逆島状としてもよい。この場合は、第１結晶が、島を逆さまにしたような窪みを有する層状に形成され、第２結晶が、この窪みから形成されていくこととなる。なお、ＧａＮ系窒化物半導体の結晶（第２結晶）と第１結晶との間において、ＧａＮ系窒化物半導体の結晶が、Ａｌを含むＧａＮ系窒化物半導体である場合を含むが、この場合、第１結晶領域の方が第２結晶領域よりもＡｌ濃度が高いことが、窒化物半導体層の結晶性をより向上させることができ好ましい。
【０１４０】
また、第５の実施の形態として、前記Ｓｉ基板と前記窒化物半導体層との間に緩衝領域を備え、前記緩衝領域は、基板側の第１の領域と、前記第１の領域よりも前記Ｓｉ基板から離れた第２の領域を有し、前記第１の領域及び前記第２の領域は、窒化物半導体からなる第１の層と、前記第１の層よりも膜厚が小さくかつ前記第１の層と組成が異なる窒化物半導体からなる第２の層と、を交互に積層した多層膜構造をそれぞれ有し、前記第１の領域が有する第１の層の膜厚は、前記第２の領域が有する第１の層の膜厚よりも大きい、とすることができる。
Ｓｉ基板との格子定数差が大きい層（第２の層）が、Ｓｉ基板との格子定数差が小さい層（第１の層）よりも薄膜で形成される。第１の層は、窒化物半導体であるため、Ｓｉ基板に対して格子定数が小さい。つまり、Ｓｉ基板に窒化物半導体層を形成すると、格子定数に差があるので、Ｓｉ基板と窒化物半導体層との界面にはそれぞれ圧縮応力と引張応力が働く。詳しくは、Ｓｉ基板に窒化物半導体からなる第１の層を形成すると、格子定数が大きいＳｉ基板には、圧縮応力が働くのに対し、格子定数の小さい第１の層には引張応力が働く。第１の層に引張応力が働くので、この第１の層を成長し続けると、その成長面において、クラックが発生してしまう。またこのクラックの発生は、さらに窒化物半導体層を成長することを困難にしてしまう。ここに、Ｓｉ基板に対する格子定数差が、第１の層よりも大きい窒化物半導体からなる第２の層を薄膜で形成すると、第１の層と第２の層との界面において、第２の層には引張応力が、第１の層には圧縮応力が働く。つまり、引張応力を持ち続ける第１の層の成長面に圧縮応力が働くことから、クラックの発生を抑えることができる。つまりクラックの発生を抑えながら第１の層を形成することができ、第１の層と第２の層とを交互に積層した多層膜構造とすることで、クラックを抑えた窒化物半導体からなる緩衝領域を得ることが可能となる。
さらに、Ｓｉ基板上に、第１の層と第２の層とのクラックの発生を抑えた第１の領域の上に、第１の層と第２の層とを交互に積層した第２の領域を形成することで、結晶性のよい窒化物半導体層を形成することが可能となる。ここで第１２の発明によれば、第１の領域が有する第１の層の膜厚は、第２の領域が有する第１の層の膜厚よりも大きい、つまり、第２の領域が有する第１の層の膜厚は第１の領域が有する第１の層の膜厚よりも薄い層とする。これにより、結晶性のよい窒化物半導体層を得ることができる。この第２の領域は、第１の領域の上にあることで、その機能を発揮する。例えば、同様の膜厚で第２の領域をＳｉ基板上に直接形成しても、結晶性のよい窒化物半導体層は得られない。つまり、第２の領域は、Ｓｉ基板上でかつ、クラックの発生を抑えた膜上に形成することで、その効果を発揮することができる。
以上から、第５の実施の形態によれば、結晶性のよい窒化物半導体層を得ることが可能となる。
ここで、前記緩衝領域における前記第２の層は膜厚が略同一であることが好ましい。第２の層の膜厚が略同一とされるため、多層膜の周期性や膜厚比変化などの設計が容易となる。
また、前記第１の層は、Ａｌを含み、前記第２の層よりもＡｌ混晶比が小さいことが好ましい。多層膜においては、これを構成する２種の層の組成比の差を大きく取らないと、各組成特有の結晶的性質、機械的性質の差が小さくなり、双方の組成の性質を引き出して結晶成長を果たす目的が達しにくいところ、上記のようにすれば、第１の層のＡｌ混晶比が第２の層よりも小さいとされるため、第１の層及び第２の層の双方の性質を引き出して、結晶成長を果たすことができる。
また、前記第１の層は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦０．５）であり、前記第２の層は、Ａｌ_ｙＧａ_１−ｙＮ（０．５＜ｙ≦１）であり、（ｙ−ｘ）＞０．５である、とすることが好ましい。第１の層がＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦０．５）とされ、第２の層がＡｌ_ｙＧａ_１−ｙＮ（０．５＜ｙ≦１）とされ、さらに（ｙ−ｘ）＞０．５とされるため、この２種の層の組成比の差を大きくすることができ、クラックを抑える層として十分に機能を発揮する。
また、前記第１の層は窒化物半導体のｎ型不純物を含むことが好ましい。第１の層に窒化物半導体のｎ型不純物が含まれることで、緩衝領域を好適な電荷移動層とできる。また、Ｓｉ基板と多層膜との界面では、バンド構造の違いに起因するバンド不連続が生ずるため、その界面に電位障壁が形成される。そこで、緩衝領域の第１の層に窒化物半導体のｎ型不純物を含ませることで、電位障壁の厚みが薄くなり、Ｖ_ｆの低減が図れる。特に第１の層がｎ型不純物を含むことで、Ｖ_ｆの低減が効果的となる。
また、前記緩衝領域は、前記Ｓｉ基板側が前記窒化物半導体層側よりも窒化物半導体のｎ型不純物を多く含むことが好ましい。多層膜構造の第１の層がｎ型不純物を含むことで、Ｖｆが低減されるが、この効果は、Ｓｉ基板と多層膜との界面に生じる電位障壁によるものであることから、ｎ型不純物を含む層は、Ｓｉ基板側の第１の層であることが好ましく、逆にＳｉ基板側と反対の窒化物半導体層側では顕著な効果は得られにくい。また結晶性の観点からすると、ｎ型不純物を含むことは、多層膜構造上の窒化物半導体層の結晶性を低下させることになる。そこで、Ｓｉ基板側に対して、窒化物半導体層側のｎ型不純物を少なくすることで、Ｖｆの低減に加えて、結晶性のよい窒化物半導体層を得ることができる。さらには、Ｓｉ基板側に最も近い第１の層を、他の第１の層に対してｎ型不純物を多く含むことで、Ｓｉ基板と多層膜構造との間での電位障壁の厚みを薄くし、結晶性の低下をおさえ、好適な電荷移動層とできる。
上記のようにすれば、Ｓｉ基板の上に形成される窒化物半導体層の結晶性と導電性とをともに向上させることができる。
第５の実施の形態においては、引張応力を持ち続ける第１の層の成長面に圧縮応力が働くことから、クラックの発生を抑えることができる。つまりクラックの発生を抑えながら第１の層を形成することができ、第１の層と第２の層とを交互に積層した多層膜構造とすることで、クラックを抑えた窒化物半導体からなる緩衝領域を得ることが可能となる。
さらに、Ｓｉ基板上に、第１の層と第２の層とのクラックの発生を抑えた第１の領域の上に、第１の層と第２の層とを交互に積層した第２の領域を形成することで、結晶性のよい窒化物半導体層を形成することが可能となる。ここで第２の実施の形態によれば、第１の領域が有する第１の層の膜厚は、第２の領域が有する第１の層の膜厚よりも大きい、つまり、第２の領域が有する第１の層の膜厚は第１の領域が有する第１の層の膜厚よりも薄い層とする。これにより、結晶性のよい窒化物半導体層を得ることができる。この第２の領域は、第１の領域の上にあることで、その機能を発揮する。
また、これらの第５の実施の形態を実現する第１の層と第２の層の好ましい膜厚は次のとおりである。第１の層は、５ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上４０ｎｍ以下、第２の層は第１の層よりも薄くかつ、１ｎｍ以上１０ｎｍ以下、さらに好ましくは１ｎｍ以上５ｎｍ以下である。
【０１４１】
また、本発明の第６の実施の形態として、窒化物系半導体素子において、Ｓｉ基板を有するＳｉ半導体の保護素子部と、該基板上に、窒化物半導体層が積層された発光素子構造部と、を有し、該保護素子部と発光素子構造部の接合部が、ｐ型Ｓｉ半導体とｎ型窒化物半導体層とで形成されていることが好ましい。
ここで、第６の実施の形態に係る窒化物系半導体素子においては、三端子素子であり、該三端子が、前記発光構造部のｐ，ｎ電極と、前記基板の前記発光素子構造部が設けられた主面に対向する主面に設けられた保護素子部のｎ電極であることが好ましい。
また、第６の実施の形態ににおいては、前記基板の前記発光素子構造部が設けられた主面に設けられたｎ電極と発光構造部のｐ電極とが接続されるように窒化物系半導体素子に配線が設けられた内部回路を有することが好ましい。
また、第６の実施の形態に係る窒化物系半導体素子は、二端子素子であり、該二端子が、前記発光構造部のｎ電極と、発光構造部が設けられた基板主面に対向する主面に設けられた保護素子部のｎ電極であることが好ましい。
第６の実施の形態の一態様としては、従来の面内で集積する回路構造ではなく、発光素子部と保護素子部とを縦型に積層し、重層された集積素子としている。このように発光素子部と保護素子部とを積層した素子とすることで、チップ面積に対する発光層の面積、引いては発光素子部の面積を大きく取ることができる。
例えば図１６〜１８に見るように、Ｓｉ基板上に積層された窒化物半導体の発光素子部と、Ｓｉの保護素子とが、ｎ型窒化物半導体とｐ−Ｓｉとで接合された半導体素子であることで、該ｎ−ＧａＮ／ｐ−Ｓｉ界面において、従来よりも小さな電圧にて電流を流すことができ、各素子、すなわち、ＬＥＤの駆動、保護素子の駆動が好適になされ、各素子の特性が向上する。
Ｓｉ基板側にＳｉ半導体の保護素子部を、さらにその基板上に窒化物半導体の発光素子部を重層した積層構造体とすることで、発光素子部の発光を遮らずに、発光特性を損なわずに、発光素子部の保護を可能とする半導体素子とできる。
また、保護素子部と発光素子部との接合部がｐ−Ｓｉとｎ型窒化物半導体であることで、その接合部におけるバンド障壁の問題を解決でき、電荷・電流が接合部を好適に移動することで、各素子の動作機能が向上する。
発光素子部の共通電極６０２５の形成位置は、図１６、図１７Ａ，Ｂに示すように、様々な形態が可能である。図１６では、発光素子部の一方の導電型領域（ここでは、ｎ型層）に共通電極を設けることで、異種接合部３０２０は該電極３０２５より基板側、すなわち保護素子部３１１０に設けられ、この接合部３０２０、すなわち保護素子部駆動時でトンネル接合となる。
第６の実施の形態に係る窒化物系半導体素子においては、保護素子部と発光素子部とを逆並列に接続する際に、その接続の一方を半導体素子構造中に設けた構造を有している。図１９に示すように、発光素子部の一方の電極（ここではｐ電極の上に設けられたパッド電極３０２７）と、基板の発光素子部側に露出され設けられた電極形成面の電極とを、図１９Ｂに示すように、配線３０４０により接続している。このように半導体素子構造内で、逆並列の一方の接続を担うことで、基板電極を実装面側とすれば、実装面での接続と、発光素子部の電極へのワイヤー接続により、駆動可能な半導体素子とでき、１本ワイヤーの実装・駆動が可能となり、ワイヤー本数を減らせ、半導体素子が搭載された発光装置において、封止部材の熱膨張などが原因で発生するワイヤー切断不良を減らすことができる。また、配線部で発光素子部が覆われることによる遮光作用で、光取り出し効率が減少することが考えられるが、他方発光素子部の電極へのワイヤー接続では、φ５０〜１００μｍのボンディング領域（パッド電極）を必要とし、これによる遮光がある。一方で実施形態４の例では、パッド電極３０２７（電極３０２６）は配線３０４０の接続であるので、ワイヤー接続の場合よりも、小さい面積で形成可能であり、光取り出し効率の大幅な減少にならない傾向にある。
図１６及び図１９Ａには、実施形態１，４の半導体素子構造をわかりやすく説明するための等価回路図が右上に挿入されているが、厳密な等価回路と限定されるものではない。この等価回路図からわかるように、図１６、引いては実施形態においては、逆並列接続回路の一方は半導体素子構造の外部で配線３２００が設けられる必要があるが、図１９の実施形態４では、発光素子構造でその配線３０４０が成された２端子素子となっている。もう一方の端子は、図からわかるように、発光素子部と保護素子部との間から取り出された上記共通電極３０２５であり、逆並列接続の他方が重層型の積層体、すなわち積層界面の異種接合部３０２０で接続された構造となっている。
【実施例１】
【０１４２】
図２０は、第１の実施の形態の一例である実施例１に係る窒化物系半導体素子１００１−１を示す図である。
実施例１では、窒化物系半導体素子１００１−１において、正電極１００７をｐ型窒化物半導体層１００６の反Ｓｉ基板側に設け、負電極１００８をＳｉ基板１００２の反窒化物半導体層側に設けた。正電極１００７と負電極１００８とが対向する面に設けられているため、正電極１００７と負電極１００８とを同一面側に設ける場合と比較して、窒化物系半導体素子１００１を小型化することが可能となる。なお、正電極１００７はｐ型窒化物半導体層１００６の側面にも設けることができ、負電極１００８はＳｉ基板２の側面にも設けることができ、このようにしても、窒化物系半導体素子１００１−１における順方向電圧（Ｖｆ）を低くすることができる。なお、正電極１００７および負電極１００８の材料や大きさは、本発明の構成上、特に限定されるものではないが、例えば正電極１００７としてはＮｉ／Ａｕ、ＩＴＯなどを用いることができ、負電極１００８としてはＷ／Ａｌを用いることができる。
図２０に示す実施例１においては、Ｓｉ基板１００２の全部が能動領域となっており、この能動領域の全部が、その導電型をｐ型とし、上記したホール濃度、ｐ型不純物濃度、抵抗率となっている。
【実施例２】
【０１４３】
図２１は、第１の実施の形態の一例である実施例２に係る窒化物系半導体素子１００１−２を示す図である。
実施例２では、窒化物系半導体素子１００１−２において、正電極１００７をｐ型窒化物半導体層１００６の表面に設け、負電極１００８をＳｉ基板１００２の正電極と対向する面に設けた。正電極１００７と負電極１００８とが対向する面に設けられているため、正電極１００７と負電極１００８とを同一面側に設ける場合と比較して、窒化物系半導体素子１００１−２を小型化することが可能となる。なお、正電極１００７はｐ型窒化物半導体層１００６の側面にも設けることができ、負電極１００８はＳｉ基板１００２の側面にも設けることができ、このようにしても、窒化物系半導体素子１００１−２における順方向電圧（Ｖｆ）を低くすることができる。なお、正電極１００７および負電極１００８の材料や大きさは、本発明の構成上、特に限定されるものではないが、例えば正電極１００７としてはＮｉ／Ａｕ、ＩＴＯ（酸化インジウムスズ）などを用いることができ、負電極１００８としてはＷ／Ａｌを用いることができる。
図２１に示す実施例２においては、Ｓｉ基板１００２の全部（領域♯１および領域♯２）が能動領域となっており、その導電型をｐ型としている。ただし、このうち、領域♯２（能動領域の一部として、ｎ型窒化物半導体層側の領域）は、上記したホール濃度、ｐ型不純物濃度、抵抗率をとっているものの、領域♯１（能動領域の一部として、ｎ型窒化物半導体層側と反対側の領域）は、上記したホール濃度、ｐ型不純物濃度、抵抗率をとっていない。しかし、このような場合であっても、本発明の効果を得ることができ、本発明に含まれる。この実施例２で例として示したように、Ｓｉ基板１００２の全部を能動領域として、この能動領域のうちのｎ型窒化物半導体層に接する領域の一部が上記したホール濃度、ｐ型不純物濃度、抵抗率をとり、能動領域のその他の領域が上記したホール濃度、ｐ型不純物濃度、抵抗率をとらない場合も本発明に含まれる。
【実施例３】
【０１４４】
図２２は、第１の実施の形態の一例である実施例３に係る窒化物系半導体素子１００１−３を示す図である。
実施例３では、窒化物系半導体素子１００１−３において、正電極１００７をｐ型窒化物半導体層１００６の反Ｓｉ基板側に設け、負電極１００８をＳｉ基板１００２の上に設けた。なお、正電極１００７はｐ型窒化物半導体層１００６の側面にも設けることができ、負電極１００８はＳｉ基板１００２の側面にも設けることができ、このようにしても、窒化物系半導体素子１００１−３における順方向電圧（Ｖｆ）を低くすることができる。なお、正電極１００７および負電極１００８の材料や大きさは、本発明の構成上、特に限定されるものではないが、例えば正電極１００７としてはＩＴＯ（酸化インジウムスズ）などを用いることができ、負電極１００８としてはＷ／Ａｌを用いることができる。
図２２に示す実施例３においては、Ｓｉ基板１００２において、領域♯２（Ｓｉ基板１００２の一部）が能動領域となっているが、領域♯１（Ｓｉ基板１００２の一部）は能動領域になっていない。領域♯２（Ｓｉ基板１００２の一部、能動領域）は、その全部について、導電型がｐ型であり、上記したホール濃度、ｐ型不純物濃度、抵抗率をとっている。実施例３では、領域♯１の導電型を特に限定しないが、このような場合であっても、本発明の効果を得ることができ、本発明に含まれる。この実施例３で示したように、Ｓｉ基板１００２の全部を能動領域として、この能動領域のうちのｎ型窒化物半導体層に接する領域の一部が上記したホール濃度、ｐ型不純物濃度、抵抗率をとり、能動領域のその他の領域が上記したホール濃度、ｐ型不純物濃度、抵抗率をとらない場合も本発明に含まれる。
【実施例４】
【０１４５】
図２３は、第１の実施の形態の一例である実施例４に係る窒化物系半導体素子１００１−４を示す図である。
実施例４では、窒化物系半導体素子１００１−４において、正電極１００７をｐ型窒化物半導体層１００６の表面に設け、負電極１００８を正電極１００７と同一面側のｎ型窒化物半導体層１００４の表面に設けた。正電極１００７と負電極１００８とが同一面側に設けられているため、Ｓｉ基板１００２の導電性を考慮する必要がない。なお、正電極１００７はｐ型窒化物半導体層１００６の側面にも設けることができ、負電極１００８はｎ型窒化物半導体層１００４の側面にも設けることができ、このようにしても、窒化物系半導体素子１００１−４における順方向電圧（Ｖｆ）を低くすることができる。なお、正電極１００７および負電極１００８の材料や大きさは、本発明の構成上、特に限定されるものではないが、例えば正電極１００７としてはＮｉ／Ａｕなどを用いることができ、負電極１００８としてはＴｉ／Ｐｔを用いることができる。
図２３に示す実施例４においては、Ｓｉ基板１００２において、領域♯２（Ｓｉ基板１００２の一部）が能動領域となっているが、領域♯１（Ｓｉ基板１００２の一部）は能動領域になっていない。領域♯２（Ｓｉ基板１００２の一部、能動領域）は、その全部について、導電型がｐ型であり、上記したホール濃度、ｐ型不純物濃度、抵抗率をとっている。実施例４では、領域♯１の導電型を特に限定しないが、このような場合であっても、本発明の効果を得ることができ、本発明に含まれる。この実施例４で示したように、Ｓｉ基板１００２の全部を能動領域として、この能動領域のうちのｎ型窒化物半導体層に接する領域の一部が上記したホール濃度、ｐ型不純物濃度、抵抗率をとり、能動領域のその他の領域が上記したホール濃度、ｐ型不純物濃度、抵抗率をとらない場合も本発明に含まれる。
【実施例５】
【０１４６】
実施例１〜実施例４に係る窒化物系半導体素子１００１−１、１００１−２、１００１−３、１００１−４は、たとえば次のようにして製造することができる。
まず、Ｓｉ基板１００２を反応容器内にセットし、水素を流しながら、Ｓｉ基板１００２の温度を上昇させ、Ｓｉ基板１００２のクリーニングを行う。
次に、所定の温度でｎ型窒化物半導体層１００４を成長させる。
次に、障壁＋井戸＋障壁＋井戸・・・・＋障壁の順で障壁層を５層、井戸層を４層、交互に積層して、多重量子井戸構造よりなる活性層５を成長させる。
次に、超格子構造の多層膜よりなるｐ型多層膜クラッド層を成長させる。
次に、ｐ型コンタクト層を成長させる。
次に、温度を室温まで下げ、さらに窒素雰囲気中、Ｓｉ基板１００２を反応容器内においてアニーリングを行い、ｐ型窒化物半導体層１００６をさらに低抵抗化する。
ここで、正電極１００７と負電極１００８を同一面側に設ける場合には、Ｓｉ基板１００２を反応容器から取り出し、最上層のｐ型コンタクト層において、正電極７を形成する位置に所定の形状のＳｉＯ_２マスクを厚さ１μｍで形成し、ＲＩＥ（反応性イオンエッチング）装置でｐ型コンタクト層側からエッチングを行う。そして、形成したＳｉＯ_２マスクの上に更に一部を残してレジスト膜を形成し、ＲＩＥによってＳｉ基板１００２またはｎ型窒化物半導体層１００４における一部の表面を露出させる。
次ぎに、最上層にあるｐ型コンタクト層のほぼ全面に透光性電極として、膜厚３００ｎｍのＩＴＯからなる正電極１００７と、その正電極１００７の上にボンディング用のＡｕよりなるパッド電極（図示せず）を０．５μｍの膜厚で形成する。一方、正電極と同一面側のＳｉ基板１００２の表面に（またはエッチングにより露出させたＳｉ基板１００２ないしはｎ型窒化物半導体層１００４の表面）にはＷとＡｌを含む負電極１００８を形成する。
以上のようにして形成したＳｉ基板１００２を研磨してチップ化すれば、窒化物系半導体素子１００１−１、１００１−２、１００１−３、１００１−４を得ることができる。
このようにして得た窒化物半導体素子１００１−１、１００１−２、１００１−３、１００１−４を、リードフレーム（図示せず）などにマウントしてボンディングした後、封止部材（図示せず）で封止する。ここで、封止部材としては、所望の波長の光を透過させる透光性樹脂が用いられ、たとえば、エポキシ樹脂やＳｉ樹脂やアクリル樹脂などが適している。なお、封止部材には、光を拡散させる光拡散材や、窒化物系半導体素子１００１−１，１００１−２、１００１−３、１００１−４からの光によって励起されてその波長よりも長波長の光が発光可能な蛍光物質などを混入させてもよい。封止部材の形状は、任意に設計することができ、たとえば半円柱状や直線状などとすることができる。
【実施例６】
【０１４７】
本発明の第２の実施の形態の一例である実施例６について説明する。
２ｉｎｃｈφのｐ型Ｓｉ基板２０１０（キャリア濃度８×１０^１８／ｃｍ^３、Ｂ［ボロン］ドープ）を用意して、ＭＯＶＰＥ装置の炉内に搬送して、キャリアガスＨ_２の水素雰囲気下でサーマルクリーニング処理（１１５０℃）した後、温度８００℃でｐ型不純物（ここでは硼素）源ガスのＴＥＢを供給して（２０ｓｃｃｍ，５分）、水素の還元雰囲気下で、硼素を堆積させた後、ＴＥＢの供給を停止して、水素雰囲気下で温度１０８０℃、５分間保持して熱拡散処理とする。ここではＴＥＢを用いたが熱ＣＶＤにより気相拡散させる手段も好適に用いることができる。
【０１４８】
このようにして得られるＳｉ基板は、その表面領域において、ｐ型不純物（ここでは硼素）濃度が２×１０^２０／ｃｍ^３程度まで上昇させることができる。
【０１４９】
熱拡散処理に続いて、同一炉内で連続させて、以下の窒化物半導体層を積層する反応処理を実施して、積層構造２１４０を形成する。
【０１５０】
ＳｉドープＧａＮのｎ型層２０２１（コンタクト層）、ＩｎＧａＮ／ＧａＮの複数ペア積層した多重量子井戸構造の活性層２０２２、ＭｇドープＧａＮのｐ型層２０２３（コンタクト層）などを積層する。ここで、ｎ型層とｐ型層の各コンタクト層と活性層の間（ｎ型層内、ｐ型層内）にクラッド層、介在層などを設けても良い。また、上述したように、Ｓｉ基板と窒化物半導体と、特に活性層と、の間で、下地層、介在層を設けることができる。
【０１５１】
このようにして、図８に示すように、Ｓｉ基板２０１０（ｐ型Ｓｉ基板２０１０ａ）に、その表面側にｐ^＋領域２０１１を有する基板を、発光素子２１００の第１導電型領域２１１０の一部として設け、その基板表面に、ＧａＮ系半導体積層構造２１４０として発光素子２１００の第１導電型領域２１１０の一部となるｎ型層２０２１、活性層２０２２、ｐ型層２０２３（第２導電型領域２１２０）を積層した構造が形成された積層構造体２１３０が得られる。このとき、ｐ^＋型領域２０１１のｐ型不純物濃度分布は、図１０（ｃ−２）に模式的に示すように、窒化物半導体の積層構造２１４０形成により更に拡散されることで、分布が変化してより深い領域の高濃度化がなされ、表面領域の濃度も３〜１０×１０^１９／ｃｍ^３程度に低下していると考えられる。
【０１５２】
続いて、ｐ型層２０２３表面に正電極２０２６（透光性電極、例えばＩＴＯ）、Ｓｉ基板１０の裏面に負電極２０１５（例えばＷ／Ａｌ）を形成して、半導体素子（発光素子）２１００が得られる。図示しないが正電極２０２６の上にワイヤーボンディング用のパッド電極（例えばＣｒ／Ａｕ）を設ける。
【０１５３】
ここで、ｐ型窒化物半導体層用の電極の材料としては、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｏｓ、Ｉｒ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｏ、Ｆｅ、Ｍｎ、Ｍｏ、Ｃｒ、Ｗ、Ｌａ、Ｃｕ、Ａｇ、Ｙよりなる群から選択された少なくとも一種を含む金属、合金、積層構造、さらには、それらの化合物、例えば、導電性の酸化物などがあり、導電性の金属酸化物（酸化物半導体）としては、錫をドーピングした厚さ５ｎｍ〜１０μｍの酸化インジウム（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ；ＩＴＯ）、ＺｎＯ、Ｉｎ_２Ｏ_３、またはＳｎＯ_２、若しくはそれらにＧａなどの窒化物半導体のＩＩＩ族元素などをドーピングしたものなどが挙げられ、透光性を有する電極として好適に用いられる。酸化物半導体材料の場合には、各導電型層２０２１，２０２３とその電極２０２５、２０２６（図９）との中間的な機能を有する形態となり、導電型層２０２１，２０２３と金属酸化物の導電性を同じとしてもよく、異なる導電型の酸化物半導体層を電極とする場合には、積層構造２１４０との間に何らかの介在層（逆導電型層、酸化物半導体、金属層）を更に介して使用してもよく、また電流拡散導体として機能することからも、第１導電型領域２０２１側の拡散導体として、このような半導体層、電極材料を用いても良い。また、後の実施例のようにｎ型層（第１導電型領域２１２０）２０２１に電極を設ける場合にも正電極と同様に透光性の電極材料を用いることができる。
【０１５４】
このようにして得られる発光素子の発光は、窒化物半導体の積層構造２１４０側を主要な光取り出し側として、積層構造２１４０側面からも発光するものとなる。また、発光素子のＶｆは、参考例１として示すｐ型Ｓｉ基板上に直接積層構造２１４０を設けたものに比して、０．２〜０．４Ｖ程度低下する傾向にあり、例えば約３．１Ｖのものが得られる。
【実施例７】
【０１５５】
本発明の第２の実施の形態の一例である実施例７について説明する。
実施例６と同じ２ｉｎｃｈφのｐ型Ｓｉ基板２０１０を用意して、熱ＣＶＤ装置に搬送して、Ｓｉ半導体層２０１１として、Ｈ_２雰囲気下、１１００℃で、Ｓｉ源ガスのＳｉＨ_４（若しくはＳｉＨ_２Ｃｌ_２）とｐ型不純物（ここでは硼素）源ガスのＢ_２Ｈ_６とを供給して、Ｓｉ層を３００ｎｍ形成し、深さ方向でほぼ均一なドープ量の層とする。
【０１５６】
続いて実施例１と同様に窒化物半導体の積層構造２１４０を形成し、電極を設けて発光素子を作製する。
【実施例８】
【０１５７】
本発明の第２の実施の形態の一例である実施例８について説明する。
実施例１と同じ２ｉｎｃｈφのｐ型Ｓｉ基板２０１０を用意して、表面にｐ型不純物（ここでは硼素）の拡散源の膜として、ＢＳＧを形成し、酸化炉に搬送し、熱処理して、基板表面にｐ^＋領域２０１１を形成して、膜をＢＨＦなどで除去して、基板表面のｐ^＋型領域２０１１を露出させる。
【０１５８】
続いて実施例１と同様に、ＭＯＶＰＥ装置に基板を搬送して、窒化物半導体の積層構造２１４０を形成し、電極を設けて発光素子を作製する。
【実施例９】
【０１５９】
本発明の第２の実施の形態の一例である実施例９について説明する。
非導電性のＳｉ基板２０１０ｃを用いて、実施例１と同様にＳｉ領域２０１１の形成後、積層構造２１４０形成し、図９Ａに示すように、Ｓｉ基板のＳｉ領域２０１１の一部が露出される深さでエッチングにより、電極形成面を露出させ、実施例１と同様の正電極２０２６と、露出させた基板表面のＳｉ領域２０１１に負電極２０２５（例えばＷ／Ｐｔ／Ａｕ）を形成して発光素子を作製する。図示していないが、窒化物半導体層２１４０表面側に、短絡防止（絶縁構造形成）、表面保護のために、透光性の絶縁膜、例えばＳｉＯ_２、を電極から露出された領域に形成しても良い。
【０１６０】
得られる発光素子２１００は、ｎ型領域の第１導電型領域２１１０は、ｐ^＋型Ｓｉ領域２０１１が含まれ、Ｓｉ基板２０１０ｃは非導電性のため、ほぼ電流が流れない領域となる。
【参考例１】
【０１６１】
本発明の第２の実施の形態における参考例１について説明する。
実施例７と同じ２ｉｎｃｈφのｐ型Ｓｉ基板２０１０を用意して、Ｓｉ領域２０１１を形成しない他は、実施例１と同様に、ｎ型窒化物半導体層、活性層、ｐ型窒化物半導体層の積層構造２１４０を形成して、電極などを形成し、発光素子を作製する。実施例７に比して、Ｓｉ領域２０１１を有さない、すなわち熱拡散工程を有していない他は同様にして作製され、この発光素子の発光特性は実施例７とほぼ同等とでき、またＶｆは良好なもので３．６Ｖ程度のものが得られる。
【産業上の利用可能性】
【０１６２】
本発明の窒化物半導体素子は、発光素子について説明したが、ｎ型窒化物半導体層とｐ型窒化物半導体層を少なくとも積層した受光素子などにも適用可能であり、また窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などにも適用可能である。
【０１６３】
以上の説明は、すべて本発明の実施の形態に関するものであり、本発明を何ら限定するものではない。本発明には、本発明の要旨が変更されない限りにおいて、すべての窒化物系半導体素子及びその製造方法が含まれる。【Technical field】
[0001]
The present invention relates to a semiconductor device, and more particularly to a nitride-based semiconductor device.
[Background]
[0002]
In nitride-based semiconductor elements, sapphire is often used for its substrate, but since sapphire is expensive, it is difficult to reduce the cost of nitride-based semiconductor elements when used for the substrate. Since sapphire is an insulator, when this is used as a substrate, instead of providing an electrode on the back surface of the substrate, a part of the nitride-based semiconductor layer on the substrate is exposed, In this case, the area of the nitride-based semiconductor element is increased, making it difficult to reduce the cost. Therefore, conventionally, a nitride-based semiconductor element in which an n-type nitride semiconductor layer and a p-type nitride semiconductor layer (or an active layer and a p-type nitride semiconductor layer) are sequentially stacked on an n-type Si substrate has been proposed. (See Patent Document 1, Patent Document 2, and Patent Document 3). Patent Document 3 describes that when a p-type silicon substrate is used, it is necessary to form a nitride crystal in the order of p-type and n-type to form a semiconductor light-emitting element. Further, since the Si substrate is cheaper than the SiC substrate that is more expensive than sapphire, as disclosed in Patent Documents 1 and 3, nitride semiconductor elements in which nitride semiconductor layers are stacked on various Si substrates have been proposed. ing. Patent Document 3 describes that a nitride semiconductor is formed on an n-type silicon substrate in the order of n-type and p-type to form a semiconductor light emitting element.
[0003]
An integrated element in which a GaN-based light emitting element is formed on a Si substrate and a PD (Patent Document 4) is provided on the Si substrate side has been proposed.
[0004]
Patent Document 5 proposes a structure in which a tunnel junction is provided in a light emitting element structure.
[0005]
Further, Patent Document 6 proposes a light emitting device structure in which a p-SiC layer is grown on a p-SiC substrate and an InGaN active layer and an AlGaN clad layer are further laminated thereon.
[0006]
Further, Patent Document 7 proposes a structure in which an n-GaN / active layer / p-GaN element structure is stacked on a Si substrate with BP, Al, ZnO, or the like interposed therebetween.
[0007]
In Patent Document 8, as a crystal growth method of a compound semiconductor using a Si substrate, a p-type impurity doping layer is formed on the Si substrate, and a p-type epitaxial layer such as gallium arsenide is grown on the p-type impurity doping layer. I am letting.
[0008]
Conventionally, in order to prevent the occurrence of cracks, the following buffer has been proposed (see Patent Document 9). That is, an AlN thin film is grown as a first initial layer on a substrate made of 6H—SiC (0001), and Al as a second initial layer is formed on the AlN thin film as the first initial layer. _0.15 Ga _0.75 This is a buffer in which N is grown to a thickness of 200 nm (see paragraph [0035] of FIG. 9 and FIG. 1). This patent document 9 describes that Si can be used as a substrate. Patent Document 9 discloses Si (silicon), SiC (silicon carbide), Ai. ₂ O ₃ An invention has been proposed in which a superlattice structure is formed by alternately stacking a predetermined number of first layers and second layers on a substrate such as (sapphire).
[0009]
There has been proposed an integrated element in which a GaN-based light emitting element is formed on a Si substrate, and a MOS (Patent Document 10), a PD (Patent Document 4), and the like are provided on the Si substrate side.
Patent Document 5 proposes a structure in which a tunnel junction is provided in a light-emitting element structure of the same material system.
Further, Patent Document 6 proposes a light emitting device structure in which a p-SiC layer is grown on a p-SiC substrate and an InGaN active layer and an AlGaN clad layer are further laminated thereon.
[0010]
[Patent Document 1]
JP 2003-179258 A
[Patent Document 2]
JP 2003-142729 A
[Patent Document 3]
Japanese Patent Laid-Open No. 2003-8061
[Patent Document 4]
Japanese Patent Laid-Open No. 2000-269542 is similar to Japanese Patent Laid-Open No. 2000-004047.
[Patent Document 5]
Japanese Patent Laid-Open No. 2003-60236 is similar to Japanese Patent Laid-Open No. 2002-050790.
[Patent Document 6]
JP-A-11-224958 and JP-A-11-251635 are similar to JP-A-11-224958 and JP-A-11-243228.
[Patent Document 7]
As similar to Japanese Patent Laid-Open No. 2000-031535, Japanese Patent Laid-Open No. 10-107317, Japanese Patent Laid-Open No. 2000-036617, Japanese Patent Laid-Open No. 2000-082842, Japanese Patent Laid-Open No. 2001-007395, and Japanese Patent Laid-Open No. 2001-2001. Japanese Laid-Open Patent Publication No. 007396, Japanese Laid-Open Patent Publication No. 2001-053338, Japanese Laid-Open Patent Publication No. 2001-308381
[Patent Document 8]
JP-A-8-236453
[Patent Document 9]
JP 2002-170776 A
[Patent Document 10]
JP-A-6-334168 and JP-A-2000-183325 are similar to JP-A-7-321051 and JP-A-6-334168.
[Patent Document 11]
JP-A-9-148625 and JP-A-10-200159 are similar to JP-A-9-213918 and JP-A-9-213918.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0011]
However, in Patent Documents 1 to 3, when the Si substrate and the nitride semiconductor layer are joined as shown in FIG. 24, it is considered that there is a high electrical barrier between them (interface). The physical semiconductor element has a problem that the forward voltage (Vf) is very high.
[0012]
Further, as disclosed in Patent Document 4 and the like, there is a method of forming a light receiving element or the like by forming a pn junction on a Si substrate with a diffusion layer or the like, and providing an LED element stacked on the substrate. Therefore, it is difficult to drive each element (Si substrate, LED element) sufficiently at the heterogeneous bonding interface between the LED element and the compound semiconductor. Specifically, it is difficult to achieve sufficient matching at the heterogeneous junction interface, such as a band offset at the interface, and a band at the time of bias. In addition, in the growth of GaN-based semiconductors on the surface of dissimilar materials, there are problems of crystallinity deterioration such as lattice mismatch and difference in thermal expansion coefficient, which also exacerbates the problem of joints of the dissimilar materials. . In addition, if the surface of the Si substrate at the junction with the GaN layer is an impurity diffusion region or the like, the crystallinity of the region deteriorates, and a GaN layer is grown on the region. To make it more serious.
[0013]
In Patent Document 5 or the like, in a pn junction of an LED element, a p-type / n-side charge is formed by interposing a reverse conductivity type layer in one region on the p-side / n-side and tunneling at the junction. Has been proposed to supply and inject into the light emitting layer. However, this is intended to form anode and cathode electrodes on the same conductivity type layer by the same material and process.
[0014]
In Patent Document 6, an LED element structure is formed by a SiC substrate, a SiC layer thereon, and a GaN-based layer thereon, but a pn junction is provided in the LED structure at the dissimilar material interface. Interference between bands at the above-mentioned different material interface occurs, and it is difficult to obtain a suitable LED element. Further, in the light emitting element, the pn junction is the most important part in determining the performance, and the provision of the heterogeneous junction interface in the part makes the performance degradation of the light emitting element serious.
[0015]
In Patent Document 7, in order to form a GaN-based semiconductor light-emitting device structure on a Si substrate, those different materials (BP, ZnO, SiO ₂ ) Is proposed, but the same problem as described above occurs due to the heterogeneous junction interface with each of the Si substrate and the GaN layer.
[0016]
Further, in the buffer of Patent Document 9, the crystallinity of the nitride semiconductor layer formed on the Si substrate is not sufficiently good. In particular, when a nitride semiconductor layer is formed on a Si substrate, a nitride semiconductor layer with good crystallinity tends to be difficult to obtain. For this reason, in the superlattice structure disclosed in Patent Document 9, in the case where a nitride semiconductor layer is formed using a Si substrate as a substrate, a nitride semiconductor layer with good crystallinity still cannot be obtained.
[0017]
In the above integrated device, for example, in Patent Document 10, since the LED portion and the MOS portion are arranged in the substrate surface, the area per device is increased, and thus the manufacturing cost is increased. On the other hand, since the elements integrated in the plane need to be connected to each element portion, the number of steps is increased and the manufacturing cost is also increased. In addition, since the area ratio of the light emitting element portion in the plane is low, when mounted on a light emitting device or the like, the light emitting portion is smaller than the size of the element mounting area, and it is difficult to obtain a suitable light output. . In addition, since the light emitting element portion and the MOS portion are arranged in the plane, there is a restriction on the position of the LED, that is, the light source in the element plane, and it is difficult to adjust the position of the point light source in mounting a light emitting device, etc. Optical design of a reflector or the like in the device becomes difficult, and it is difficult to obtain a light emitting device with suitable light output.
On the other hand, as another example of the integrated element, as disclosed in Patent Document 4, a light receiving element or the like is formed by forming a pn junction on a Si substrate with a diffusion layer or the like, and stacked on the substrate. However, at the heterogeneous bonding interface between the Si substrate and the compound semiconductor of the LED element, suitable bonding in the element operation cannot be realized, and it is difficult to sufficiently drive each element (Si substrate, LED element). Met. Specifically, it is difficult to achieve sufficient matching at the heterogeneous junction interface, such as a band offset at the interface, and a band at the time of bias. According to the study by the present inventors, in the bonding between the Si substrate and the nitride semiconductor layer, as shown in FIG. 25, when bonded, there is a high electric barrier between the two (interface). It has been found that a nitride-based semiconductor device using GaN has a problem that the forward voltage (Vf) is very high. In view of the above, an object of one embodiment of the present invention is to provide a semiconductor element using Si as a substrate and having a lower forward voltage (Vf) than that of a conventional one at the Si / GaN heterojunction.
Further, in Patent Document 11, semiconductor layers (p-type and n-type) of the same material system (GaN-based compound semiconductor) are stacked on a substrate and separated by a groove or the like in an in-plane, exposed layer (electrode forming layer). It is disclosed that one is used as an LED and the other is used as a protection / compensation diode, but the protective element and the light emitting element are stacked and integrated using the same material on the substrate. Therefore, it tends to be difficult to obtain sufficient characteristics in each element, particularly in the protective element. Further, since it is in-plane integration, similarly to the above, there are problems of light output, mounting in a light emitting device, and manufacturing cost.
In Patent Document 5 or the like, in a pn junction of an LED element, a p-type / n-side charge is formed by interposing a reverse conductivity type layer in one region on the p-side / n-side and tunneling at the junction. Has been proposed to supply and inject into the light emitting layer. However, this is intended to form the anode and cathode electrodes in the same conductivity type layer in the same material type semiconductor light emitting device structure by the same material and process.
In Patent Document 6, an LED element structure is formed by a SiC substrate, a SiC layer on the SiC substrate, and a GaN-based layer on the SiC substrate. Interference between bands at the material interface occurs, and it is difficult to obtain a suitable LED element.
Accordingly, an object of the present invention is to provide a nitride-based semiconductor device having a forward voltage (Vf) lower than that of a conventional nitride-based semiconductor device using Si as a substrate.
[0018]
According to the study by the present inventors, in joining the Si substrate and the nitride semiconductor layer, as shown in FIG. 24, it is considered that there is a high electric barrier between the two (interface) when joining, and the conventional Si described above. It has been found that a nitride-based semiconductor element using a substrate has a problem that the forward voltage (Vf) is very high. In view of the above, an object of one embodiment of the present invention is to provide a semiconductor element using Si as a substrate and having a lower forward voltage (Vf) than that of a conventional one at the Si / GaN heterojunction.
Means for solving the problem
[0019]
According to the present invention, the above problem is solved by the following means.
[0020]
According to a first aspect of the present invention, there is provided a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, having a positive electrode and a negative electrode, wherein at least a part of the Si substrate and the nitride semiconductor layer are active regions. The conductivity type of the active region in the Si substrate is p-type, and the nitride semiconductor layer has an n-type nitride semiconductor layer and a p-type nitride semiconductor layer in this order from the Si substrate side, The n-type nitride semiconductor layer is in contact with the active region of the Si substrate, and the n-type impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In the nitride-based semiconductor device, the positive electrode is in contact with a p-type nitride semiconductor layer included in the nitride semiconductor layer, and the negative electrode is in contact with the Si substrate. is there.
In the first invention, the conductivity type of the portion to be an active region in the Si substrate is p-type. In this way, in the nitride-based semiconductor device using Si for the substrate, the voltage is smaller than the conventional one. A large current can be passed, and the forward voltage (Vf) can be made lower than before.
According to the first invention, an n-type nitride semiconductor layer and a p-type nitride semiconductor layer or an n-type nitride semiconductor layer, an active layer, and a p-type nitride semiconductor layer are formed on a Si substrate. By using a nitride-based semiconductor element having the above in order, the forward voltage (Vf) can be made lower than that of a conventional nitride-based semiconductor element.
In the first invention, the impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
Further, according to the first invention, since the negative electrode is in contact with the Si substrate, the negative electrode can be formed at various positions, and the surface opposite to the positive electrode or perpendicular to the positive electrode. For example, a negative electrode may be formed on a flat surface, and a nitride semiconductor device having a shape according to demand can be obtained.
[0021]
According to a second aspect of the present invention, there is provided a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, having a positive electrode and a negative electrode, wherein at least a part of the Si substrate and the nitride semiconductor layer are active regions. The majority carriers in the active region in the Si substrate are holes, and the nitride semiconductor layer has an n-type nitride semiconductor layer and a p-type nitride semiconductor layer in this order from the Si substrate side, The n-type nitride semiconductor layer is in contact with the active region of the Si substrate, and the n-type impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In the nitride-based semiconductor device, the positive electrode is in contact with a p-type nitride semiconductor layer included in the nitride semiconductor layer, and the negative electrode is in contact with the Si substrate. is there.
In the second aspect of the invention, the majority carriers in the portion of the Si substrate that are considered to be active regions are holes. In this way, in the nitride-based semiconductor device using Si for the substrate, it is larger at a smaller voltage than before. It becomes possible to flow current, and the forward voltage (Vf) can be made lower than before.
According to the second invention, an n-type nitride semiconductor layer and a p-type nitride semiconductor layer, or an n-type nitride semiconductor layer, an active layer, and a p-type nitride semiconductor layer on a Si substrate) By using a nitride-based semiconductor element having the above in order, the forward voltage (Vf) can be made lower than that of a conventional nitride-based semiconductor element.
In the second invention, the impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
According to the second invention, since the negative electrode is in contact with the Si substrate, the negative electrode can be formed in various positions, and the surface opposite to the positive electrode or perpendicular to the positive electrode. For example, a negative electrode may be formed on a flat surface, and a nitride semiconductor device having a shape according to demand can be obtained.
A third invention is a nitride semiconductor device according to the first invention or the second invention, wherein the positive electrode and the negative electrode are provided on opposing surfaces.
According to the third aspect of the invention, it is possible to reduce the size of the nitride-based semiconductor element as compared with the case where the positive electrode and the negative electrode are provided on the same surface side. Furthermore, when a negative electrode is provided on the same surface side as the positive electrode, electrons move in the vertical direction and the horizontal direction, respectively. However, since electrons move only in the vertical direction, the electrons move only in the vertical direction. It is more efficient than an element provided with an electrode and a negative electrode.
Furthermore, the negative electrode can also be formed on the Si substrate on the same side as the positive electrode. In this case, the negative electrode is exposed to some extent as compared with the conventional case where the negative electrode is provided by exposing the surface of the n-type nitride semiconductor layer. Therefore, it is possible to reduce the thickness of the n-type nitride semiconductor layer. By reducing the thickness of the n-type nitride semiconductor layer, Vf can be further reduced, and the manufacturing cost can be reduced.
According to a fourth aspect of the present invention, there is provided a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the positive electrode and the negative electrode, wherein at least a part of the Si substrate and the nitride semiconductor layer are active regions. The conductivity type of the active region in the Si substrate is p-type, and the nitride semiconductor layer has an n-type nitride semiconductor layer and a p-type nitride semiconductor layer in this order from the Si substrate side, The n-type nitride semiconductor layer is in contact with the active region of the Si substrate, and the n-type impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 The positive electrode is in contact with a p-type nitride semiconductor layer included in the nitride semiconductor layer, and the negative electrode is in contact with an n-type nitride semiconductor layer included in the nitride semiconductor layer. This is a nitride-based semiconductor device.
According to the fourth aspect of the present invention, the conductivity type of the portion to be an active region in the Si substrate is p-type. In this way, in a nitride-based semiconductor device using Si for the substrate, the voltage is lower than that in the prior art. A large current can be passed, and the forward voltage (Vf) can be made lower than before.
According to the fourth invention, an n-type nitride semiconductor layer and a p-type nitride semiconductor layer, or an n-type nitride semiconductor layer, an active layer, and a p-type nitride semiconductor layer on a Si substrate) By using a nitride-based semiconductor element having the above in order, the forward voltage (Vf) can be made lower than that of a conventional nitride-based semiconductor element.
In the fourth invention, the impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
In addition, according to the fourth invention, a nitride semiconductor device having a structure in which the negative electrode is provided on the same surface side as the positive electrode can be obtained. When the positive electrode and the negative electrode are provided on the same surface side, the negative electrode formation surface is exposed by, for example, reactive ion etching (RIE) from the p-type nitride semiconductor layer side, but the negative electrode formation surface is n-type nitridation. When it is in the physical semiconductor layer, it is not necessary to change the gas used in RIE, and the manufacturing efficiency is improved.
According to a fifth aspect of the present invention, there is provided a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the positive electrode and the negative electrode, wherein at least a part of the Si substrate and the nitride semiconductor layer are active regions. The majority carriers in the active region in the Si substrate are holes, and the nitride semiconductor layer has an n-type nitride semiconductor layer and a p-type nitride semiconductor layer in this order from the Si substrate side, The n-type nitride semiconductor layer is in contact with the active region of the Si substrate, and the n-type impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 The positive electrode is in contact with a p-type nitride semiconductor layer included in the nitride semiconductor layer, and the negative electrode is in contact with an n-type nitride semiconductor layer included in the nitride semiconductor layer. This is a nitride-based semiconductor device.
According to the fifth aspect of the invention, the majority carrier in the portion of the Si substrate that is an active region is a hole. In this way, in a nitride-based semiconductor device that uses Si for the substrate, a large voltage can be obtained with a smaller voltage than before. It becomes possible to flow current, and the forward voltage (Vf) can be made lower than before.
According to the fifth invention, an n-type nitride semiconductor layer and a p-type nitride semiconductor layer, or an n-type nitride semiconductor layer, an active layer, and a p-type nitride semiconductor layer on a Si substrate) By using a nitride-based semiconductor element having the above in order, the forward voltage (Vf) can be made lower than that of a conventional nitride-based semiconductor element.
In the fifth invention, the impurity concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is set to approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
In addition, according to the fifth invention, a nitride semiconductor device having a structure in which the negative electrode is provided on the same surface side as the positive electrode can be obtained. When the positive electrode and the negative electrode are provided on the same surface side, the negative electrode formation surface is exposed by, for example, reactive ion etching (RIE) from the p-type nitride semiconductor layer side, but the negative electrode formation surface is n-type nitridation. When it is in the physical semiconductor layer, it is not necessary to change the gas used in RIE, and the manufacturing efficiency is improved.
According to a sixth aspect of the invention, the positive electrode and the negative electrode are provided on the same surface side, wherein the first invention, the second invention, the fourth invention, or the fifth invention is provided. The nitride-based semiconductor device according to the above.
According to the sixth invention, a nitride semiconductor element in which a nitride semiconductor element structure is formed on an insulating substrate such as sapphire, for example, is an element in which a negative electrode is provided on the same side as the positive electrode. This makes it easy to replace this element with a light-emitting device, further improves heat dissipation compared to using a sapphire substrate, and adds a function that can provide an electrical effect to the Si substrate. It becomes.
[0022]
In a seventh invention, the hole concentration of the active region in the Si substrate is approximately 1 × 10 ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 The nitride-based semiconductor device according to any one of the first to sixth inventions, wherein:
In a seventh aspect of the present invention, the hole concentration of the active region in the Si substrate is approximately 1 × 10 ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
[0023]
In the eighth invention, the impurity concentration of the active region in the Si substrate is approximately 1 × 10 ¹⁸ cm ^-3 About 1 × 10 ²² cm ^-3 The nitride-based semiconductor device according to any one of the first to seventh inventions, wherein:
In an eighth aspect of the present invention, the impurity concentration of the portion of the Si substrate that is the active region is approximately 1 × 10 ¹⁸ cm ^-3 About 1 × 10 ²² cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
[0024]
According to a ninth aspect of the invention, in the nitride semiconductor according to any one of the first to eighth aspects, the resistivity of the active region in the Si substrate is about 0.05 Ωcm or less. It is an element.
According to the ninth invention, since the resistivity of all or part of the portion to be an active region in the Si substrate is approximately 0.05 Ωcm or less, in the nitride semiconductor device using Si for the substrate, the forward direction The voltage (Vf) can be further reduced.
[0025]
[0026]
According to a tenth aspect of the present invention, in the nitriding according to any one of the first to ninth aspects, the n-type nitride semiconductor layer is an n-type GaN layer at least on the side closest to the Si substrate. It is a physical semiconductor device.
According to the tenth invention, the n-type nitride semiconductor layer in contact with the Si substrate includes the n-type GaN layer, so that a nitride-based semiconductor element having a forward voltage (Vf) lower than that of the conventional one can be obtained.
[0027]
In an eleventh aspect of the invention, the electron concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10 ¹⁷ cm ^-3 About 1 × 10 ²¹ cm ^-3 The nitride-based semiconductor device according to any one of the first to tenth inventions, wherein:
In an eleventh aspect, the electron concentration of the n-type nitride semiconductor layer in contact with the active region of the Si substrate is approximately 1 × 10 ¹⁷ cm ^-3 About 1 × 10 ²¹ cm ^-3 In this way, the forward voltage (Vf) can be further reduced in the nitride semiconductor device using Si for the substrate.
[0028]
[0029]
In a twelfth aspect of the invention, any one of the first to eleventh aspects is characterized in that an interface between the Si substrate and the nitride semiconductor layer is in contact with each other so that carriers pass through the tunnel effect. The nitride-based semiconductor device according to FIG.
A thirteenth invention is a nitride semiconductor device according to any one of the first to twelfth inventions, wherein the Si substrate and the nitride semiconductor layer are degenerated. .
When the present invention is applied, it has been experimentally confirmed that the forward voltage (Vf) is lower than the conventional one, but the theoretical reason is not clear. However, in the following, hypotheses will be described as an attempt to theoretically explain the present invention. Since it is a hypothesis, it is needless to say that the following description does not limit the present invention.
In the present invention, the conductivity type of the active region in the Si substrate is p-type, and from the viewpoint of carriers, the majority carriers in the active region in the Si substrate are holes. In this way, the Fermi level in the active region of the Si substrate approaches the valence band. If this is shown by the energy band diagram of the bonding interface between the Si substrate and the nitride semiconductor layer, it is considered as shown in FIG. By further high concentration doping, as shown in FIG. 3, all or part of it is degenerated and the Fermi level exists in the valence band. Further, when many electrons are present in the active region of the nitride semiconductor layer, the Fermi level in the active region of the nitride semiconductor layer approaches the conduction band. Similarly, this is considered to be an energy band diagram as shown in FIG. 2, and by further high concentration doping, as shown in FIG. 4, the Fermi level exists in the conduction band. When the Fermi level exists in the valence band on the Si substrate side and the Fermi level exists in the conduction band on the nitride semiconductor layer side, the result is as shown in FIG. In the present invention, when a forward voltage (Vf) is applied to the nitride-based semiconductor element, a reverse bias is applied to the Si / nitride semiconductor layer interface, so that the valence band in the active region of the Si substrate is the nitride semiconductor layer. The depletion layer formed at the junction becomes higher than the conduction band in the active region. This is shown in FIG. 6, and it is considered that many electrons in the valence band of the Si substrate are injected into the conduction band of the nitride semiconductor layer through the narrow depletion layer. For this reason, according to the present invention, a nitride-based semiconductor element using Si for the substrate can flow a larger current at a smaller voltage than in the prior art, so the forward voltage (Vf) is lower than in the prior art. It is thought that it became possible to do. In FIGS. 2 to 6 used as energy band diagrams here, an n-type GaN layer is used as an example of an n-type nitride semiconductor layer, which shows the best mode and is the side closest to the Si substrate. The n-type nitride semiconductor layer is not limited to this, and an n-type AlInGaN layer can be used. However, n-type Al from the viewpoint of good crystallinity. _a Ga _1-a It is preferable to use an N (0 ≦ a ≦ 0.5) layer. Most preferably, an n-type GaN layer that is a binary mixed crystal is used.
The active region in the present invention is a region that determines the basic structure of a nitride-based semiconductor device, and refers to a region through which a current passes when a voltage is applied between a positive electrode and a negative electrode in the device. Therefore, for example, a region where negative charges move (negative charge transfer region) is included in the active region.
In the seventh and eighth inventions, the energy position of the valence band of Si is relatively high, and the depletion layer between the Si substrate and the nitride semiconductor layer becomes thin when a current is applied. Then, the Fermi level is present at a lower position in the valence band, and a larger number of electrons are injected from the Si substrate into the nitride semiconductor layer, thereby lowering the forward voltage (Vf). It is thought that it is possible to do.
In the present invention, the energy position of the conduction band of the nitride semiconductor layer becomes relatively low, and the depletion layer between the Si substrate and the nitride semiconductor layer becomes thin when current is supplied. Then, the Fermi level exists at a higher position in the conduction band, and more electrons are injected from the Si substrate into the nitride semiconductor layer, thereby lowering the forward voltage (Vf). It is thought that this is possible.
[0030]
According to a fourteenth aspect, in any one of the first to thirteenth aspects, an IV characteristic at an interface between the Si substrate and the nitride semiconductor layer is substantially linear. Such a nitride semiconductor device.
In the fourteenth invention, the IV characteristic at the interface between the Si substrate and the nitride semiconductor layer becomes substantially linear and the ohmic characteristic becomes good. Therefore, the forward voltage (Vf) in the nitride-based semiconductor element is increased. It can be lowered.
[0031]
According to a fifteenth aspect, in the nitride semiconductor device according to any one of the first to fourteenth aspects, the nitride semiconductor layer includes an active layer capable of emitting or receiving light. It is a nitride semiconductor device.
According to the fifteenth aspect, in the nitride-based semiconductor device having a double hetero structure, the forward voltage (Vf) can be made lower than in the conventional case.
[0032]
[0033]
[0034]
[0035]
In a sixteenth aspect of the invention, the Si substrate includes a p-type impurity at least in an active region, and the p-type impurity is preferably a Group 13 element of the periodic table, and more preferably at least one of boron and aluminum A nitride-based semiconductor device according to any one of the first to fifteenth inventions.
In the first to fifteenth inventions, the group 13 element of the periodic table can be preferably used as the p-type impurity in all or part of the active region of the Si substrate. In particular, it is preferable to use at least one of boron and aluminum. By using these, electrons can be suitably sent from the negative electrode as a nitride semiconductor element.
[0036]
In a seventeenth aspect of the invention, any one of the first to sixteenth aspects, wherein the Si substrate is in contact with the (0001) plane of the nitride semiconductor layer at the (111) plane. This is a nitride semiconductor device according to one.
According to the seventeenth aspect, the lattice constant difference can be reduced between the Si substrate and the nitride semiconductor layer, and the number of dislocations due to the mismatch of the lattice constant can be reduced.
[0037]
According to the first to seventeenth aspects, in the nitride-based semiconductor element using Si for the substrate, the forward voltage (Vf) can be made lower than before.
[0038]
According to an eighteenth aspect of the present invention, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the Si-based semiconductor device having a p-type impurity concentration higher than that of the Si substrate is provided on the Si crystal layer. In contact therewith, the nitride semiconductor layer has an n-type nitride semiconductor layer as the nitride semiconductor layer.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, it has a Si crystal layer having a p-type impurity concentration higher than that of the Si substrate, and is in contact with the Si crystal layer to form an n-type nitride as the nitride semiconductor layer. By having the semiconductor layer, the conductivity type of the active region in the Si substrate can be p-type. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, it has an Si crystal layer having a higher p-type impurity concentration than the Si substrate, and is in contact with the Si crystal layer and serves as the nitride semiconductor layer as an n-type nitride semiconductor. By having the layer, the majority carriers in the active region in the Si substrate can be holes.
[0039]
According to a nineteenth aspect of the present invention, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the junction between the Si substrate and the nitride semiconductor layer and a region near the junction are located outside the junction vicinity region. A Si layer or Si region having a higher concentration of p-type impurities than the substrate-side region, and an n-type nitride semiconductor layer having an n-type impurity of higher concentration than the nitride semiconductor region outside the region near the junction. It is a nitride semiconductor device.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, the junction portion between the Si substrate and the nitride semiconductor layer and a region near the junction have a higher concentration of p-type impurities than the substrate-side region outside the junction vicinity region. By including an Si layer or Si region and an n-type nitride semiconductor layer having an n-type impurity at a higher concentration than the nitride semiconductor region outside the junction vicinity region, the conductivity type of the active region in the Si substrate is set to p. Can be a mold. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, Si having a higher concentration of p-type impurities in the junction portion between the Si substrate and the nitride semiconductor layer and in the vicinity thereof than in the substrate-side region outside the junction vicinity region. By having an n-type nitride semiconductor layer having a higher concentration of n-type impurities than the nitride semiconductor region outside the junction region near the junction region or Si region, majority carriers in the active region in the Si substrate are holes and can do.
[0040]
A twentieth invention is a nitride semiconductor device according to the eighteenth invention or the nineteenth invention, wherein the Si layer or Si region and the n-type nitride semiconductor layer are provided in an n-type conductive region. .
[0041]
In a twenty-first aspect, the nitride semiconductor device includes an n-type region having the Si layer or Si region and the n-type nitride semiconductor layer, and a p-type region having a p-type nitride semiconductor layer. The nitride semiconductor device according to the eighteenth invention or the nineteenth invention, which is a light emitting device structure having a nitride semiconductor active layer in between.
In a twenty-second aspect, the impurity concentration of the Si layer or Si region is approximately 1 × 10 ¹⁸ cm ^-3 ~ Approximately 1x10 ²² cm ^-3 A nitride-based semiconductor device according to any one of the eighteenth to twenty-first inventions.
[0042]
According to a twenty-third aspect of the invention, in a nitride semiconductor device having an element structure including a nitride semiconductor layer on a Si substrate, the first conductivity type region of the element structure is an Si layer on the Si substrate or a surface of the Si substrate. And a nitride semiconductor layer on the Si region, and in the first conductivity type region, the Si region or the Si region on the Si substrate surface side has a p-type impurity, and the nitride semiconductor layer Has an n-type impurity, the first conductivity type region is an n-type conductivity region, and the impurity concentration of the Si layer or Si region is approximately 1 × 10 5. ¹⁸ cm ^-3 ~ Approximately 1x10 ²² cm ^-3 This is a nitride semiconductor device.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, the first conductivity type region of the element structure including the nitride semiconductor layer on the Si substrate includes the Si layer on the Si substrate or the Si region on the Si substrate surface side, The nitride semiconductor layer is preferably included. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, the first conductivity type region of the element structure including the nitride semiconductor layer on the Si substrate includes the Si layer on the Si substrate or the Si region on the Si substrate surface side, and the upper region And a nitride semiconductor layer.
[0043]
[0044]
In a twenty-fourth aspect of the invention, the element structure has a second conductivity type region of a conductivity type different from the first conductivity type, the second conductivity type region is provided on the first conductivity type region, and the nitride semiconductor layer A nitride-based semiconductor device according to a twenty-third aspect of the present invention, which has a light emitting device structure including
[0045]
In a twenty-fifth aspect of the present invention, the Si layer on the Si substrate or the Si region on the Si substrate front side has a higher p-type impurity concentration than the inside of the substrate and / or the back side of the substrate. ⁺ On the Si crystal layer, as a nitride semiconductor layer, n ⁺ Type nitride semiconductor layer on which the n ⁺ A nitride-based semiconductor device according to the twenty-third or twenty-fourth invention, comprising an n-type conductive layer including at least an n-type nitride semiconductor layer having an n-type impurity concentration lower than that of the type layer.
[0046]
According to a twenty-sixth aspect of the present invention, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the p-type impurity concentration is higher on the n-type or p-type Si substrate than on the substrate. ⁺ N-type Si crystal layer, and a nitride semiconductor layer on the Si crystal layer, n ⁺ Type nitride semiconductor layer on which the n ⁺ The nitride-based semiconductor element has an n-type conductive layer including at least an n-type nitride semiconductor layer having an n-type impurity concentration lower than that of the type layer.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, the p-type impurity concentration is higher on the n-type or p-type Si substrate than on the substrate. ⁺ N-type Si crystal layer, and a nitride semiconductor layer on the Si crystal layer, n ⁺ Type nitride semiconductor layer on which the n ⁺ It is preferable to have an n-type conductive layer including at least an n-type nitride semiconductor layer having an n-type impurity concentration lower than that of the type layer. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, p-type impurity concentration is higher on the n-type or p-type Si substrate than on the substrate. ⁺ N-type Si crystal layer, and a nitride semiconductor layer on the Si crystal layer, n ⁺ Type nitride semiconductor layer on which the n ⁺ It is preferable to have an n-type conductive layer including at least an n-type nitride semiconductor layer having an n-type impurity concentration lower than that of the type layer.
[0047]
According to a twenty-seventh aspect of the invention, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the p-type impurity concentration is higher in the n-type or p-type Si substrate than in the substrate. ⁺ Type Si region on the substrate surface side, and a nitride semiconductor layer on the Si region, n ⁺ A nitride semiconductor device having an n-type conductive layer including at least a n-type nitride semiconductor layer and an n-type nitride semiconductor layer thereon.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, p-type impurity concentration is higher than that of the n-type or p-type Si substrate. ⁺ Type Si region on the substrate surface side, and a nitride semiconductor layer on the Si region, n ⁺ It is preferable to have an n-type conductive layer including at least a n-type nitride semiconductor layer and an n-type nitride semiconductor layer thereon. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, the p-type impurity concentration is higher than that of the n-type or p-type Si substrate. ⁺ Type Si region on the substrate surface side, and a nitride semiconductor layer on the Si region, n ⁺ It is preferable to have an n-type conductive layer including at least a n-type nitride semiconductor layer and an n-type nitride semiconductor layer thereon.
In a twenty-eighth aspect of the invention, the impurity concentration of the Si layer or Si region is approximately 1 × 10 ¹⁸ cm ^-3 ~ Approximately 1x10 ²² cm ^-3 A nitride semiconductor device according to the twenty-sixth or twenty-seventh invention.
[0048]
In a twenty-ninth aspect of the invention, the Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases as the distance from the nitride semiconductor layer increases, and decreases as the distance from the nitride semiconductor layer increases. A nitride-based semiconductor device according to any one of the eighteenth through twenty-third inventions and the twenty-fifth through twenty-seventh inventions.
According to the twenty-ninth invention, electrons serving as carriers can be suitably supplied from the Si substrate to the nitride semiconductor device structure, and a nitride semiconductor device having a low Vf can be obtained.
[0049]
The thirtieth invention is the nitride according to any one of the eighteenth to twenty-ninth inventions, wherein the nitride semiconductor layer and the Si layer or the Si region are provided in an active region of the nitride-based semiconductor element. A semiconductor-based semiconductor device.
[0050]
A thirty-first invention relates to any one of the twenty-sixth to thirtieth inventions, wherein the light-emitting element structure has a p-type conductive layer having a p-type nitride semiconductor layer on the n-type conductive layer. It is a nitride semiconductor device.
[0051]
[0052]
According to the eighteenth to thirty-first inventions described above, the forward voltage (Vf) can be made lower than before in the nitride semiconductor device using Si for the substrate. In addition, the device characteristics of the nitride semiconductor device structure and the light emitting device structure on the Si substrate can be made favorable.
In addition, when the Si layer of the eighteenth to thirty-first inventions is a homoepitaxially grown crystal layer grown on a Si substrate, it is possible to increase the thickness while maintaining crystallinity, and it is excellent in mass productivity. . In addition, when there is crystal damage on the substrate surface, for example, when crystallinity deteriorates due to inclusion of impurities in order to impart suitable conductivity, crystallinity can be recovered by Si layer growth. By increasing the thickness, high concentration doping can be performed in the vicinity of the surface, that is, in the vicinity of the heterojunction interface with GaN, more suitably than other Si layer regions (substrate side). In the Si region, since the substrate crystallinity is maintained at a high concentration, GaN crystal growth can be similarly made suitable and excellent device characteristics can be obtained. In addition, in the Si layer and the Si layer formed by thermal diffusion of the dopant source gas in the Si region, the subsequent nitride semiconductor layer is continuously formed using the same furnace, apparatus, for example, a metal organic chemical vapor deposition apparatus (MOVPE). When formed, since the substrate is not exposed, the crystal growth of GaN can be improved, the variation of the grown crystal is small, and the mass productivity and the manufacturing yield are excellent.
[0053]
In one aspect of the eighteenth to thirty-first inventions, the conductivity type in a nitride semiconductor device structure, for example, an n-type nitride semiconductor, a nitride semiconductor active layer, and a p-type nitride semiconductor stacked light-emitting device structure One of the regions has a structure in which a nitride semiconductor, specifically an n-type nitride semiconductor, and a Si semiconductor are provided. That is, when providing a Si / GaN-based semiconductor (hereinafter, referred to as Si / GaN) heterogeneous interface in the element structure, it is arranged in one conductivity type region in the element structure to solve the above-described conventional problems. It is a thing. Specifically, the Si layer on the Si substrate or the Si region on the substrate surface side is incorporated into a nitride semiconductor device structure provided on the Si substrate, and a Si / GaN heterogeneous interface is formed in one of the conductivity type layers. Form. Thereby, in the transfer of the charge, specifically, the negative charge, in the one conductivity type layer of the element structure, the heterogeneous interface is not provided on the substrate surface, the pn junction, etc. The problem can be kept low.
[0054]
On the other hand, in the case of the Si layer on the Si substrate according to one aspect of the eighteenth aspect to the thirty-first aspect, GaN is grown between different materials of the conventional Si substrate and the GaN layer, and an intervening layer of a material different from both is interposed. There is no problem when growing GaN on the Si substrate surface that has been deteriorated by doping impurities in the conductive Si substrate, and because of homoepitaxial growth of the same material system as that of the Si substrate / Si layer, suitable crystallinity A Si layer is formed, and an excellent effect in forming a GaN layer thereon, that is, growth with good crystallinity is exhibited. Furthermore, the suitable crystallinity of the Si layer can suppress the deterioration of crystallinity when the Si layer is highly doped. In addition, the GaN on the Si layer with good crystallinity also deteriorates under high doping. In the case where a heterogeneous material bonding interface between different conductivity types of Si / GaN, which will be described later, is formed, this works favorably. Specifically, the crystallinity can be increased by increasing the concentration of the surface side to be used for the Si / GaN junction and decreasing the concentration between the surface side and the substrate.
[0055]
In one aspect of the eighteenth to thirty-first inventions, a nitride semiconductor having a high concentration of p-type impurities in the Si layer on the Si substrate or the Si region on the surface side of the Si substrate and a high concentration of n-type impurities in the Si layer. Is provided. As a result, as described later, the charge transfer is suitable at the Si / GaN heterojunction, and the forward voltage Vf at the interface can be reduced. Moreover, the series resistance reduction of the whole semiconductor element is attained by the crystallinity improvement effect mentioned above. In addition, since the high-concentration layer is a Si growth layer, the crystallinity can be recovered by homoepitaxially grown layers even on the presence of damage or deterioration of crystallinity on the surface of the Si wafer and variations in its solid state. Thereby, the crystal layer can be highly doped, and can be partially highly doped in the vicinity of the surface in the layer, that is, in the vicinity of the junction with the GaN-based semiconductor. In the Si region, high concentration doping of p-type impurities by diffusion doping described later is possible, and even higher concentration doping is possible particularly in the vicinity of the surface, that is, in the vicinity of the junction with the GaN-based semiconductor. Furthermore, since the high concentration Si region formation and the subsequent GaN-based semiconductor growth can be continuously performed in the same furnace, the conventional problem of deterioration of crystallinity on the Si substrate surface can be avoided.
[0056]
In one aspect of the eighteenth to thirty-first aspects, in the growth of a GaN-based semiconductor on a Si substrate, a conventional intervening layer of a different material such as ZnO is not provided, but a homogeneity on the Si substrate is provided. Epitaxial growth is intended to eliminate and reduce factors that hinder GaN-based semiconductor crystals on the Si substrate surface. On the other hand, the impurity diffusion into the Si substrate is performed by thermal diffusion of the dopant, so that the crystallinity of the Si substrate or the substrate surface side can be maintained and high-concentration doping can be performed. The charge transfer in the region can be made smooth. Specifically, if a high concentration of impurities is added during the growth of the Si substrate, and hence the Si ingot, the crystallinity of the Si ingot and the Si substrate taken out from the Si substrate deteriorates overall, and even if a high concentration is realized. Makes crystal growth of GaN-based semiconductors difficult. However, as described in this embodiment, in the formation of the Si layer and the Si region, the original Si substrate can have a low concentration of impurities of the same conductivity type as the dopant of the Si layer / region, and further, no impurities are added. Improve the crystallinity of the Si substrate, and maintain the good crystallinity in the formation of the Si layer on the Si substrate and the formation of the Si region on the surface side, thereby realizing a high impurity concentration. It can be used for heterogeneous interfaces. In addition, even if an impurity having a conductivity type opposite to that of the Si layer / Si region is added to the Si substrate, the Si layer / Si region can be controlled to have a desired conductivity type and impurity concentration. Since it can be formed with a high degree of design freedom, it can be applied to various elements.
[0057]
As an aspect of the eighteenth to thirty-first inventions, in the Si / GaN heterojunction, the Si side is p-type, the majority carrier is a hole, or a layer / region containing a p-type impurity, and the GaN side is More preferably, the layers / regions containing n-type or n-type impurities contain impurities of each conductivity type at a high concentration, specifically, higher concentration than regions other than the vicinity of the junction. Is to do. Experimentally, it has been confirmed that the forward voltage (Vf) is lower than the conventional voltage, but the theoretical reason is not clear. However, in the following, hypotheses will be described as an attempt to theoretically explain the present invention. Since it is a hypothesis, it is needless to say that the following description does not limit the present invention.
[0058]
In one aspect of the eighteenth aspect to the thirty-first aspect, the conductivity type of the active region in the Si layer and Si region is p-type, and the majority carrier in the active region in the Si layer and Si region from the viewpoint of carriers. Is a hall. In this way, the Fermi level in the active region of the Si layer and Si region approaches the valence band. If this is shown by the energy band diagram of the junction interface between the Si layer, the Si region and the nitride semiconductor layer, it is considered as shown in FIG. 13A. By further high-concentration doping, as shown in FIG. 13B, all or part of it is degenerated and the Fermi level exists in the valence band. Further, when many electrons are present in the active region of the nitride semiconductor layer, the Fermi level in the active region of the nitride semiconductor layer approaches the conduction band. Similarly, this is considered to be an energy band diagram as shown in FIG. 13A. By further doping at a higher concentration, as shown in FIG. 13C, the Fermi level exists in the conduction band. When the Fermi level exists in the valence band on the Si layer and Si region side, and the Fermi level exists in the conduction band on the nitride semiconductor layer side, the result is as shown in FIG. 13D. In the present invention, when a forward voltage (Vf) is applied to the nitride-based semiconductor element, a reverse bias is applied to the Si / GaN heterojunction surface, and therefore the valence band in the active region of the Si layer and Si region is nitride. The depletion layer formed at the junction becomes higher than the conduction band in the active region of the semiconductor layer. This is shown in FIG. 13E, and it is considered that many electrons in the valence band of the Si layer and Si region are tunneled through the narrow depletion layer and injected into the conduction band of the nitride semiconductor layer. It is done. For this reason, according to the present invention, a nitride-based semiconductor element using Si for the substrate can flow a larger current at a smaller voltage than in the prior art, so the forward voltage (Vf) is lower than in the prior art. It is thought that it became possible to do. In FIGS. 13A to 13E used as energy band diagrams here, an n-type GaN layer is used as an example of an n-type nitride semiconductor layer. This shows the best mode, and the Si layer, Si region, and the like. The n-type nitride semiconductor layer closest to is not limited to this, and an n-type AlInGaN layer can be used. However, it is preferable to use an n-type AlaGa1-aN (0 ≦ a ≦ 0.5) layer from the viewpoint of achieving good crystallinity. Most preferably, an n-type GaN layer that is a binary mixed crystal is used.
[0059]
In one aspect of the eighteenth to thirty-first aspects, the active region is a region that determines the basic structure of the nitride-based semiconductor device, and when a voltage is applied between the positive electrode and the negative electrode in the device. Refers to the region through which current passes. Therefore, for example, a region where negative charges move (negative charge transfer region) is included in the active region.
[0060]
In one aspect of the eighteenth to thirty-first aspects, the hole concentration of the Si layer and Si region is about 1 × 10 5. ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 Or the impurity concentration is about 1 × 10 ¹⁸ cm ^-3 About 1 × 10 ²² cm ^-3 By making the following, the energy position of the valence band of Si becomes relatively high, and the depletion layer between the Si layer and the Si region and the nitride semiconductor layer becomes thin when current is supplied. Then, the Fermi level is present at a lower position in the valence band, and a larger number of electrons are injected from the Si layer and the Si region into the nitride semiconductor layer, so that the forward voltage (Vf ) Is considered to be possible to lower. The electron concentration of the nitride semiconductor layer in contact with the Si layer and the Si region is approximately 1 × 10 ¹⁷ cm ^-3 About 1 × 10 ²¹ cm ^-3 Or a type impurity concentration of about 1 × 10 ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 In the following, the energy position of the conduction band of the nitride semiconductor layer becomes relatively low, and the depletion layer between the Si layer and the Si region and the nitride semiconductor layer becomes thin when current is supplied. Then, the Fermi level exists at a higher position in the conduction band, and a larger number of electrons are injected from the Si layer and the Si region into the nitride semiconductor layer, so that the forward voltage (Vf) It is thought that it is possible to lower the value.
[0061]
A thirty-second invention comprises a buffer region between the Si substrate and the nitride semiconductor layer, and comprises a first crystal region and a second crystal region on the surface of the Si substrate, and the first crystal region comprises: 1st invention-31st invention which has 1st crystal | crystallization containing Al and Si, and said 2nd crystal region has 2nd crystal | crystallization containing GaN-type semiconductor containing Si. A nitride semiconductor device according to any one of the above.
By distributing a first crystal region having a first crystal containing Al and Si and a second crystal region containing a GaN-based semiconductor containing Si on the surface of the Si substrate, a nitride semiconductor layer having good crystallinity Can be formed on the Si substrate.
[0062]
In a thirty-third aspect of the invention, a buffer region is provided between the Si substrate and the nitride semiconductor layer, and the buffer region is farther from the Si substrate than the first region on the substrate side and the first region. A first layer made of a nitride semiconductor, a thickness smaller than that of the first layer, and the first layer. And a second layer made of a nitride semiconductor having a different composition, and a multilayer structure in which the second layers are alternately stacked. The thickness of the first layer included in the first region is as follows. The nitride-based semiconductor device according to any one of the first to thirty-second inventions, wherein the nitride-based semiconductor device is larger than a film thickness of the first layer.
According to the thirty-third aspect, the layer (second layer) having a larger lattice constant difference from the Si substrate is formed with a thin film than the layer (first layer) having a smaller lattice constant difference from the Si substrate. Since the first layer is a nitride semiconductor, it has a smaller lattice constant than the Si substrate. That is, when a nitride semiconductor layer is formed on a Si substrate, there is a difference in lattice constant, so that compressive stress and tensile stress act on the interface between the Si substrate and the nitride semiconductor layer, respectively. Specifically, when a first layer made of a nitride semiconductor is formed on a Si substrate, compressive stress acts on a Si substrate having a large lattice constant, whereas tensile stress acts on a first layer having a small lattice constant. . Since tensile stress acts on the first layer, if the first layer continues to grow, cracks will occur on the growth surface. Further, the occurrence of this crack makes it difficult to further grow the nitride semiconductor layer. Here, when the second layer made of a nitride semiconductor having a larger lattice constant difference than the first layer is formed as a thin film, the second layer is formed at the interface between the first layer and the second layer. A tensile stress acts on the layer, and a compressive stress acts on the first layer. That is, since compressive stress acts on the growth surface of the first layer that continues to have tensile stress, the occurrence of cracks can be suppressed. In other words, the first layer can be formed while suppressing the occurrence of cracks, and is made of a nitride semiconductor that suppresses cracks by forming a multilayer film structure in which the first layers and the second layers are alternately laminated. A buffer region can be obtained.
Further, a second layer in which the first layer and the second layer are alternately stacked on the first region where the occurrence of cracks between the first layer and the second layer is suppressed on the Si substrate. By forming the region, a nitride semiconductor layer with good crystallinity can be formed. Here, according to the thirty-fifth aspect, the film thickness of the first layer in the first region is larger than the film thickness of the first layer in the second region, that is, the second region has. The thickness of the first layer is a layer thinner than the thickness of the first layer included in the first region. Thereby, a nitride semiconductor layer with good crystallinity can be obtained. The second region exhibits its function by being on the first region. For example, a nitride semiconductor layer with good crystallinity cannot be obtained even if the second region having the same thickness is directly formed on the Si substrate. That is, the effect can be exhibited by forming the second region on the Si substrate and on the film in which the generation of cracks is suppressed.
From the above, according to the thirty-third aspect, a nitride semiconductor layer with good crystallinity can be obtained.
In addition, a buffer region is provided between the Si substrate and the nitride semiconductor layer, a first crystal region and a second crystal region are provided on the surface of the Si substrate, and the first crystal region includes Al and Si. In the case where the second crystal region has a second crystal containing a GaN-based semiconductor containing Si, the buffer region includes a first region on the substrate side, The first region has a second region farther from the Si substrate than the first region, and the first region and the second region are a first layer made of a nitride semiconductor, and the first layer Each of the first regions has a multilayer structure in which a second layer made of a nitride semiconductor having a smaller film thickness and a composition different from that of the first layer is alternately stacked. The film thickness of the layer is preferably larger than the film thickness of the first layer included in the second region.
[0063]
A thirty-fourth invention comprises a Si semiconductor protection element portion having a Si substrate, and a light emitting element structure portion in which a nitride semiconductor layer is laminated on the substrate, the protection element portion and the light emitting element structure portion. In the nitride semiconductor device according to any one of the first to thirty-third inventions, the junction is formed of a p-type Si semiconductor and an n-type nitride semiconductor layer.
The nitride semiconductor light-emitting element portion laminated on the Si substrate and the Si protection element are a semiconductor element joined by an n-type nitride semiconductor and p-Si, whereby the n-GaN / p At the -Si interface, a current can flow at a smaller voltage than before, and each element, that is, the LED and the protection element are preferably driven, and the characteristics of each element are improved.
[0064]
In a thirty-fifth aspect of the invention, the semiconductor element is a three-terminal element, and the three terminals oppose the main surface of the light-emitting structure portion provided with the p and n electrodes and the light-emitting element structure portion of the substrate. The nitride-based semiconductor element according to the thirty-fourth aspect of the invention is an n-electrode of the protective element portion provided on the main surface.
[0065]
In a thirty-sixth aspect of the present invention, there is provided a wiring in the semiconductor element so that the n electrode provided on the main surface of the substrate on which the light emitting element structure is provided and the p electrode of the light emitting structure are connected. A nitride-based semiconductor device according to a thirty-fourth aspect of the invention having an provided internal circuit.
[0066]
In a thirty-seventh aspect of the invention, the semiconductor element is a two-terminal element, and the two terminals are provided on a main surface facing an n-electrode of the light-emitting structure portion and a substrate main surface on which the light-emitting structure portion is provided. The nitride-based semiconductor device according to the thirty-fourth aspect of the invention is an n-electrode in the protective element portion.
[0067]
[0068]
A thirty-eighth aspect of the invention is a method for manufacturing a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, wherein a p-type impurity is added to the Si substrate by diffusion, and a p-type impurity-added Si region is formed A method of manufacturing a nitride-based semiconductor device comprising: a first step of forming on the Si substrate surface side; and a second step of growing an n-type nitride semiconductor layer on the Si region.
For example, in a nitride-based semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and the active region is electrically conductive in the Si substrate. When the type is p-type, the junction portion between the Si substrate and the nitride semiconductor layer and a region near the junction have a higher concentration of p-type impurities than the substrate-side region outside the junction vicinity region. By including an Si layer or Si region and an n-type nitride semiconductor layer having an n-type impurity at a higher concentration than the nitride semiconductor region outside the junction vicinity region, the conductivity type of the active region in the Si substrate is set to p. Can be a mold. Further, for example, in a nitride semiconductor device having a nitride semiconductor layer on a Si substrate, the active region includes at least a part of the Si substrate and the nitride semiconductor layer, and a large number of active regions in the Si substrate. When the carrier is a hole, Si having a higher concentration of p-type impurities in the junction portion between the Si substrate and the nitride semiconductor layer and in the vicinity thereof than in the substrate-side region outside the junction vicinity region. By having an n-type nitride semiconductor layer having a higher concentration of n-type impurities than the nitride semiconductor region outside the junction region near the junction region or Si region, majority carriers in the active region in the Si substrate are holes and can do.
[0069]
A thirty-ninth aspect of the invention is a method for manufacturing a nitride-based semiconductor element according to the thirty-eighth aspect, wherein the nitride semiconductor layer element is an active region in which negative charges move in the Si layer or Si region.
[0070]
A forty-ninth aspect of the invention is the nitride-based semiconductor according to the thirty-eighth aspect or the thirty-ninth aspect of the invention, comprising a step of laminating at least a p-type nitride semiconductor layer to form a laminated structure of light emitting elements after the second step. It is a manufacturing method of an element.
[0071]
A forty-first aspect of the present invention is a method of manufacturing a nitride-based semiconductor device having an element structure including a nitride semiconductor layer on a Si substrate, wherein a Si semiconductor layer is used as the layer of the first conductivity type region of the element structure. A Si growth step of growing on a substrate; a first nitride semiconductor layer growth step of growing a first nitride semiconductor layer on the Si layer as a layer of the first conductivity type region; and the element And a second nitride semiconductor layer growth step of growing a second nitride semiconductor layer as a layer of the second conductivity type region of the structure.
[0072]
According to a forty-second invention, in a method for manufacturing a nitride-based semiconductor device having an element structure including a nitride semiconductor layer on a Si substrate, the surface side of the Si substrate is used as a layer of the first conductivity type region of the element structure. A Si growth step for growing a second conductivity type Si region different from the first conductivity type region, and a first nitride semiconductor layer for growing a first nitride semiconductor layer on the Si region as a layer of the first conductivity type region. A nitride semiconductor layer growth step, and a second nitride semiconductor layer growth step for growing a second nitride semiconductor layer as a layer of the second conductivity type region of the element structure. It is a manufacturing method of a semiconductor element.
[0073]
In a forty-third invention, in the step of growing the first nitride semiconductor layer, the n-type impurity is doped and grown, and the first conductivity type region is an n-type region. 1 is a method for manufacturing a nitride-based semiconductor device according to the invention.
[0074]
In a forty-fourth aspect of the invention, the first conductivity type region is an n-type region, the second conductivity type region is a p-type region, and the element has a light emitting element structure. A method for manufacturing a nitride semiconductor device according to any one of the above.
[0075]
According to a forty-fifth aspect of the present invention, in the first step, the Si region is formed by coating the surface of the Si substrate with a film containing a p-type impurity of a Si semiconductor and diffusing the p-type impurity into the substrate. This is a method for manufacturing a nitride semiconductor device according to the thirty-eighth invention or the forty-second invention.
[0076]
A forty-sixth aspect of the present invention relates to the thirty-eighth aspect or the forty-second aspect in which the first step forms a Si region by supplying a p-type impurity source gas of Si semiconductor to the surface of the Si substrate under heat treatment. This is a method for manufacturing a nitride semiconductor device.
[0077]
In a forty-seventh aspect of the invention, any one of the thirty-ninth to forty-sixth aspects of the invention, wherein the Si substrate has a p-type impurity, and the Si layer or Si region is larger than the p-type impurity concentration of the Si substrate in the first step. This is a method for manufacturing a nitride semiconductor device according to one of the above.
[0078]
A forty-eighth aspect of the present invention is a method for manufacturing a nitride semiconductor device according to the forty-seventh aspect of the present invention, wherein the p-type impurity in the first step is B (boron).
[Brief description of the drawings]
[0079]
FIG. 1 is a view showing a part of a nitride semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram for explaining an energy band for a part of the nitride semiconductor device according to the embodiment of the present invention.
[FIG. 3] A diagram illustrating an energy band of a part of the nitride-based semiconductor device according to the embodiment of the present invention.
FIG. 4 is a diagram for explaining an energy band for a part of the nitride-based semiconductor device according to the embodiment of the present invention.
FIG. 5 is a diagram for explaining an energy band for a part of the nitride-based semiconductor device according to the embodiment of the present invention.
[FIG. 6] A diagram illustrating an energy band of a part of the nitride-based semiconductor device according to the embodiment of the present invention.
FIG. 7 is a diagram showing current-voltage characteristics (IV characteristics) of the nitride semiconductor device according to the embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention.
FIG. 9A is a schematic cross-sectional view of a semiconductor element according to one embodiment of the present invention.
FIG. 9B is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention (another embodiment of FIG. 2A).
[FIG. 10] A schematic cross-sectional view illustrating a manufacturing process of a semiconductor element according to an embodiment of the present invention.
[FIG. 11] A schematic cross-sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
FIG. 12 is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention.
FIG. 13A is a schematic diagram showing an energy band structure of “non-degenerate of both Si and nitride near the Si / GaN junction” for a part of the semiconductor device according to one embodiment of the present invention.
FIG. 13B is a schematic diagram showing an energy band structure of “degeneration of only Si near the Si / GaN junction” for a part of the semiconductor device according to the embodiment of the present invention.
FIG. 13C is a schematic diagram showing an energy band structure of “degenerate only nitride near Si / GaN junction” for a part of the semiconductor device according to one embodiment of the present invention.
FIG. 13D is a schematic diagram showing an energy band structure of “both Si and nitride degenerate in the vicinity of the Si / GaN junction” for a part of the semiconductor device according to the embodiment of the present invention.
FIG. 13E is a schematic diagram showing an energy band structure of “a forward application (LED drive) in the vicinity of a Si / GaN junction” of a part of a semiconductor device according to an embodiment of the present invention;
FIG. 14 is a diagram showing current-voltage characteristics of an experimental example according to an embodiment of the present invention.
FIG. 15 is a schematic diagram showing an energy band structure of a Si / GaN heterojunction according to the present invention.
FIG. 16 is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention and a circuit diagram substantially equivalent thereto (upper right insertion diagram).
FIG. 17A is a schematic cross-sectional view of a semiconductor element according to one embodiment of the present invention.
FIG. 17B is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention (another form of FIG. 2A).
FIG. 18A is a schematic cross-sectional view of a semiconductor element according to one embodiment of the present invention.
18B is a schematic cross-sectional view of a semiconductor element according to an embodiment of the present invention (another embodiment of FIG. 3A).
FIG. 19A is a schematic cross-sectional view of a semiconductor device according to one embodiment of the present invention and a substantially equivalent circuit diagram (upper right insertion diagram).
FIG. 19B is a schematic plan view of a semiconductor element (FIG. 4A) according to an embodiment of the present invention.
FIG. 20 is a view showing a nitride semiconductor device according to Example 1 of the present invention.
FIG. 21 is a view showing a nitride semiconductor device according to Example 2 of the present invention.
FIG. 22 is a view showing a nitride semiconductor device according to Example 3 of the present invention.
FIG. 23 is a view showing a nitride semiconductor device according to Example 4 of the present invention.
FIG. 24 is a diagram showing an energy band diagram in a conventional nitride-based semiconductor device.
FIG. 25 is a schematic diagram showing an energy band structure of a Si / GaN heterojunction according to the present invention.
[Explanation of symbols]
[0080]
DESCRIPTION OF SYMBOLS 1001 ... Nitride based semiconductor element, 1001-1 ... Nitride based semiconductor element, 1001-2 ... Nitride based semiconductor element, 1001-3 ... Nitride based semiconductor element, 1001-4 ... Nitride based semiconductor element, 1002 ... Si substrate, 1003 ... nitride semiconductor layer, 1004 ... n-type nitride semiconductor layer, 1005 ... active layer, 1006 ... p-type nitride semiconductor layer, 1007 ... positive electrode, 1008 ... negative electrode, 2010 ... Si substrate {2010a ... n-Si substrate, 2010b ... p-Si substrate, 2010c ... non-conductive Si substrate}, 2011 ... p-Si layer (region), 2012 ... n-Si region, 2015 ... n electrode (Si substrate electrode), 2020 ... Dissimilar junction (Si / GaN junction), 2021 ... n-type layer (n-type nitride semiconductor layer), 2022 ... active layer (GaN-based semiconductor), 2023 ... p-type layer (p-type nitride) Conductor layer), 2025... N electrode (2025a... Electrode on side of laminated structure 2140 of Si substrate 2010, 2025b... Electrode of Si layer / region 2011), 2026... P electrode, 2027. Si substrate (Si substrate 2010 before Si layer 2031 (2011) formation, Si substrate 2010 after 2030 'element formation), 2031 ... Si layer (2031a substrate side [low concentration], 2031b semiconductor laminated structure 2140 side [high concentration], 2031' Si layer 2011) after device formation, 2040 ... Si substrate (before Si region 2042 (2011) formation), 2041 ... Si diffusion region (back side 2041a, front side 2041b), 2042 ... Si diffusion region (after Si formation [2042] 'After formation of the stack 2140)), 2045 ... impurity source gas, 2046 ... deposit, 2047 ... diffusion impurity 2047a gas supply, 2047b gas stop), 2050 ... Si substrate (Si substrate 2010 before Si region 2053 (2011) formation, 2050'Si region 2053 formation, 2050 "stacked structure 2140 formation Si) 2010), 2051 ... impurity source Coating, 2053... Impurity diffusion region (back side 2053a, surface side 2053b, Si region 2011 after formation of 2053 'stack 2140), 2045 ... impurity source gas, 2046 ... deposit, 2047 ... diffusion impurity (at 2047a gas supply, 2047b) 2060 (2070), 2063 (2073), 2066... P-type impurity distribution during Si region / layer formation, 2062 (2072), 2065... P-type impurity distribution during Si region formation (diffusion), 2061 (2071), 2064 (2074), 2067 ... laminated structure P-type impurity distribution after formation of structure 2140, 2080, 2081, 2082 ... n-type impurity distribution (after formation of stacked structure 2140, in n-type nitride semiconductor layer), 2090-2096 ... n-type nitride semiconductor layer, 2100 ... light emission Elements 2110 ... First conductivity type region, 2120 ... Second conductivity type region, 2130 ... Stack structure of light emitting element, 2140 ... Stack structure of nitride semiconductor, 3110 ... Protection element portion, 3020 ... Dissimilar junction, 3025 ... Electrode, 3026 ... Electrode, 3027 ... Pad electrode, 3040 ... Wiring, 3200 ... Wiring
BEST MODE FOR CARRYING OUT THE INVENTION
[0081]
The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings.
[0082]
FIG. 1 is a diagram showing a part of a nitride-based semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 1, the nitride-based semiconductor device 1001 according to the first embodiment of the present invention has a nitride semiconductor layer 1003 on a Si substrate 1002. The nitride semiconductor layer 1003 includes an n-type nitride semiconductor layer 1004, an active layer 1005, and a p-type nitride semiconductor layer 1006. Among these, the n-type nitride semiconductor layer 1004 is in contact with the Si substrate 1002. ing. As shown in FIG. 1, the active region of the Si substrate 1002 has a p-type conductivity.
In the first embodiment, the case where the nitride semiconductor layer 1003 has the active layer 1005 will be described in order to facilitate understanding of the present invention. However, in the present invention, the nitride semiconductor layer 1002 is active. The layer 1005 may be omitted, and in this case, a light-emitting region that emits light is formed at the interface between the n-type nitride semiconductor layer 1004 and the p-type nitride semiconductor layer 1006.
In the nitride-based semiconductor device 1000 according to the first embodiment, the active region of the Si substrate 1002 is not the n-type but the p-type. In this way, in the nitride-based semiconductor device using Si for the substrate, The forward voltage (Vf) can be made lower than that of the conventional n-type Si substrate. Here, if the Fermi level of the active region of the Si substrate 1002 is present in the valence band and the Fermi level of the active region of the nitride semiconductor layer 1003 is present in the conduction band, degeneration occurs. It is considered that the Vf can be lowered compared to the conventional case. In this degenerated state, it is preferable that the Si substrate is completely degenerated, and it is more preferable that both the Si substrate and the nitride semiconductor layer are degenerated. Even when the Fermi level does not exist in the valence band on the Si substrate side and in the conduction band on the nitride semiconductor layer side at the time of bonding, an energy band structure similar to degeneracy is obtained by applying an electric field. It is presumed that there are similar effects. As described above, according to the first embodiment, in the nitride-based semiconductor device using Si for the substrate, it is possible to flow a larger current with a smaller voltage than in the conventional case, and the forward voltage (Vf) is made higher than in the conventional case. It is thought that it can be lowered. However, the effect of the present embodiment has been experimentally confirmed, and the theoretical explanation here is a hypothesis. This hypothetical theory does not limit the present invention in any way.
[0083]
Hereinafter, the nitride semiconductor device 1001 according to the first embodiment of the present invention will be described in more detail.
[Si substrate 1002]
The active region of the Si substrate 1002 is p-type or majority carriers are holes.
Although the present invention does not limit the hole concentration in the active region of the Si substrate 1002, this hole concentration is approximately 1 × 10 10. ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 It is preferable that ¹⁹ cm ^-3 About 2 × 10 ²⁰ cm ^-3 The following is more preferable.
Although the present invention does not limit the concentration of p-type impurities (such as boron and aluminum) in the active region of the Si substrate 1002, the concentration of p-type impurities (such as boron and aluminum) is approximately 1 × 10. ¹⁸ cm ^-3 About 1 × 10 ²² cm ^-3 It is preferable that ¹⁹ cm ^-3 About 2 × 10 ²¹ cm ^-3 The following is more preferable.
According to the Si substrate 1002 according to the first embodiment, a large number of holes are generated in the active region, and the Fermi level of the active region of the Si substrate 1002 has a lower potential than that in the valence band. Therefore, it is considered that the Fermi level of the active region of the Si substrate 1002 is aligned with the Fermi level of the active region of the n-type nitride semiconductor layer 1004. It is also considered that the depletion layer between the active region of the Si substrate 1002 and the active region of the nitride semiconductor layer 1003 is also thinned. In this way, a larger number of electrons are injected from the valence band of the Si substrate into the conduction band of the n-type nitride semiconductor layer 1004. In the nitride semiconductor device 1001 using Si for the substrate, the forward direction is obtained. It is considered that the voltage (Vf) can be further reduced.
Further, the present invention does not limit the resistivity in the active region of the Si substrate 1002, but this resistivity is preferably about 0.05 Ωcm or less, more preferably about 0.02 Ωcm or less. In this way, in nitride-based semiconductor device 1001, a larger current can be passed with a smaller voltage, and the forward voltage (Vf) can be further lowered.
As will be described later, in the present invention, the entire Si substrate 1002 may be an active region, or a part of the Si substrate 1002 may be an active region, and these are appropriately selected depending on, for example, the position where the negative electrode is formed. The Further, the hole concentration, the p-type impurity concentration, and the resistivity described above may be as long as at least a part of the active region in the Si substrate 1002 has the above-described values, and all the active regions in the Si substrate 1002 have the above-described values. There is no need to take it. Accordingly, the present invention includes all cases (1) to (4) below.
(1) The case where the entire Si substrate 1002 is an active region, and the entire active region has the hole concentration, p-type impurity concentration, and resistivity described above.
(2) The case where the entire Si substrate 1002 is an active region, and a part of the active region has the above-described hole concentration, p-type impurity concentration, and resistivity.
(3) A part of the Si substrate 1002 is an active region, and all of the active region has the above-described hole concentration, p-type impurity concentration, and resistivity.
(4) A part of the Si substrate 1002 is an active region, and a part of the active region has the above-described hole concentration, p-type impurity concentration, and resistivity.
However, in order to facilitate understanding of the present invention, the above description lists the conditions under which the effects of the present invention are best exhibited. The type / concentration, hole concentration, and resistivity of the p-type impurity are as described above. Even if they are different from each other, they are included in the present invention and the effects of the present invention can be obtained. In the above, the numerical value taken by the type / concentration, hole concentration, and resistivity of the p-type impurity is set to “substantially numerical value”, but this is strictly the same as the type / concentration, hole concentration, and resistivity of the p-type impurity. This means not only the case where the numerical value is taken, but also the case where the numerical value mentioned above is not strictly taken.
If the Si substrate 1002 is in contact with the (0001) plane of the nitride semiconductor layer 1003 at the (111) plane, dislocation due to mismatch of lattice constants between the Si substrate 2 and the nitride semiconductor layer 1003. Can be minimized.
In addition, although this invention does not limit the measuring method of impurity concentration, impurity concentration can be measured by secondary ion mass spectrometry (SIMS; Secondary Ion Mass Spectrometry), for example.
[Nitride semiconductor layer 1003]
(N-type nitride semiconductor layer 1004)
The n-type nitride semiconductor layer 1004 has, for example, the general formula In _e Al _f Ga _1-ef N (0 ≦ e, 0 ≦ f, e + f ≦ 1), which may be a single layer or a plurality of layers, but in order to obtain a nitride semiconductor layer 1003 with few crystal defects, GaN or f Al with a value of 0.2 or less _f Ga _1-f N is preferable. Further, the thickness of the n-type nitride semiconductor layer 1004 is preferably 0. In order to reduce the resistance value and the forward voltage (Vf) of the nitride semiconductor device 1 while preventing the occurrence of cracks. By setting the thickness to 1 μm or more and 5 μm or less, a nitride semiconductor element having a low Vf can be obtained. Further, it is more preferably 0.3 μm or more and 1 μm or less, and by setting the thickness to 0.3 μm or more, a nitride semiconductor element structure (at least an n-type nitride semiconductor layer and a p-type nitride semiconductor layer) with good crystallinity is obtained. In addition, when the thickness is 1 μm or less, cracks are hardly generated in the nitride semiconductor device structure, and the yield is improved. In the n-type nitride semiconductor layer, the layer closest to the Si substrate is provided with a thickness of 10 nm or more so that electrons are preferably injected from the Si substrate into the n-type nitride semiconductor layer. Become. Preferably, it is preferable from the viewpoint of conductivity and crystallinity to provide a layer of 10 nm to 300 nm and further provide another layer such as an n-side cladding layer thereon. The side closest to the Si substrate is preferably an n-type GaN layer, and electrons are most preferably injected from the Si substrate into the n-type nitride semiconductor layer.
Further, in the case of a double heterojunction nitride semiconductor element structure in which an active layer is provided between the n-type nitride semiconductor layer and the p-type nitride semiconductor layer, the n-side cladding layer is more than the active layer. It is preferable to have an n-type nitride semiconductor layer having a large band gap energy on the active layer side. Functionally speaking, it prevents the overflow of holes from the p-type nitride semiconductor layer side, and the probability of light emission recombination in the active layer It becomes the layer which raises.
Furthermore, when a plurality of n-type nitride semiconductor layers are provided, AlN and Al are preferably disposed at any position, preferably closer to the Si substrate side than the n-side cladding layer. _a Ga _1-a A multilayer film in which N (0 <a <1) is repeatedly stacked, a multilayer film in which AlN and GaN are repeatedly stacked, or the like may be provided. A physical semiconductor layer can be obtained with good crystallinity.
Although omitted for convenience of description, a nitride semiconductor element structure with good crystallinity is obtained by providing a buffer layer (not shown) between the Si substrate 1002 and the n-type nitride semiconductor layer 1004. This is preferable. The material for the buffer layer is preferably Al. _a Ga _1-a A nitride semiconductor represented by N (0 ≦ a ≦ 1), more preferably, AlN is used. By forming these buffer layers, lattice mismatch between the Si substrate 1002 and the n-type nitride semiconductor layer 1004 can be relaxed. The thickness of the buffer layer may be at least thinner than the layer closest to the Si substrate of the n-type nitride semiconductor layer, and is preferably 0.25 nm or more (one atomic layer or more) and less than 10 nm. By setting the thickness to 0.25 nm or more, it suitably functions as a buffer layer. By setting the thickness to less than 10 nm, the electrical characteristics between the Si substrate and the n-type nitride semiconductor layer are the same as when no buffer layer is provided. The electrical characteristics can be obtained. In other words, by providing the buffer layer in such a range of film thickness, the nitride semiconductor layer thereon is improved in crystallinity and the same electrical characteristics as when the buffer layer is not provided are obtained. From this point of view, the Si substrate substantially injects electrons into the n-type nitride semiconductor layer.
Although the present invention does not limit the electron concentration of the n-type nitride semiconductor layer 1004, the n-type nitride semiconductor layer 1004 has an electron concentration of approximately 1 × 10 4 in its active region. ¹⁷ cm ^-3 About 1 × 10 ²¹ cm ^-3 The following is preferable, and is approximately 2 × 10 ¹⁸ cm ^-3 About 1 × 10 ²⁰ cm ^-3 The following is more preferable. Although the present invention does not limit the n-type impurity concentration of the n-type nitride semiconductor layer 1004, the n-type nitride semiconductor layer 1004 has an n-type impurity concentration in the active region of approximately 1 × 10. ¹⁷ cm ^-3 About 1 × 10 ²² cm ^-3 The following is preferable, and is approximately 2 × 10 ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 The following is more preferable. In this case, it is considered that a large number of electrons are generated in the active region of the n-type nitride semiconductor layer 1004, and the Fermi level of the active region of the n-type nitride semiconductor layer 1004 exists in the conduction band. Further, it is considered that the depletion layer between the active region of the Si substrate 1002 and the active region of the nitride semiconductor layer 1003 becomes thin. As a result, a larger number of electrons are injected from the valence band of the Si substrate 1002 into the conduction band of the n-type nitride semiconductor layer 1004, and the forward voltage (Vf) can be further reduced. it is conceivable that.
However, in order to facilitate the understanding of the present invention, the above description lists the conditions under which the effects of the present invention are best performed, and the type / concentration and electron concentration of n-type impurities are different from those described above. However, it is included in the present invention, and the effects of the present invention can be obtained. In the above, the numerical value taken by the type / concentration and electron concentration of the n-type impurity is set to “substantially numerical value”. Of course, strictly speaking, it also includes the case where the above numerical values are not taken.
(Active layer 1005)
For the active layer 5, a single quantum well structure or a multiple quantum well structure can be used, and a nitride semiconductor containing In and Ga, preferably In _a Ga _1-a N (0 ≦ a <1). In the case of using a multiple quantum well structure, the active layer 5 has a barrier layer and a well layer. The barrier layer is, for example, undoped GaN, and the well layer is, for example, undoped In _0.35 Ga _0.65 N. In addition, the thickness of the entire active layer is not particularly limited, and the thickness of the active layer is set by adjusting the number of layers and the order of stacking the barrier layers and well layers in consideration of the emission wavelength and the like. Can do.
(P-type nitride semiconductor layer 1006)
The p-type nitride semiconductor layer 1006 includes at least AlxInyGa1-xyN (0 ≦ x, 0 ≦ y, x + y <1), and may be a single layer or a plurality of layers. In the case of having a double heterojunction nitride semiconductor element structure in which an active layer is provided between the p-type nitride semiconductor layer and the p-type nitride semiconductor having a larger band gap energy than the active layer It is sufficient that there is at least a layer, and functionally, it is sufficient that there is at least a layer that prevents the overflow of electrons from the n-type nitride semiconductor layer side and increases the probability of light emission recombination in the active layer.
Further, preferably, in order from the Si substrate 1002 side, a p-type cladding layer (not shown) and a p-type contact layer (not shown) on which a positive electrode is formed are provided.
The p-type cladding layer has a multilayer film structure (superlattice structure) or a single film structure. When the p-type cladding layer has a superlattice structure, the crystallinity can be improved and the resistivity can be lowered, so that the forward voltage (Vf) can be lowered. As the p-type impurity doped in the p-type cladding layer, elements of Group IIA and IIB of the periodic table such as Mg, Zn, Ca and Be are selected, and Mg, Ca and the like are preferably used as p-type impurities. In addition, the p-type cladding layer doped with p-type impurities is made of Al containing p-type impurities. _t Ga _1-t In the case of a single layer composed of N (0 ≦ t ≦ 1), the light emission output is slightly reduced, but the electrostatic withstand voltage can be improved to be as good as that of the superlattice.
The p-type contact layer has the general formula In _r Al _s Ga _1-rs It can be formed using a nitride semiconductor represented by N (0 ≦ r <1, 0 ≦ s <1, r + s <1), but is preferably 3 in order to form a layer having good crystallinity. An elemental mixed crystal nitride semiconductor, more preferably a nitride semiconductor composed of binary mixed crystal GaN containing no In or Al. Furthermore, when the p-type contact layer is a binary mixed crystal containing no In or Al, ohmic contact with the positive electrode can be made better, and luminous efficiency can be improved. As the p-type impurity of the p-type contact layer, various p-type impurities similar to the p-type cladding layer can be used, but Mg is preferable. When the p-type impurity doped in the p-type contact layer is Mg, p-type characteristics as a nitride semiconductor layer can be easily obtained, and ohmic contact can be easily formed.
[0084]
FIG. 7 compares Vf in the nitride-based semiconductor element (p-type Si substrate) according to the first embodiment of the present invention and Vf in the conventional nitride-based semiconductor element (n-type Si substrate). FIG. The LED chip size in this experiment is 100 μm × 100 μm, which is about one-tenth of the area of currently common LEDs.
The current is 5 mA (50 A / cm ² As shown in FIG. 7, the Vf of the conventional nitride-based semiconductor device (n-type Si substrate) is 5.1 V, whereas the first of the present invention is compared. Vf of the nitride semiconductor device (p-type Si substrate) according to the embodiment was 4.0V. Therefore, as far as this experiment is concerned, Vf is improved by 1.1 V according to the first embodiment of the present invention.
Further, as shown in FIG. 7, the rising voltage is 3.2 V for the nitride semiconductor device according to the first embodiment of the present invention and 4.2 V for the conventional nitride semiconductor device. Therefore, as far as this experiment is concerned, the rising voltage is improved by about 1 V according to the first embodiment of the present invention. Thus, according to the first embodiment, a nitride semiconductor element having a Vf lower than that of the conventional one can be obtained. In addition, it is considered that the IV characteristic is substantially linear at the junction between the nitride semiconductor layer and the Si substrate, and good ohmic characteristics are obtained. Here, “substantially linear” means not only that the IV characteristic is strictly linear but also includes a case where it is not strictly linear.
[0085]
FIG. 8 is a diagram showing a nitride semiconductor device according to the second embodiment of the present invention.
[0086]
As shown in FIG. 8, a nitride semiconductor device 2100 according to the second embodiment of the present invention includes a nitride semiconductor layer (laminated body) on a Si substrate 2010 with a Si layer / Si region 2011 interposed therebetween. 2140. The nitride semiconductor layer 2140 includes an n-type nitride semiconductor layer 2021, an active layer 2022, and a p-type nitride semiconductor layer 2023, of which the n-type nitride semiconductor layer 2022 is an Si layer / Si region. It is in contact with 2011. In the example of FIG. 8, the Si substrate 2010b and the Si layer / Si region 2011 have a p-type conductivity.
[0087]
In the second embodiment, the case where the nitride semiconductor layer (stacked body) 2140 includes the active layer 2022 will be described for easy understanding of the present invention. However, the light emitting element of the semiconductor element of the present invention is described. In this case, the nitride semiconductor layer 2140 may not include the active layer 2022. In this case, the light emitting region that emits light at the interface between the n-type nitride semiconductor layer 2021 and the p-type nitride semiconductor layer 2023 Become.
[0088]
In the nitride-based semiconductor device according to the second embodiment, the Si substrate 2010b and the Si layer / Si region 2011 are not the n-type but the p-type. At the semiconductor element, specifically, at the Si / GaN heterojunction interface 2020, the forward voltage (Vf) can be made lower than that of a conventional n-type Si substrate or Si layer / Si region. Here, the Fermi level of the active region of the Si substrate 2010b and the Si layer / Si region 2011 is present in the valence band, and the Fermi level of the active region of the nitride semiconductor layer 2140 is present in the conduction band. If it does, it will be considered that it will be in a degeneracy state, and it will be considered that Vf was able to be lowered | hung conventionally compared with the degenerate state. In this degenerated state, it is preferable that the Si substrate is completely degenerated, and it is more preferable that both the Si substrate and the nitride semiconductor layer are degenerated. Even when the Fermi level does not exist in the valence band on the Si substrate side and in the conduction band on the nitride semiconductor layer side at the time of bonding, an energy band structure similar to degeneracy is obtained by applying an electric field. It is presumed that there are similar effects. Thus, according to the second embodiment, Si can be used for the substrate, and a semiconductor element having a Si / GaN heterojunction interface can flow a larger current with a smaller voltage than in the past. It is considered that (Vf) can be made lower than before. However, the effect of the second embodiment has been experimentally confirmed, and the theoretical explanation here is a hypothesis. This hypothetical theory does not limit the present invention in any way.
[0089]
Hereinafter, the semiconductor element 2100 according to the second embodiment of the present invention will be described in more detail.
[0090]
[Si substrate 2010]
As shown in FIGS. 8 and 9, which are examples of light emitting elements, the Si substrate 2010 has various conductive properties such as a p-type substrate 2010a, an n-type substrate 2010b, and a non-conductive substrate 2010c. Alternatively, a substrate having partial conductivity can be used.
[0091]
If the Si substrate 2010 is in contact with the (0001) plane of the nitride semiconductor layer 2140 at the (111) plane, between the Si substrate 10 or the Si layer / Si region 2011 and the nitride semiconductor layer 2140 Dislocations due to lattice constant mismatch can be minimized.
[0092]
[Si layer / Si region 2011]
In the present invention, the Si layer 2011 or Si region 2011 on the Si substrate, or at least the vicinity of the Si / GaN heterojunction interface or the first conductivity type region of the device is p-type or majority carriers are holes. Although the hole concentration is not limited, the hole concentration is approximately 1 × 10 10. ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 It is preferable that ¹⁹ cm ^-3 About 2 × 10 ²⁰ cm ^-3 The following is more preferable. The concentration of the p-type impurity (boron, aluminum, etc.) is not limited, but the concentration of the p-type impurity (boron, aluminum, etc.) is approximately 1 × 10. ¹⁸ cm ^-3 About 1 × 10 ²² cm ^-3 It is preferable that ¹⁹ cm ^-3 About 2 × 10 ²¹ cm ^-3 The following is more preferable.
[0093]
In the present invention, the Si semiconductor, for example, the (Si semiconductor) substrate 2010, for example, the n-type substrate 2010a, the p-type substrate 2010b, and the Si (semiconductor) layer / region 2011 are doped with impurities in order to have each conductivity type. N-type impurities are 5B group, specifically P (phosphorus), As (arsenic), Sb (antimony), and p-type impurities are 3B group, specifically B (boron), Al. , Ga, Ti and the like, and B is preferred.
[0094]
[Formation of Si Layer 2011]
Hereinafter, the formation of the Si layer / region 2011 in the present invention will be described with reference to FIGS. 10 to 12, and (b-2), (c-2), and (d-2) in each drawing are the layers and regions, respectively. FIG. 2 schematically shows the amounts of n-type (left side) and p-type (right side) impurities corresponding to the cross-sectional views (b-1), (c-1), and (d-1) of FIG. These impurity distributions are not limited to the corresponding relationship with the cross-sectional view, and can take various distributions.
[0095]
In the present invention, the Si semiconductor layer can be formed on the Si substrate 2010 by using a conventionally known method such as metal organic chemical vapor deposition (MOVPE) or thermal CVD. Hereinafter, the metal organic chemical vapor deposition method will be described, but the present invention is not limited to this, and the layer can be formed by various methods such as physical vapor deposition such as sputtering, chemical vapor deposition such as (thermal) CVD, MBE, and the like. As described above, the formation of the Si semiconductor layer 2011 which is one embodiment of the present invention is crystal growth of the same material on the Si substrate, that is, homoepitaxial growth. Thereby, higher doping can be achieved by forming a thick layer, improving crystallinity, and improving crystallinity.
[0096]
Specifically, referring to FIG. 12, a Si semiconductor crystal is grown on a Si substrate 2030 (FIG. 12A) to form a Si layer 2031. At that time, desired impurities, specifically, A p-type impurity is doped to form the Si layer surface side as a high-concentration impurity layer (FIG. 12B), and then a nitride semiconductor stacked structure 2140 of the nitride semiconductor layer of the first conductivity type region is formed. 2091 and 2092 are stacked (FIG. 12C).
[0097]
When the Si layer is grown, a distribution (distribution 2060) having a substantially uniform concentration in the layer 2031 as shown in the impurity distribution of FIG. 12 (b-2) may be used, as shown in FIG. 12 (b-1). In addition, the distribution 2070 can be changed so that the surface layer 2031b has a higher concentration than the deep layer 2031a as two layers 2031a and 2031b having different concentrations by changing the concentration in the middle of the layer. That is, a desired impurity distribution can be obtained by arbitrarily changing the doping amount during the layer growth. In particular, as shown in the distribution 2070, the front side 2031b is doped at a higher concentration than the region 2031a on the back side of the substrate (the side facing the surface on which the nitride semiconductor multilayer structure 2140 is provided). In this case, the crystallinity can be improved, and at the end of crystal growth, that is, in the vicinity of the surface, doping can be carried out at a high concentration to smooth the movement of charges at the Si / GaN junction.
[0098]
At this time, as for the doping amount of the region other than the vicinity of the Si / GaN heterojunction, for example, the region 2031a, as shown in FIG. 9A, the surface side 2011b of the Si layer 2011 is an active region, that is, the first conductivity type region 2110. In the case where the deep layer side 2011a is not an active region, in the case of an element structure, it can be formed without addition or doped with a reverse conductivity type impurity. In this case, preferably, in the first stage of growth, it plays a role of crystal recovery and crystallinity improvement, so that the amount of impurities is preferably as low as possible, and no addition is most preferable.
[0099]
Also, after the formation of the stacked structure 2140 by heat diffusion from the distribution 2060 (70) (FIG. 12B-2) at the time of forming the Si layer due to heat at the time of forming the nitride semiconductor stacked structure 2140, FIG. As shown in (c-2), the impurities diffuse to the deep layer side, that is, the low concentration region side, and the concentration on the surface layer side of the Si layer 2031 also decreases. For this reason, if a large impurity concentration difference is provided between the surface layer side 2031b and the deep layer side 2031a, the diffusibility tends to be high. It is preferable that the surface layer region has a certain thickness.
[0100]
The preferable film thickness of the Si layer is in the range of 0.1 μm or more and 10 μm or less, and if it is less than 0.1 μm, it becomes difficult to control the impurity diffusion, especially after the formation of the laminated structure 2140. If it exceeds, the crystallinity of the Si layer will deteriorate. Preferably, impurity diffusion can be controlled with appropriate crystallinity in the range of 0.2 μm or more and 1 μm or less, and a favorable element structure, particularly the first conductivity type region, can be formed. Specifically, the surface side 2011b region having a certain thickness is formed to compensate for thermal diffusion during the subsequent formation of the stacked structure 2140, and the high concentration region is provided deep, so that the concentration of the surface region 2011b is increased. Since the gradient can be kept low, a suitable high-concentration Si layer 2011, particularly the surface side 2011a, is maintained even after the element is formed. In particular, the film thickness range is a preferable film thickness range in the formation of the high concentration layer of the surface-side Si layer 2011b. As will be described later, in the case where another element structure (integrated circuit) is provided by the Si substrate and / or Si semiconductor of the Si layer / region, the film thickness of the Si layer is set in the range of 5 μm to 10 μm. However, there is a tendency that the steepness of the p and n impurities (conductivity type) at each conductivity type partition and boundary portion is excellent.
[0101]
The preferable impurity concentration of the Si layer is 1 × 10 ¹⁸ / Cm ³ 1 × 10 or more ²² / Cm ³ Within the following range, more preferably 1 × 10 ¹⁹ / Cm ³ 2 × 10 or more ²⁰ If the impurity concentration is high, the deterioration of crystallinity becomes large and GaN-based semiconductor growth becomes difficult. If the impurity concentration is low, the barrier of charge transfer at the Si / GaN heterojunction tends to increase as described above. In particular, the concentration on the surface layer side 11b is preferably within this range.
[0102]
The above-described film thickness and impurity concentration tend to be similarly applicable to the following Si regions.
[0103]
[Formation of Si Region 2011]
In the present invention, formation of the Si region on the original Si substrate 2030 can be performed by a conventionally known method in the Si semiconductor technology, for example, ion implantation, impurity thermal diffusion (heat treatment furnace, electromagnetic wave irradiation, for example, laser annealing, lamp Annealing), particularly impurity diffusion, is either vapor phase diffusion or solid phase diffusion described below, most preferably vapor phase diffusion. Formation of the Si region on the original substrate 2030 is advantageous in that a partial region can be easily formed as compared with the Si layer. Specifically, in order to partially form the Si layer 2031 described above, a selective growth method of selectively growing from an exposed portion of a partially covered region, or etching / processing after growth, Although it can be made partial, it is not preferable because the number of processes increases, surface irregularities are formed by the presence or absence of layers, and the subsequent GaN-based semiconductor crystal growth becomes difficult. On the other hand, since the Si region is formed in the substrate and the substrate surface is substantially maintained in the original state, the subsequent GaN-based semiconductor crystal growth can be made substantially equivalent to the growth on the substrate. That is, the influence of the partial Si region is hardly exerted on the growth of the GaN-based semiconductor crystal, and various element structures can be formed.
[0104]
(Gas phase impurity diffusion)
In the present invention, as a gas phase impurity diffusion, as a basic structure, a gas phase impurity source, specifically, a p-type impurity source gas is supplied to the Si substrate 2040 under heat treatment. Then, a desired Si region 2041 is formed. The raw material of the impurity source in the gas phase is not particularly limited. In the case of a metal of an impurity element or a compound thereof, for example, B (boron), a hydride thereof, specifically, a boron hydride compound or an organic metal, The gas phase state (the above-mentioned halide, organometallic gas, etc.) is used. Preferably hydride B ₂ H ₆ Is mentioned.
[0105]
Specifically, referring to FIG. 10, an impurity source gas 2045 is supplied to the surface of the Si substrate 2040, and impurities are adsorbed to form a deposit 2046 and diffused from the deposit 2046, or diffused directly to the surface. For example, the impurity is diffused into the substrate 2040 at almost the same time as the impurity adsorption, or both of them diffuse into the substrate to form a diffusion region 2041 (FIG. 10A). Subsequently, the supply of the impurity source is stopped and further heat treatment is performed, whereby impurity diffusion occurs from the deposit 2046 (FIG. 10B), and a diffusion region 2041 that becomes the Si region 2011 is formed (FIG. 10C). )). Subsequently, a nitride semiconductor in the first conductivity type region 2110, specifically, n-type nitride semiconductor layers 2093 and 2094, etc. are stacked as the nitride semiconductor stacked structure 2140 (FIG. 10D). Here, the impurity source gas supply and the heat treatment under supply stop have been described separately. However, if the impurity diffusion under supply described above is sufficient, the heat treatment under supply stop can be omitted, while the impurity source gas supply under If there is not enough diffusion, for example, if the temperature is not sufficient for diffusion at the time of supplying the impurity source, a heat treatment under supply stop is necessary, and any of the present invention is suitable for the reaction conditions. You can choose the method. Further, the heat treatment under supply of the impurity source gas and the supply stop may be performed by repeating the supply and stop of the impurity source gas when the deposition rate of the deposit 2046 increases, for example, depending on the process conditions. It is also possible to adopt a method of thermal diffusion by heat treatment in both steps.
[0106]
In the above, the deposit tends to depend on the material and supply conditions of the impurity source gas, particularly the temperature, and the deposit can be formed at a low temperature. Internal diffusion occurs sequentially, and a diffusion region can be formed without being deposited during gas supply. On the other hand, when the deposit is once provided, high concentration doping can be expected on the substrate surface side. In the case where a deposit is formed, an organometallic compound is used as shown in the examples. In the case where a deposit is not formed, a hydride (B ₂ H ₆ Etc.) is preferably used for the impurity source gas.
[0107]
In the above description, the removal of the deposit 2046 has been omitted. However, in order to remove the deposit, the deposit 2046 is taken out from a gas phase reaction atmosphere, for example, a reaction furnace, and removed by an appropriate removing means such as a chemical etching solution. As described above, the impurity source material (deposit 2046) is dissolved, re-adsorbed, or chemically reacted with the impurity source or the carrier / atmosphere gas in the atmosphere at the time of supplying the impurity source gas or in the heat treatment atmosphere under the supply stop. In the case of being released into the atmosphere, it can be removed at the time of impurity deposition, at the time of diffusion, and after the diffusion. After the diffusion, the deposit can be removed instead of the etching gas or atmosphere.
The gas phase thermal diffusion of the present invention will be described in detail below by exemplifying the MOVPE described in this example.
[0108]
As shown in FIG. 10A, TEB (triethylboron) is used as the impurity source gas 2045, and hydrogen (H is used as the carrier gas (atmosphere gas). ₂ ) Is supplied to the Si substrate 2040 in the reaction furnace, boron or a boron compound or the like is adsorbed on the surface, and a part thereof becomes a deposit 2046, and a part is diffused as a diffusion region 2041 under the supply. Further, supply of the impurity source gas is stopped, and thermal diffusion is caused by heat treatment in the reaction furnace (FIG. 10B-1), so that a diffusion region 2042 that finally becomes the Si region 2011 is formed. At this time, when the impurity source gas is supplied and when the reaction is stopped, in order to avoid the formation of a deteriorated layer on the surface due to a chemical reaction with Si of the Si substrate 2040, an atmosphere in which Si of the substrate does not react is good, such as Ar A monoatomic gas atmosphere and a reducing atmosphere such as hydrogen are preferable, and specifically, a hydrogen atmosphere is preferable. The control of the heat treatment atmosphere when the supply is stopped is because the deposit is often not sufficiently covered with the surface, and there is a concern that the surface is partially exposed such as a porous shape. In the case where the surface is covered as a dense film and the Si substrate is not exposed to the atmosphere, the atmosphere is not limited to the above atmosphere, and an atmosphere with good diffusibility can be obtained. As illustrated in the distributions 2061 to 2062 and 2071 to 2072 in FIGS. 10B-2 and 20C-2, the diffusion region 2041 (2042) is diffused from the surface layer side 2041b (2042b), and the deep layer side 2041a ( 2042a) depends on diffusion from the surface layer side, that is, the surface side region 2041b (2042b) has a higher concentration than the deep layer side, and the vicinity of the surface is formed as the highest concentration impurity region. This distribution works well in Si / GaN heterojunction.
[0109]
Similarly to the formation of the Si layer, the Si diffusion region 2042 is thermally diffused to form the final Si region 2042 ′ when the nitride semiconductor multilayer structure 2140 is formed. Thus, the Si diffusion region 2042 needs to be formed.
[0110]
As a material of the p-type impurity source gas used for vapor phase diffusion in the present invention, TEB, B ₂ H ₆ (Diborane), TMB (trimethylboron) and the like. In the case of a hydride (eg, diborane), thermal CVD is a suitable vapor phase diffusion means.
[0111]
(Solid phase impurity diffusion)
As a second method of impurity diffusion in the present invention, as shown in FIG. 11, a member to be an impurity source is formed on the surface of the Si substrate 2050 and heat-treated to diffuse the impurities in the substrate 2050, A diffusion region 2053 is formed on the substrate 2050. At this time, the impurity source member 2051 is removed, and the subsequent formation process of the nitride semiconductor multilayer structure 2140 is performed.
[0112]
For such solid-phase impurity diffusion, a method conventionally known as Si semiconductor technology can be used. Specifically, a material doped with p-type impurities (doped), a compound of a p-type impurity element, or the like can be used. A covering film 51 is formed and thermally diffused in a heat treatment atmosphere. The heat treatment temperature and atmosphere depend on the material, the film quality, and the like, similar to the above gas phase impurity diffusion. As a specific example, in the case of boron-doped silica glass (BSG), a thermal diffusion region is formed by heat treatment at [] ° C. {temperature example or temperature range} in an oxidizing atmosphere. Similar to the above-mentioned vapor phase diffusion, the impurity distribution is such that the surface layer side 2053b has a higher concentration than the deep layer side 2053a, particularly the maximum concentration in the vicinity of the surface. The region 2053 is further formed by a diffusion region 53 ′ that is further thermally diffused to finally become the Si region 2011.
[0113]
Examples of the film material of the p-type impurity source used for solid phase diffusion in the present invention include a boron-doped material and a boron compound. Specifically, the former is BSG and the latter is HBO. ₂ Etc.
[0114]
(Element structure)
(Si / GaN heterojunction)
The Si layer / region (substrate surface) 2011 on the surface of the heterogeneous junction 2020 that provides a surface for growing the nitride semiconductor layers 2021 to 2023 may provide a crystal surface suitable for the growth of the nitride semiconductor. preferable.
[0115]
In FIG. 14, in order to understand the junction 2020 of the present invention, an n-type layer, an active layer, and a p-type nitride semiconductor light emitting element are provided on a Si substrate, and the substrate is a p-type Si substrate and an n-type substrate. This is an experiment for measuring Vf of an element manufactured as a Si substrate. Vf in a p-type Si substrate, that is, a stacked structure of p-Si substrate / n-type GaN-based semiconductor layer / active layer / p-type GaN-based semiconductor layer, and a conventional nitride-based semiconductor element (n-type Si substrate, that is, n It is a figure which compares Vf in -Si substrate / n-type GaN-based semiconductor layer / active layer / p-type GaN-based semiconductor layer laminated structure). The size of the LED chip in this experiment is 100 μm × 100 μm, which is about one-tenth the size of a currently common LED (□ 300 μm).
[0116]
The current is 5 mA (50 A / cm ² As shown in FIG. 13, the conventional nitride-based semiconductor device (n-type Si substrate) has a Vf of 5.1 V, whereas the Vf is compared with Vf. The Vf of the nitride-based semiconductor element (p-type Si substrate) was 4.0V. Therefore, as far as this experiment is concerned, in the p-type Si substrate of one embodiment of the present invention, Vf is improved by 1.1 V, that is, in an element having a p-type Si / GaN heterojunction according to a partial configuration, It can be seen that Vf decreases.
[0117]
Further, as shown in FIG. 14, the rising voltage is 3.2 V for the nitride-based semiconductor element of the p-type Si substrate according to one embodiment of the present invention, and 4.2 V for the conventional nitride-based semiconductor element. . Therefore, only in this experiment, Vf is improved by 1 V in the p-type Si substrate of one embodiment of the present invention, that is, in a device having a p-type Si / GaN heterojunction according to a part of the structure, It can be seen that Vf decreases.
[0118]
As described above, according to this experiment, a nitride semiconductor device having a lower Vf than the conventional one can be obtained. In addition, it is considered that the IV characteristic is substantially linear at the junction between the nitride semiconductor layer and the Si layer / region 2011, and good ohmic characteristics are obtained. Here, “substantially linear” means not only that the IV characteristic is strictly linear but also includes a case where it is not strictly linear.
[0119]
(A region near the Si-side bonding portion 2020, the first conductivity type region 2110)
As described above, in the Si / GaN heterojunction 2020 of the present invention, in the vicinity of the junction, the Si semiconductor side contains p-type impurities or p-type layers / regions, and the nitride semiconductor side contains n-type impurities. An n-type nitride semiconductor layer (region) is preferable.
[0120]
In an embodiment of the element structure of the present invention, at least the first conductivity type region is provided, and thus the Si / GaN heterojunction portion is provided in the first conductivity type region. An element structure having a second conductivity type region of a different conductivity type on the first conductivity type region may be additionally provided. Specifically, as shown in FIGS. 8 and 9, the structure has a first conductivity type region 2110 (n-type nitride semiconductor) and a second conductivity type region 2120 (p-type nitride semiconductor) thereon. In another aspect, a nitride semiconductor stacked structure 2140 is provided above the heterogeneous junction 2020, the nitride semiconductor 2021 on the heterogeneous junction side is assigned to a part of the first conductivity type region, A first conductivity type region is formed by the Si layer / region 2011.
[0121]
Thus, when the first conductivity type region having the heterogeneous junction 2020 is provided in the element structure, as shown in the impurity distribution diagrams (c-1) and (d-1) of FIGS. The distribution of the n-type impurity in the nitride semiconductor can take various forms, but as a basic configuration, the nitride semiconductor has a high-concentration structure in the vicinity region close to the heterogeneous junction 2020 and a low-concentration structure in a region farther away. Yes. This is because the formation of the heterogeneous junction using the above-described high-concentration n-type nitride semiconductor tends to improve the charge transfer at the heterogeneous junction interface. On the other hand, the GaN-based semiconductor from the high-concentration dope and the heterogeneous surface Since there is a deterioration in crystallinity due to growth, it is important to recover and improve the crystallinity at a low concentration in the nitride semiconductor stacked structure 2140 region above the region near the dissimilar junction. In particular, the crystallinity of the active layer, the second conductive type region, and other conductive type regions of the device structure, the active region, particularly the active layer that becomes a light emitting recombination region in the case of a light emitting device, determines the device characteristics. This is because it becomes a major factor. Further, in the case of the n-type impurity distribution 2080 as shown in FIG. 12D-2, there are a high concentration region in the vicinity and a lower concentration region, and there is a concentration distribution in the low concentration region. Although an example is shown, a form in which doping is partially performed at a high concentration in consideration of conductivity, an increase in the forward voltage of the element, and the like is shown. In this case, it is preferable to form the vicinity of at least a higher concentration than the average thickness of the film.
[0122]
(Si semiconductor region)
In the element structure of the present invention, as shown in FIGS. 8 and 9, the Si layer / region 11 can be used in various functions, particularly in the charge transfer direction. When classified, as shown in FIGS. 8 and 9B, the Si layer / region 2011 and the Si substrate 2010 or a partial region of the Si substrate 2010, and the regions shown by the dotted lines 2130 and 2140 in FIG. The form provided in the first conductivity type region and, as shown in FIG. 9A, the Si layer / region 2011 or a partial region thereof, for example, the surface layer side region 2011a on the nitride semiconductor multilayer structure 2140 side is an active region, There is a structure provided in the first conductivity type region.
[0123]
In the latter case, the partial Si layer / region 2011b (deep layer side) outside the active region and / or the Si substrate is not particularly limited in conductivity or conductivity type. For example, as shown in the substrate 10 of FIG. Any of mold 2010a, n-type 2010b, non-conductive or i-type 2010c is possible. As a specific concentration distribution of the Si semiconductor region, as shown in distribution diagrams (b-2), (c-2), and (d-2) of FIGS. As seen in the examples of the substrates 2060, 2070 (FIG. 12) and 2062 (FIG. 12), when the original Si substrates 2030, 2040 contain p-type impurities or are p-type, the formation of the Si layer / region 2011 is performed. In the thermal diffusion after the formation, since there is a concentration that has a diffusion destination, the diffusibility is lowered and the Si layer / region 2011 can be kept at a high concentration. That is, it is possible to achieve a high concentration of the p-type Si substrate and greatly contribute to a good Si / GaN heterojunction.
[0124]
On the other hand, when the former conductivity, for example, reverse conductivity type or non-conductivity is used, the concentration distributions 2072 (FIG. 10, non-conductivity) and 2065 (FIG. 11, reverse conductivity type n-type substrate) of FIGS. As can be seen, in the depth direction of the substrate, the substrate and the Si layer / region 2011 in which the distribution of the p-type impurity in the Si layer / region 2011 shows an abrupt change are formed. As an element using such a steep concentration distribution, an element having improved insulation between the back surface side of the substrate and the element structure 2140 side, for example, a mounting surface as the back surface side of the substrate is used to insulate the mounting surface from the device. In this form. In addition, in the case of an element structure that serves as a lateral charge transfer region in the Si layer / region 2011, as shown in FIG. 9A, the depth of the charge transfer region, that is, the active region is preferably controlled. Can do. In addition, since p-type and n-type regions can be formed in the Si substrate 2010 and the Si semiconductor of the Si layer / region 2011, a circuit structure is formed with various elements of the Si semiconductor as seen in the prior art. You can also. On the other hand, when non-conductive, ie, a Si substrate / region 11 having a lower concentration (as an impurity concentration in Si, regardless of conductivity type), preferably an additive-free Si substrate is used, the Si layer grown thereon, Si In formation of the region, crystallinity can be increased because the amount of impurities in the substrate is small.
[0125]
(Second conductivity type region)
The second conductivity type region is mainly formed of a nitride semiconductor having a conductivity type different from that of the first conductivity type region, specifically, a p-type region.
[0126]
In addition to the first conductivity type region and the second conductivity type region described above, another conductivity type region, for example, a tunnel junction as seen in the conventional example is additionally provided inside or outside the stacked structure 2140. A structure provided in the stacked structure 2140 can also be provided.
[0127]
[Nitride Semiconductor Multilayer Structure 2140]
Each of the semiconductor layers will be specifically described below by taking the light emitting element structure shown in FIGS. 8 and 9 as an example.
[0128]
(N-type nitride semiconductor layer 2021)
The n-type nitride semiconductor layer 2021 may be, for example, a single layer or a plurality of layers, but in order to obtain the nitride semiconductor layer 2021 with few crystal defects, GaN or Al having a mixed crystal ratio f of 0.2 or less _f Ga _1-f N is preferable. The film thickness of the n-type nitride semiconductor layer 2021 is preferably determined in consideration of the crystallinity, particularly the occurrence of cracks, the resistance value, and the forward voltage (Vf) of the element because of heterogeneous substrate growth on the Si substrate. By setting the thickness to 0.1 μm or more and 5 μm or less, a nitride semiconductor element having a low Vf can be obtained. Moreover, it is more preferable to set it as 0.3 micrometer or more and 1 micrometer or less, and by setting it as 0.3 micrometer or more, the crystallinity of the n-type layer 2021 is good, and the active layer 2022 and the p-type layer 2023 on it are obtained, Moreover, 1 micrometer By making the following, cracks are less likely to occur in the nitride semiconductor device structure, and the yield tends to be improved. The n-type layer is preferably provided with layers such as various element functional layers such as carrier confinement in the n-side cladding layer, so that the light-emitting element characteristics are improved. However, between the layer and the substrate or the layer / region 2011, It is preferable to provide a buffer layer and an underlayer, and it is preferable to provide a base layer as a part of the periodic structure and a part of the GaN layer that increases the crystallinity suitably by growing the crystal thickly, and from the Si substrate to the n-type nitride semiconductor Electrons are most preferably injected into the layer.
[0129]
In the case of having a double heterojunction nitride semiconductor device structure in which an active layer is provided between the n-type layer and the p-type layer, the n-side cladding layer has a larger band gap energy than the active layer. Is preferably on the active layer side in the n-type layer 2022.
[0130]
More preferably, AlN and Al are used as the base layer on the Si substrate side of the n-side cladding layer. _a Ga _1-a If a multilayer film in which N (0 ≦ a <1) is repeatedly laminated is provided, stress due to a difference in lattice constant between Si and a GaN-based semiconductor, a difference in thermal expansion coefficient during the growth process, and the like can be reduced. The upper nitride semiconductor layer can be obtained with good crystallinity.
[0131]
By providing a buffer layer (not shown) at the surface of the Si layer / region 2011, that is, at the early stage of growth of the GaN-based semiconductor, it is possible to relax the lattice mismatch between different types of Si / GaN and improve the crystallinity. . The composition is preferably AlaGa1-aN (0 ≦ a ≦ 1), more preferably AlN. The film thickness is preferably 0.25 nm or more (one atomic layer or more) and less than 10 nm. By setting the thickness to 0.25 nm or more, it suitably functions as a buffer layer, and by setting the thickness to less than 10 nm, the electrical characteristics between the Si substrate and the n-type nitride semiconductor layer are maintained at the same level as an element without the buffer layer. I can do it.
[0132]
These buffer layer and underlayer are provided on the p-type layer when the p-type layer is provided on the substrate side.
[0133]
The electron concentration of the n-type nitride semiconductor layer 2021 in the present invention, particularly the n-type layer in the vicinity of the Si / GaN junction 2020 of p-type Si11 is preferably about 2 × 10. ¹⁸ cm ^-3 About 1 × 10 ²⁰ cm ^-3 The following. At this time, the impurity concentration is preferably about 2 × 10. ¹⁸ cm ^-3 About 1 × 10 ²¹ cm ^-3 The following. In this case, a large number of electrons are generated in the vicinity of the n-type nitride semiconductor layer 2021, particularly in the vicinity of the Si / GaN junction 2020 of p-type Si 2011, and the Fermi level of the active region of the n-type nitride semiconductor layer 2021 is conducted. It is considered to exist in the belt. Further, it is considered that the depletion layer between the active region of the Si layer / region 2011 and the active region of the nitride semiconductor layer 2021 becomes thin. As a result, a larger number of electrons are injected from the valence band of the Si layer / region 2011 into the conduction band of the n-type nitride semiconductor layer 2021, and the forward voltage (Vf) can be further reduced. It is considered to be.
[0134]
(Active layer 2022)
A single quantum well structure or a multiple quantum well structure can be used for the active layer 2022, and a nitride semiconductor containing In and Ga, preferably In _a Ga _1-a N (0 ≦ a <1). In the case of using a multiple quantum well structure, the active layer 5 has a barrier layer and a well layer. The barrier layer is, for example, undoped GaN, and the well layer is, for example, undoped In _0.35 Ga _0.65 N. In addition, the thickness of the entire active layer is not particularly limited, and the thickness of the active layer is set by adjusting the number of layers and the order of stacking the barrier layers and well layers in consideration of the emission wavelength and the like. Can do.
[0135]
(P-type nitride semiconductor layer 2023)
The p-type nitride semiconductor layer 2023 may be a single layer or a plurality of layers, but a double heterojunction nitride semiconductor element in which an active layer is provided between the n-type nitride semiconductor layer and the p-type nitride semiconductor layer. In the case of having a structure, it is sufficient that the p-side cladding layer has at least a p-type layer having a band gap energy larger than that of the active layer, and functionally described, it prevents the overflow of electrons from the n-type nitride semiconductor layer side. It is sufficient that there is at least a layer that increases the probability of luminescence recombination in the active layer.
Further, preferably, in order from the Si substrate 2010 side, a p-type cladding layer (not shown) and a p-type contact layer (not shown) on which a positive electrode is formed are provided.
[0136]
The p-type cladding layer has a multilayer film structure (superlattice structure) or a single film structure. When the p-type cladding layer has a superlattice structure, the crystallinity can be improved and the resistivity can be lowered, so that the forward voltage (Vf) can be lowered. As the p-type impurity doped in the p-type cladding layer, elements of Group IIA and IIB of the periodic table such as Mg, Zn, Ca and Be are selected, and Mg, Ca and the like are preferably used as p-type impurities. In addition, the p-type cladding layer doped with p-type impurities is made of Al containing p-type impurities. _t Ga _1-t In the case of a single layer composed of N (0 ≦ t ≦ 1), the light emission output is slightly reduced, but the electrostatic withstand voltage can be improved to be as good as that of the superlattice.
[0137]
The p-type contact layer is preferably a ternary mixed crystal nitride semiconductor, more preferably a nitride semiconductor composed of binary mixed crystal GaN containing no In or Al. Furthermore, when the p-type contact layer is a binary mixed crystal containing no In or Al, ohmic contact with the positive electrode can be made better, and luminous efficiency can be improved. As the p-type impurity of the p-type contact layer, various p-type impurities similar to the p-type cladding layer can be used, but Mg is preferable. When the p-type impurity doped in the p-type contact layer is Mg, p-type characteristics as a nitride semiconductor layer can be easily obtained, and ohmic contact can be easily formed.
[0138]
As a third embodiment of the present invention, the Si substrate described above increases in the first region as the group 13 element concentration increases away from the nitride semiconductor layer, and decreases as it further increases. Can be. The Si substrate has obtained a nitride semiconductor element that suitably supplies electrons to the nitride semiconductor element structure by ion implantation. This ion implantation is performed on the surface of the Si substrate in contact with the nitride semiconductor (with the nitride semiconductor element structure). It is preferable to inject at a position away from the surface, not at the interface. If the concentration of the group 13 element in the periodic table is the highest at the contact surface (interface), the nitride semiconductor device structure with good crystallinity cannot be formed, and the device structure itself deteriorates. However, there is a tendency that a nitride semiconductor element having a low Vf cannot be obtained. Here, the position away from the surface is preferably 100 nm or more in the depth direction from the surface of the Si substrate having the nitride semiconductor.
On the other hand, when ions are implanted at a position away from the surface in contact with the nitride semiconductor device structure, the implanted element is spread and included in the Si substrate, and the bottom of the concentration profile is the same as that of the nitride semiconductor device structure. It is located on the contact surface, and on that surface, it becomes preferable p-type Si, and a nitride semiconductor device structure is obtained with good crystallinity, and a nitride semiconductor device having a low Vf can be obtained. In other words, the Si substrate increases in concentration as the Group 13 element is separated from the nitride semiconductor layer, further increases as the Group 13 element is separated from the nitride semiconductor layer, and decreases as it is further away from the nitride semiconductor layer. It is preferable that
Further, heat treatment is preferably performed after ion implantation. By performing heat treatment, the implanted group 13 element diffuses in Si and moves from a high concentration to a low concentration in a concentration profile.
Further, by using ion implantation, Al can be easily doped, and the concentration profile shown in this embodiment tends to be easily obtained.
[0139]
Further, as a fourth embodiment of the present invention, a buffer region is provided between the Si substrate and the nitride semiconductor layer, and a first crystal region and a second crystal region are provided on the surface of the Si substrate, The first crystal region may include a first crystal including Al and Si, and the second crystal region may include a second crystal including a GaN-based semiconductor including Si. By distributing a first crystal region having a first crystal containing Al and Si and a second crystal region containing a GaN-based semiconductor containing Si on the surface of the Si substrate, a nitride semiconductor layer having good crystallinity Can be formed on the Si substrate.
Here, the first crystal region preferably includes Al and Si, and preferably includes a first crystal including at least one nitride of Al and Si. More specifically, the first crystal includes Al, A crystal containing Si, a crystal made of AlN containing Si, a crystal made of SiN containing Al, a crystal made of SiAlN, or the like can be used. A first crystal region including a first crystal including Al and Si and including at least one nitride and a second crystal region including a second crystal including a GaN-based semiconductor including Si are formed on the Si substrate. By distributing on the surface, a nitride semiconductor layer with good crystallinity can be formed on the Si substrate.
Further, it is preferable that the first crystal on the surface of the Si substrate has a layer shape, and the second crystal is provided on the first crystal. A first crystal region can be formed in layers on the surface of the Si substrate, a second crystal region can be formed on the first crystal region, and a nitride semiconductor layer can be formed on the second crystal region. .
Moreover, on the surface of the Si substrate, it is preferable that one of the first crystal region and the second crystal region is an island shape, and one of the island shapes is surrounded by the other. Since the first crystal region and the second crystal region coexist adjacent to each other on the surface of the Si substrate, the film on the Si substrate has a crystal structure suitable for carrier injection and movement, and the Si substrate A nitride semiconductor layer can be suitably formed on the substrate.
The second crystal region preferably has a different crystal orientation of the second crystal between a portion formed from the surface of the Si substrate and a portion formed from the surface of the first crystal region. A nitride semiconductor layer having good crystallinity is formed on the Si substrate by making the crystal orientation of the second crystal different between a portion formed from the surface of the Si substrate and a portion formed from the surface of the first crystal. can do.
Further, the crystal orientation of the second crystal in the portion formed from the surface of the Si substrate is (111), and the crystal orientation of the second crystal in the portion formed from the surface of the first crystal region is (0001). It is preferable that there is. For the second crystal region, the crystal orientation of the second crystal in the portion formed from the surface of the Si substrate is (111), and the crystal orientation of the second crystal in the portion formed from the surface of the first crystal region is (0001). By doing so, a nitride semiconductor layer with good crystallinity can be formed on the Si substrate.
Moreover, it is preferable that the first crystal region is covered with the second crystal region. The crystallinity of the nitride semiconductor layer formed on the Si substrate can be improved.
The second crystal is preferably made of GaN containing Si.
The conductivity type of the Si substrate 1 is not particularly limited. However, if the conductivity type of at least the surface of the Si substrate 1 is p-type, carriers are injected more favorably between the Si substrate 1 and the nitride semiconductor layer. The carriers are injected into the nitride semiconductor layer more efficiently than the n-type Si substrate.
A method for forming such a nitride semiconductor device will be described.
First, Al or its raw material and Si or its raw material are introduced onto the Si substrate 1 to form a crystal (first crystal) on the Si substrate (first step). This crystal (first crystal) can be formed in a layer shape or an island shape. In this way, the crystallinity of the nitride semiconductor layer formed on the Si substrate 1 can be improved.
Next, a GaN-based nitride semiconductor crystal (second crystal) is formed on the crystal formed in a layer shape (first crystal) or so as to cover the crystal formed in an island shape (first crystal). Form (second step). Note that the first crystal may have the above-described reverse island shape instead of the island shape. In this case, the first crystal is formed in a layer shape having a dent such that the island is turned upside down, and the second crystal is formed from this dent. In addition, the case where the GaN-based nitride semiconductor crystal is a GaN-based nitride semiconductor containing Al between the GaN-based nitride semiconductor crystal (second crystal) and the first crystal, The first crystal region preferably has a higher Al concentration than the second crystal region, because the crystallinity of the nitride semiconductor layer can be further improved.
[0140]
Further, as a fifth embodiment, a buffer region is provided between the Si substrate and the nitride semiconductor layer, and the buffer region includes a first region on the substrate side and the first region. A second region separated from the Si substrate, wherein the first region and the second region have a first layer made of a nitride semiconductor and a thickness smaller than that of the first layer; Each of the first regions has a multilayer structure in which a second layer made of a nitride semiconductor having a composition different from that of the first layer is stacked, and the film thickness of the first layer in the first region is The thickness of the first layer in the region 2 can be larger.
The layer (second layer) having a large lattice constant difference from the Si substrate is formed as a thin film than the layer (first layer) having a small lattice constant difference from the Si substrate. Since the first layer is a nitride semiconductor, it has a smaller lattice constant than the Si substrate. That is, when a nitride semiconductor layer is formed on a Si substrate, there is a difference in lattice constant, so that compressive stress and tensile stress act on the interface between the Si substrate and the nitride semiconductor layer, respectively. Specifically, when a first layer made of a nitride semiconductor is formed on a Si substrate, compressive stress acts on a Si substrate having a large lattice constant, whereas tensile stress acts on a first layer having a small lattice constant. . Since tensile stress acts on the first layer, if the first layer continues to grow, cracks will occur on the growth surface. Further, the occurrence of this crack makes it difficult to further grow the nitride semiconductor layer. Here, when the second layer made of a nitride semiconductor having a larger lattice constant difference than the first layer is formed as a thin film, the second layer is formed at the interface between the first layer and the second layer. A tensile stress acts on the layer, and a compressive stress acts on the first layer. That is, since compressive stress acts on the growth surface of the first layer that continues to have tensile stress, the occurrence of cracks can be suppressed. In other words, the first layer can be formed while suppressing the occurrence of cracks, and is made of a nitride semiconductor that suppresses cracks by forming a multilayer film structure in which the first layers and the second layers are alternately laminated. A buffer region can be obtained.
Further, a second layer in which the first layer and the second layer are alternately stacked on the first region where the occurrence of cracks between the first layer and the second layer is suppressed on the Si substrate. By forming the region, a nitride semiconductor layer with good crystallinity can be formed. Here, according to the twelfth aspect, the film thickness of the first layer included in the first region is larger than the film thickness of the first layer included in the second region, that is, the second region has. The thickness of the first layer is a layer thinner than the thickness of the first layer included in the first region. Thereby, a nitride semiconductor layer with good crystallinity can be obtained. The second region exhibits its function by being on the first region. For example, a nitride semiconductor layer with good crystallinity cannot be obtained even if the second region having the same thickness is directly formed on the Si substrate. That is, the effect can be exhibited by forming the second region on the Si substrate and on the film in which the generation of cracks is suppressed.
As described above, according to the fifth embodiment, it is possible to obtain a nitride semiconductor layer with good crystallinity.
Here, it is preferable that the second layers in the buffer region have substantially the same film thickness. Since the thickness of the second layer is substantially the same, it is easy to design the periodicity of the multilayer film and the change in film thickness ratio.
Moreover, it is preferable that the first layer contains Al and has an Al mixed crystal ratio smaller than that of the second layer. In a multilayer film, unless the difference in the composition ratio of the two layers constituting this is taken large, the difference in crystal properties and mechanical properties peculiar to each composition will be small, and the properties of both compositions will be extracted and crystallized. Where the purpose of achieving growth is difficult to achieve, if the above is performed, the Al mixed crystal ratio of the first layer is assumed to be smaller than that of the second layer, so both of the first layer and the second layer The properties can be extracted to achieve crystal growth.
The first layer is made of Al. _x Ga _1-x N (0 ≦ x ≦ 0.5), and the second layer is made of Al. _y Ga _1-y It is preferable that N (0.5 <y ≦ 1) and (y−x)> 0.5. The first layer is Al _x Ga _1-x N (0 ≦ x ≦ 0.5), and the second layer is made of Al _y Ga _1-y As N (0.5 <y ≦ 1) and (y−x)> 0.5, the difference in the composition ratio between the two layers can be increased, and the layer can suppress cracks. Fully functional.
The first layer preferably contains an n-type impurity of a nitride semiconductor. By including the nitride semiconductor n-type impurity in the first layer, the buffer region can be a suitable charge transfer layer. In addition, since a band discontinuity occurs due to a difference in band structure at the interface between the Si substrate and the multilayer film, a potential barrier is formed at the interface. Therefore, by including an n-type impurity of a nitride semiconductor in the first layer of the buffer region, the thickness of the potential barrier is reduced, and V _f Can be reduced. In particular, since the first layer contains an n-type impurity, V _f Is effective.
In the buffer region, the Si substrate side preferably contains more n-type impurities of the nitride semiconductor than the nitride semiconductor layer side. Since the first layer of the multilayer structure contains n-type impurities, Vf is reduced, but this effect is due to a potential barrier generated at the interface between the Si substrate and the multilayer film. The layer containing is preferably the first layer on the Si substrate side, and conversely, it is difficult to obtain a remarkable effect on the nitride semiconductor layer side opposite to the Si substrate side. From the viewpoint of crystallinity, the inclusion of n-type impurities reduces the crystallinity of the nitride semiconductor layer on the multilayer structure. Therefore, by reducing n-type impurities on the nitride semiconductor layer side relative to the Si substrate side, a nitride semiconductor layer with good crystallinity can be obtained in addition to the reduction of Vf. Further, the first layer closest to the Si substrate side contains a larger amount of n-type impurities than the other first layers, thereby reducing the thickness of the potential barrier between the Si substrate and the multilayer structure. In addition, the crystallinity can be suppressed and a suitable charge transfer layer can be obtained.
In this way, both the crystallinity and conductivity of the nitride semiconductor layer formed on the Si substrate can be improved.
In the fifth embodiment, since compressive stress acts on the growth surface of the first layer that continues to have tensile stress, generation of cracks can be suppressed. In other words, the first layer can be formed while suppressing the occurrence of cracks, and is made of a nitride semiconductor that suppresses cracks by forming a multilayer film structure in which the first layers and the second layers are alternately laminated. A buffer region can be obtained.
Further, a second layer in which the first layer and the second layer are alternately stacked on the first region where the occurrence of cracks between the first layer and the second layer is suppressed on the Si substrate. By forming the region, a nitride semiconductor layer with good crystallinity can be formed. Here, according to the second embodiment, the film thickness of the first layer included in the first region is larger than the film thickness of the first layer included in the second region, that is, the second region. The thickness of the first layer included in the first layer is thinner than the thickness of the first layer included in the first region. Thereby, a nitride semiconductor layer with good crystallinity can be obtained. The second region exhibits its function by being on the first region.
Moreover, the preferable film thickness of the 1st layer and 2nd layer which implement | achieve these 5th Embodiment is as follows. The first layer is 5 nm to 100 nm, more preferably 10 nm to 40 nm, and the second layer is thinner than the first layer and is 1 nm to 10 nm, more preferably 1 nm to 5 nm.
[0141]
Further, as a sixth embodiment of the present invention, in a nitride-based semiconductor element, a Si semiconductor protection element portion having a Si substrate, and a light emitting element structure portion in which a nitride semiconductor layer is laminated on the substrate, It is preferable that the junction between the protection element portion and the light emitting element structure portion is formed of a p-type Si semiconductor and an n-type nitride semiconductor layer.
Here, the nitride-based semiconductor device according to the sixth embodiment is a three-terminal device, and the three terminals are the p and n electrodes of the light emitting structure and the light emitting device structure of the substrate. It is preferable that it is the n electrode of the protection element part provided in the main surface facing the provided main surface.
In the sixth embodiment, the nitride-based semiconductor is connected so that the n electrode provided on the main surface of the substrate on which the light emitting element structure is provided and the p electrode of the light emitting structure are connected. It is preferable to have an internal circuit in which wiring is provided in the element.
The nitride-based semiconductor element according to the sixth embodiment is a two-terminal element, and the two terminals are opposed to the n-electrode of the light emitting structure and the main surface of the substrate on which the light emitting structure is provided. The n electrode of the protection element portion provided on the main surface is preferable.
As an aspect of the sixth embodiment, a light-emitting element part and a protection element part are stacked vertically to form an integrated element that is stacked in layers, rather than a conventional circuit structure integrated within a plane. Thus, by making it the element which laminated | stacked the light emitting element part and the protection element part, the area of the light emitting layer with respect to a chip area, and by extension, the area of a light emitting element part can be taken large.
For example, as shown in FIGS. 16 to 18, a semiconductor element in which a light emitting element portion of a nitride semiconductor stacked on a Si substrate and a Si protection element are joined by an n-type nitride semiconductor and p-Si. As a result, a current can flow at a smaller voltage than the conventional one at the n-GaN / p-Si interface, and each element, that is, LED driving and protection element driving are suitably performed. Improved characteristics.
A laminated structure in which a Si semiconductor protective element is stacked on the Si substrate and a nitride semiconductor light emitting element is stacked on the substrate, so that the light emission characteristics are not impaired without blocking the light emission of the light emitting element. In addition, a semiconductor element capable of protecting the light emitting element portion can be obtained.
In addition, since the junction between the protection element portion and the light emitting element portion is p-Si and an n-type nitride semiconductor, the problem of the band barrier at the junction can be solved, and the charge / current can be suitably moved through the junction. As a result, the operation function of each element is improved.
The formation position of the common electrode 6025 in the light emitting element portion can take various forms as shown in FIGS. In FIG. 16, by providing a common electrode in one conductivity type region (here, n-type layer) of the light emitting element portion, the heterogeneous junction 3020 is provided on the substrate side from the electrode 3025, that is, on the protection element portion 3110. A tunnel junction is formed when the junction 3020, that is, the protection element portion is driven.
The nitride-based semiconductor element according to the sixth embodiment has a structure in which one of the connections is provided in the semiconductor element structure when the protective element part and the light emitting element part are connected in antiparallel. Yes. As shown in FIG. 19, one electrode of the light emitting element portion (here, the pad electrode 3027 provided on the p electrode) and the electrode on the electrode formation surface exposed on the light emitting element portion side of the substrate are provided. As shown in FIG. 19B, the wirings 3040 are connected. In this way, it is possible to drive by connecting on the mounting surface and wire connection to the electrode of the light emitting element part if the substrate electrode is on the mounting surface side by assuming one connection in antiparallel in the semiconductor element structure It is possible to mount and drive a single wire, reduce the number of wires, and reduce the wire cutting failure caused by the thermal expansion of the sealing member in the light emitting device equipped with the semiconductor element. Can do. Further, it is conceivable that the light extraction efficiency is reduced due to the light shielding effect by covering the light emitting element part with the wiring part. On the other hand, in the wire connection to the electrode of the light emitting element part, a bonding region (pad electrode of φ50 to 100 μm) is used. ) Is required, and there is light shielding. On the other hand, in the example of Embodiment 4, since the pad electrode 3027 (electrode 3026) is a connection of the wiring 3040, it can be formed with a smaller area than the case of the wire connection, and the light extraction efficiency does not tend to be significantly reduced. It is in.
In FIG. 16 and FIG. 19A, an equivalent circuit diagram for easily explaining the semiconductor element structure of Embodiments 1 and 4 is inserted in the upper right, but it is not limited to a strict equivalent circuit. As can be seen from this equivalent circuit diagram, in FIG. 16, in other words, in the embodiment, one of the antiparallel connection circuits needs to be provided with the wiring 3200 outside the semiconductor element structure, but in the embodiment 4 in FIG. In the light emitting element structure, the wiring 3040 is a two-terminal element. As can be seen from the figure, the other terminal is the common electrode 3025 taken out between the light emitting element portion and the protective element portion, and the other of the antiparallel connection is a multilayer type laminate, that is, a heterogeneous layer interface. The structure is connected at the joint 3020.
[Example 1]
[0142]
FIG. 20 is a diagram illustrating a nitride-based semiconductor element 1001-1 according to Example 1, which is an example of the first embodiment.
In Example 1, in the nitride-based semiconductor device 1001-1, the positive electrode 1007 is provided on the anti-Si substrate side of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 is provided on the anti-nitride semiconductor layer side of the Si substrate 1002. It was. Since the positive electrode 1007 and the negative electrode 1008 are provided on the opposing surfaces, the nitride-based semiconductor element 1001 can be reduced in size compared to the case where the positive electrode 1007 and the negative electrode 1008 are provided on the same surface side. Is possible. The positive electrode 1007 can be provided also on the side surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 can be provided also on the side surface of the Si substrate 2. In this way, the nitride-based semiconductor element 1001 is also provided. The forward voltage (Vf) at −1 can be lowered. Note that the materials and sizes of the positive electrode 1007 and the negative electrode 1008 are not particularly limited due to the configuration of the present invention. For example, Ni / Au, ITO, or the like can be used as the positive electrode 1007, and the negative electrode 1007 can be negative. As the electrode 1008, W / Al can be used.
In Example 1 shown in FIG. 20, the entire Si substrate 1002 is an active region, and all of the active region has a p-type conductivity, and the above-described hole concentration, p-type impurity concentration, and resistivity. It has become.
[Example 2]
[0143]
FIG. 21 is a diagram illustrating a nitride-based semiconductor element 1001-2 according to Example 2, which is an example of the first embodiment.
In Example 2, in the nitride semiconductor device 1001-2, the positive electrode 1007 was provided on the surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 was provided on the surface facing the positive electrode of the Si substrate 1002. Since the positive electrode 1007 and the negative electrode 1008 are provided on opposite surfaces, the nitride-based semiconductor element 1001-2 is downsized compared to the case where the positive electrode 1007 and the negative electrode 1008 are provided on the same surface side. It becomes possible to do. The positive electrode 1007 can be provided also on the side surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 can be provided also on the side surface of the Si substrate 1002. In this way, the nitride-based semiconductor element 1001 is also provided. The forward voltage (Vf) at −2 can be lowered. Note that the materials and sizes of the positive electrode 1007 and the negative electrode 1008 are not particularly limited due to the configuration of the present invention. For example, Ni / Au, ITO (indium tin oxide), or the like is used as the positive electrode 1007. As the negative electrode 1008, W / Al can be used.
In Example 2 shown in FIG. 21, the entire Si substrate 1002 (region # 1 and region # 2) is an active region, and its conductivity type is p-type. However, among these, the region # 2 (the region on the n-type nitride semiconductor layer side as a part of the active region) takes the above-described hole concentration, p-type impurity concentration, and resistivity, but region # 1 ( As a part of the active region, the region opposite to the n-type nitride semiconductor layer side) does not take the above-described hole concentration, p-type impurity concentration, and resistivity. However, even in such a case, the effects of the present invention can be obtained and are included in the present invention. As shown as an example in the second embodiment, the entire Si substrate 1002 is an active region, and a part of the region in contact with the n-type nitride semiconductor layer in the active region has the above-described hole concentration and p-type impurity concentration. The present invention also includes a case where the resistivity is taken and other regions of the active region do not take the above-described hole concentration, p-type impurity concentration, and resistivity.
[Example 3]
[0144]
FIG. 22 is a diagram illustrating a nitride-based semiconductor element 1001-3 according to Example 3, which is an example of the first embodiment.
In Example 3, in the nitride-based semiconductor element 1001-3, the positive electrode 1007 was provided on the anti-Si substrate side of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 was provided on the Si substrate 1002. The positive electrode 1007 can be provided also on the side surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 can be provided also on the side surface of the Si substrate 1002. In this way, the nitride-based semiconductor element 1001 is also provided. The forward voltage (Vf) at -3 can be lowered. The material and size of the positive electrode 1007 and the negative electrode 1008 are not particularly limited due to the configuration of the present invention. For example, ITO (indium tin oxide) or the like can be used as the positive electrode 1007. As the negative electrode 1008, W / Al can be used.
In Example 3 shown in FIG. 22, in the Si substrate 1002, the region # 2 (a part of the Si substrate 1002) is an active region, but the region # 1 (a part of the Si substrate 1002) is an active region. is not. Region # 2 (part of Si substrate 1002, active region) has the p-type conductivity, and has the above-described hole concentration, p-type impurity concentration, and resistivity. In Example 3, the conductivity type of the region # 1 is not particularly limited, but even in such a case, the effect of the present invention can be obtained and included in the present invention. As shown in the third embodiment, the entire Si substrate 1002 is an active region, and a part of the region in contact with the n-type nitride semiconductor layer in the active region is the hole concentration, p-type impurity concentration, resistance described above. The present invention also includes the case where the other regions of the active region do not take the above-described hole concentration, p-type impurity concentration, and resistivity.
[Example 4]
[0145]
FIG. 23 is a diagram illustrating a nitride-based semiconductor element 1001-4 according to Example 4, which is an example of the first embodiment.
In Example 4, in the nitride-based semiconductor device 1001-4, the positive electrode 1007 is provided on the surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 is the n-type nitride semiconductor layer 1004 on the same plane side as the positive electrode 1007. It was provided on the surface. Since the positive electrode 1007 and the negative electrode 1008 are provided on the same surface side, it is not necessary to consider the conductivity of the Si substrate 1002. Note that the positive electrode 1007 can be provided also on the side surface of the p-type nitride semiconductor layer 1006, and the negative electrode 1008 can be provided on the side surface of the n-type nitride semiconductor layer 1004. The forward voltage (Vf) in the semiconductor device 1001-4 can be lowered. Note that the materials and sizes of the positive electrode 1007 and the negative electrode 1008 are not particularly limited in terms of the configuration of the present invention. For example, Ni / Au can be used as the positive electrode 1007, and the negative electrode 1008 can be used. Ti / Pt can be used.
In Example 4 shown in FIG. 23, region # 2 (a part of Si substrate 1002) is an active region in Si substrate 1002, but region # 1 (a part of Si substrate 1002) is an active region. is not. Region # 2 (part of Si substrate 1002, active region) has the p-type conductivity, and has the above-described hole concentration, p-type impurity concentration, and resistivity. In the fourth embodiment, the conductivity type of the region # 1 is not particularly limited, but even in such a case, the effect of the present invention can be obtained and is included in the present invention. As shown in the fourth embodiment, the entire Si substrate 1002 is used as an active region, and a part of the region in contact with the n-type nitride semiconductor layer in the active region is the hole concentration, p-type impurity concentration, resistance described above. The present invention also includes the case where the other regions of the active region do not take the above-described hole concentration, p-type impurity concentration, and resistivity.
[Example 5]
[0146]
The nitride semiconductor devices 1001-1, 1001-2, 1001-3, and 1001-4 according to the first to fourth embodiments can be manufactured, for example, as follows.
First, the Si substrate 1002 is set in a reaction vessel, and the temperature of the Si substrate 1002 is raised while flowing hydrogen to clean the Si substrate 1002.
Next, the n-type nitride semiconductor layer 1004 is grown at a predetermined temperature.
Next, five barrier layers and four well layers are alternately stacked in the order of barrier + well + barrier + well... + Barrier to grow an active layer 5 having a multiple quantum well structure.
Next, a p-type multilayer clad layer made of a multilayer film having a superlattice structure is grown.
Next, a p-type contact layer is grown.
Next, the temperature is lowered to room temperature, and the Si substrate 1002 is annealed in a reaction vessel in a nitrogen atmosphere to further reduce the resistance of the p-type nitride semiconductor layer 1006.
Here, when the positive electrode 1007 and the negative electrode 1008 are provided on the same surface side, the Si substrate 1002 is taken out of the reaction vessel, and a predetermined shape is formed at the position where the positive electrode 7 is formed in the uppermost p-type contact layer. SiO ₂ A mask is formed with a thickness of 1 μm, and etching is performed from the p-type contact layer side with an RIE (reactive ion etching) apparatus. And the formed SiO ₂ A resist film is formed by leaving a part on the mask, and a part of the surface of the Si substrate 1002 or the n-type nitride semiconductor layer 1004 is exposed by RIE.
Next, a positive electrode 1007 made of ITO having a film thickness of 300 nm and a pad electrode made of Au for bonding on the positive electrode 1007 are formed as a translucent electrode on almost the entire surface of the p-type contact layer in the uppermost layer (see FIG. (Not shown) with a film thickness of 0.5 μm. On the other hand, a negative electrode 1008 containing W and Al is formed on the surface of the Si substrate 1002 on the same side as the positive electrode (or on the surface of the Si substrate 1002 or n-type nitride semiconductor layer 1004 exposed by etching).
If the Si substrate 1002 formed as described above is polished into a chip, nitride-based semiconductor elements 1001-1, 1001-2, 1001-3, and 1001-4 can be obtained.
The nitride semiconductor elements 1001-1, 1001-2, 1001-3, and 1001-4 thus obtained are mounted on a lead frame (not shown) and bonded, and then sealed (not shown). ). Here, as the sealing member, a translucent resin that transmits light having a desired wavelength is used. For example, epoxy resin, Si resin, acrylic resin, or the like is suitable. The sealing member is excited by light from a light diffusing material that diffuses light or from the nitride-based semiconductor elements 1001-1, 1001-2, 1001-3, and 1001-4, and has a wavelength longer than that wavelength. Alternatively, a fluorescent material capable of emitting light may be mixed. The shape of the sealing member can be arbitrarily designed, and can be, for example, a semi-cylindrical shape or a linear shape.
[Example 6]
[0147]
Example 6 which is an example of the second embodiment of the present invention will be described.
2 inch φ p-type Si substrate 2010 (carrier concentration 8 × 10 ¹⁸ / Cm ³ , B [boron] dope) is prepared and transported into the furnace of the MOVPE apparatus, and the carrier gas H ₂ After a thermal cleaning process (1150 ° C.) in a hydrogen atmosphere, a source gas of TEB (20 sccm, 5 minutes) is supplied at a temperature of 800 ° C. (20 sccm, 5 minutes), and boron is reduced in a hydrogen reducing atmosphere. After depositing, the TEB supply is stopped, and the temperature is maintained at 1080 ° C. for 5 minutes in a hydrogen atmosphere to perform thermal diffusion treatment. Although TEB is used here, means for vapor phase diffusion by thermal CVD can also be suitably used.
[0148]
The Si substrate thus obtained has a p-type impurity (here, boron) concentration of 2 × 10 4 in the surface region. ²⁰ / Cm ³ Can be raised to a degree.
[0149]
Subsequent to the thermal diffusion treatment, a reaction treatment for laminating the following nitride semiconductor layers is performed continuously in the same furnace to form a laminated structure 2140.
[0150]
An n-type layer 2021 (contact layer) of Si-doped GaN, an active layer 2022 having a multiple quantum well structure in which a plurality of pairs of InGaN / GaN are laminated, a p-type layer 2023 (contact layer) of Mg-doped GaN, and the like are laminated. Here, a clad layer, an intervening layer, or the like may be provided between each of the n-type and p-type contact layers and the active layer (in the n-type layer and the p-type layer). Further, as described above, an underlayer and an intervening layer can be provided between the Si substrate and the nitride semiconductor, and in particular, the active layer.
[0151]
In this way, as shown in FIG. 8, the Si substrate 2010 (p-type Si substrate 2010a) is provided with p on the surface side. ⁺ A substrate having the region 2011 is provided as a part of the first conductivity type region 2110 of the light emitting element 2100, and becomes a part of the first conductivity type region 2110 of the light emitting element 2100 as a GaN-based semiconductor multilayer structure 2140 on the substrate surface. A stacked structure 2130 is obtained in which a structure in which an n-type layer 2021, an active layer 2022, and a p-type layer 2023 (second conductivity type region 2120) are stacked is formed. At this time, p ⁺ As shown schematically in FIG. 10C-2, the p-type impurity concentration distribution in the type region 2011 is further diffused by the formation of the nitride semiconductor stacked structure 2140, so that the distribution changes and a deeper region is obtained. The concentration of the surface region is 3 to 10 × 10 ¹⁹ / Cm ³ It is thought that it has declined to the extent.
[0152]
Subsequently, a positive electrode 2026 (translucent electrode, for example, ITO) is formed on the surface of the p-type layer 2023, and a negative electrode 2015 (for example, W / Al) is formed on the back surface of the Si substrate 10, whereby the semiconductor element (light emitting element) 2100 is formed. can get. Although not shown, a pad electrode (for example, Cr / Au) for wire bonding is provided on the positive electrode 2026.
[0153]
Here, as a material of the electrode for the p-type nitride semiconductor layer, Ni, Pt, Pd, Rh, Ru, Os, Ir, Ti, Zr, Hf, V, Nb, Ta, Co, Fe, Mn, Mo , Cr, W, La, Cu, Ag, Y, and at least one metal selected from the group consisting of metals, alloys, laminated structures, and their compounds, for example, conductive oxides, Examples of the metal oxide (oxide semiconductor) include tin-doped indium oxide (ITO) having a thickness of 5 nm to 10 μm, ZnO, In ₂ O ₃ Or SnO ₂ Or those doped with a group III element of a nitride semiconductor such as Ga or the like, and can be suitably used as a light-transmitting electrode. In the case of an oxide semiconductor material, the conductive type layers 2021 and 2023 and the electrodes 2025 and 2026 (FIG. 9) have an intermediate function. May be the same, and when an oxide semiconductor layer of a different conductivity type is used as an electrode, an intervening layer (reverse conductivity type layer, oxide semiconductor, metal layer) is further interposed between the stacked structure 2140 Alternatively, since it functions as a current diffusion conductor, such a semiconductor layer and electrode material may be used as the diffusion conductor on the first conductivity type region 2021 side. Further, when an electrode is provided on the n-type layer (first conductivity type region 2120) 2021 as in the following embodiment, a light-transmitting electrode material can be used as in the case of the positive electrode.
[0154]
The light emitting element thus obtained emits light also from the side surface of the multilayer structure 2140 with the nitride semiconductor multilayer structure 2140 side as the main light extraction side. Further, the Vf of the light emitting element tends to decrease by about 0.2 to 0.4 V as compared with the case where the laminated structure 2140 is directly provided on the p-type Si substrate shown as the reference example 1, for example, about 3. 1V is obtained.
[Example 7]
[0155]
Example 7 which is an example of the second embodiment of the present invention will be described.
The same 2-inchφ p-type Si substrate 2010 as in Example 6 was prepared and transferred to a thermal CVD apparatus to form an Si semiconductor layer 2011 as H ₂ SiH of Si source gas at 1100 ° C under atmosphere ₄ (Or SiH ₂ Cl ₂ ) And p-type impurity (boron here) source gas B ₂ H ₆ To form a Si layer having a thickness of 300 nm, and a layer having a substantially uniform doping amount in the depth direction.
[0156]
Subsequently, a nitride semiconductor multilayer structure 2140 is formed in the same manner as in Example 1, and an electrode is provided to manufacture a light-emitting element.
[Example 8]
[0157]
Example 8 which is an example of the second embodiment of the present invention will be described.
The same 2-inchφ p-type Si substrate 2010 as in Example 1 is prepared, BSG is formed on the surface as a diffusion source film of p-type impurities (boron in this case), transported to an oxidation furnace, and heat-treated. P on the surface ⁺ Region 2011 is formed, the film is removed with BHF or the like, and p of the substrate surface is formed. ⁺ The mold region 2011 is exposed.
[0158]
Subsequently, in the same manner as in Example 1, the substrate is transferred to the MOVPE apparatus, the nitride semiconductor stacked structure 2140 is formed, and an electrode is provided to manufacture a light-emitting element.
[Example 9]
[0159]
Example 9 which is an example of the second embodiment of the present invention will be described.
A non-conductive Si substrate 2010c is used to form a laminated structure 2140 after the formation of the Si region 2011 as in Example 1, and a part of the Si region 2011 of the Si substrate is exposed as shown in FIG. 9A. The electrode formation surface is exposed by etching at a depth, and a positive electrode 2026 similar to that in Example 1 is formed, and a negative electrode 2025 (for example, W / Pt / Au) is formed on the exposed Si region 2011 on the surface of the substrate to emit light. An element is manufactured. Although not shown, a light-transmitting insulating film such as SiO is formed on the surface side of the nitride semiconductor layer 2140 to prevent a short circuit (form an insulating structure) and protect the surface. ₂ May be formed in a region exposed from the electrode.
[0160]
The resulting light-emitting element 2100 has an n-type first conductivity type region 2110 that has p ⁺ Type Si region 2011 is included, and the Si substrate 2010c is non-conductive, so that almost no current flows.
[Reference Example 1]
[0161]
Reference Example 1 in the second embodiment of the present invention will be described.
The n-type nitride semiconductor layer, the active layer, and the p-type nitride semiconductor layer are the same as in Example 1 except that the same 2-inchφ p-type Si substrate 2010 as in Example 7 is prepared and the Si region 2011 is not formed. A stacked structure 2140 is formed, electrodes and the like are formed, and a light-emitting element is manufactured. Compared to Example 7, the Si region 2011 is not provided, that is, it is manufactured in the same manner except that it does not have a thermal diffusion process, and the light emitting characteristics of this light emitting element can be substantially the same as in Example 7. Vf is good and about 3.6V is obtained.
[Industrial applicability]
[0162]
Although the nitride semiconductor device of the present invention has been described for a light emitting device, it can also be applied to a light receiving device in which at least an n-type nitride semiconductor layer and a p-type nitride semiconductor layer are stacked, and a nitride semiconductor is used. The present invention can also be applied to a field effect transistor (FET).
[0163]
The above description is all about the embodiment of the present invention and does not limit the present invention. The present invention includes all nitride-based semiconductor elements and methods for manufacturing the same as long as the gist of the present invention is not changed.

Claims

In a nitride semiconductor device having a nitride semiconductor layer on a Si substrate ,
Than before Symbol Si substrate has a p-type impurity concentration is higher Si layer or Si area, in contact over the Si layer or Si region, as the nitride semiconductor layer has an n-type nitride semiconductor layer , the n-type n-type impurity concentration of the nitride semiconductor layer is 2 × ¹⁰ 18 ^{cm -3} or more 1 × ¹⁰ 21 ^{cm -3} der less is,
The Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases with increasing distance from the nitride semiconductor layer, and decreases with increasing distance. Physical semiconductor device.

In a nitride semiconductor device having a nitride semiconductor layer on a Si substrate ,
The junction and the vicinity region of the previous SL Si substrate and the nitride semiconductor layer, and a Si layer or Si regions having a high concentration p-type impurity than the substrate-side region of the joint portion near the region outside the junction parts than in the vicinity area outside the nitride semiconductor region have a n-type nitride semiconductor layer having a high concentration n-type impurity,
The Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases with increasing distance from the nitride semiconductor layer, and decreases with increasing distance. Physical semiconductor device.

In a nitride semiconductor device having a nitride semiconductor layer on a Si substrate ,
On the n- type or p-type Si substrate, a p ⁺ -type Si layer or Si region having a p-type impurity concentration higher than that of the substrate is provided, and a nitride semiconductor layer is formed on the Si layer or Si region. , n ⁺ -type nitride semiconductor layer, the n ⁺ -type nitride semiconductor layer have a n-type conductive layer including at least an n-type impurity concentration is less n-type nitride semiconductor layer than thereon,
The Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases with increasing distance from the nitride semiconductor layer, and decreases with increasing distance. Physical semiconductor device.

In a nitride semiconductor device having a nitride semiconductor layer on a Si substrate ,
An n- type or p-type Si substrate has a p ⁺ -type Si layer or Si region having a p-type impurity concentration higher than that of the substrate on the substrate surface side, and a nitride semiconductor is formed on the Si layer or Si region. as layer, the n ⁺ -type nitride semiconductor layer, the n ⁺ -type nitride semiconductor layer have a n-type conductive layer including at least an n-type impurity concentration is less n-type nitride semiconductor layer than thereon,
The Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases with increasing distance from the nitride semiconductor layer, and decreases with increasing distance. Physical semiconductor device.

5. The nitride semiconductor device according to claim ³ , wherein an impurity concentration of the Si layer or the Si region is approximately 1 × 10 ¹⁸ cm ⁻³ to approximately 1 × 10 ²² cm ⁻³ .

The active region of the nitride-based semiconductor device, and the nitride semiconductor layer, nitride semiconductor device according to any one of claims 1 to 5 having said Si layer or Si regions.

A buffer region is provided between the Si substrate and the nitride semiconductor layer, and a first crystal region and a second crystal region are provided on a surface of the Si substrate, and the first crystal region includes Al and Si. the first has a crystal, the second crystal region, according to any one of claims 1 to 6, characterized in that it has a second crystal containing GaN-based semiconductor containing Si Nitride semiconductor devices.

A buffer region is provided between the Si substrate and the nitride semiconductor layer, and the buffer region includes a first region on the substrate side and a second region farther from the Si substrate than the first region. And the first region and the second region include a first layer made of a nitride semiconductor and a nitride having a thickness smaller than that of the first layer and having a composition different from that of the first layer. Each of the first layers in the first region has a multilayer structure in which second layers made of semiconductors are alternately stacked, and the thickness of the first layer in the first region is the same as that of the first layer in the second region. greater than the thickness, the nitride-based semiconductor device according to any one of claims 1 to 7, characterized in that.

In a method for manufacturing a nitride-based semiconductor element having a nitride semiconductor layer on a Si substrate,
A first step of adding a p-type impurity to the Si substrate by diffusion and forming a p-type impurity-added Si layer or Si region on the surface side of the Si substrate;
A second step of growing an n-type nitride semiconductor layer having an n-type impurity concentration of 2 × 10 ¹⁸ cm ⁻³ or more and 1 × 10 ²¹ cm ⁻³ or less on the Si layer or Si region ;
Equipped with,
The Si layer or the Si region includes a Group 13 element of the periodic table, and the concentration of the Group 13 element increases with increasing distance from the nitride semiconductor layer, and decreases with increasing distance. A method for manufacturing a physical semiconductor device.

10. The method according to claim 9 , wherein the first step covers the surface of the Si substrate with a film containing a p-type impurity of a Si semiconductor, and diffuses the p-type impurity into the substrate to form the Si layer or the Si region. The manufacturing method of the nitride-type semiconductor element of description.

10. The method of manufacturing a nitride semiconductor device according to claim 9 , wherein the first step supplies a p-type impurity source gas of Si semiconductor to the surface of the Si substrate under heat treatment to form the Si layer or Si region .

The manufacture of the nitride semiconductor device according to claim 10 or 11 , wherein the Si substrate has a p-type impurity, and in the first step, the Si layer or the Si region is larger than the p-type impurity concentration of the Si substrate. Method.

The method for manufacturing a nitride semiconductor device according to claim 12 , wherein the p-type impurity in the first step is B (boron).