JP5119814B2 - 半導体集積回路及び半導体集積回路組立体 - Google Patents

半導体集積回路及び半導体集積回路組立体 Download PDF

Info

Publication number
JP5119814B2
JP5119814B2 JP2007228985A JP2007228985A JP5119814B2 JP 5119814 B2 JP5119814 B2 JP 5119814B2 JP 2007228985 A JP2007228985 A JP 2007228985A JP 2007228985 A JP2007228985 A JP 2007228985A JP 5119814 B2 JP5119814 B2 JP 5119814B2
Authority
JP
Japan
Prior art keywords
circuit
current
terminal
current mirror
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007228985A
Other languages
English (en)
Other versions
JP2009064811A (ja
Inventor
雅人 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2007228985A priority Critical patent/JP5119814B2/ja
Publication of JP2009064811A publication Critical patent/JP2009064811A/ja
Application granted granted Critical
Publication of JP5119814B2 publication Critical patent/JP5119814B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

本発明は、待機時の消費電力を抑制する半導体集積回路、特に、待機時の電源供給を低減又は停止して消費電力を抑制する半導体集積回路及び複数の半導体集積回路を有する半導体集積回路組立体に関する。
待機時の消費電力を抑制する従来の半導体集積回路は、例えば図６に示すように、図示しない直流電源に電源端子(6)を介して接続されたエミッタ及び互いに接続されたベースをそれぞれ有する第１及び第２のＰＮＰトランジスタ(P1,P2)を設けたカレントミラー回路(3)と、カレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)のコレクタとグランドとの間に接続され且つイネーブル／ディスエーブル端子(12)に付与されるイネーブル信号又はディスエーブル信号(V12)によりオン又はオフに切り換えるスイッチ素子(11)と、カレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)のコレクタに接続され且つ入力端子(7)に入力信号(V7)が付与されたときに出力端子(8)から出力信号(V8)を発生する駆動回路(1)とを備える。カレントミラー回路(3)を構成する第１及び第２のＰＮＰトランジスタ(P1,P2)のベースは、第１のＰＮＰトランジスタ(P1)のコレクタに接続され、スイッチ素子(11)とグランドとの間には、カレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に流れる基準電流(I1)の値を設定する抵抗(4)が接続される。
図６に示す従来の半導体集積回路の動作の際に、イネーブル／ディスエーブル端子(12)に高電圧(Ｈ)レベルのイネーブル信号(V12)が付与されると、スイッチ素子(11)がオンに切り換えられ、図示しない直流電源から電源端子(6)を介してカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)、スイッチ素子(11)及び抵抗(4)に基準電流(I1)が流れる。これと同時に、同直流電源から電源端子(6)及びカレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)を介して基準電流(I1)に等しい出力電流(I2)が駆動回路(1)に供給され、駆動回路(1)が駆動される。駆動回路(1)は、入力端子(7)に付与する高電圧(Ｈ)レベルの入力信号(V7)に対応して、出力端子(8)から高電圧(Ｈ)レベルの出力信号(V8)を発生する。
次に、イネーブル／ディスエーブル端子(12)に低電圧(Ｌ)レベルのディスエーブル信号(V12)が付与されると、スイッチ素子(11)がオンからオフに切り換えられ、図示しない直流電源から電源端子(6)を介してカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に基準電流(I1)が流れなくなるため、同直流電源から電源端子(6)を介してカレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)に出力電流(I2)が流れなくなり、駆動回路(1)への出力電流(I2)の供給が停止する。
ここで、駆動回路(1)は、入力端子(7)に付与される入力信号(V7)が低電圧(Ｌ)レベルのときは待機状態となるため、入力端子(7)の入力信号(V7)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられた直後に、イネーブル／ディスエーブル端子(12)に低電圧(Ｌ)レベルのディスエーブル信号(V12)を付与して、スイッチ素子(11)をオンからオフに切り換えて、カレントミラー回路(3)から駆動回路(1)への出力電流(I2)の供給を停止することにより、駆動回路(1)が動作しない待機時の消費電力を抑制することができる。上記と略同様の技術的思想を有する半導体集積回路は、例えば下記の特許文献１に開示されている。
特開２０００−８２２８５公報
ところで、図６に示す従来の半導体集積回路では、駆動回路(1)を確実に動作するため、入力端子(7)に付与する入力信号(V7)の電圧レベルを切り換える前にスイッチ素子(11)を切り換える必要がある。例えば、入力端子(7)に付与する入力信号(V7)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える際には、入力信号(V7)の状態遷移よりも先行してスイッチ素子(11)をオフからオンに切り換える必要がある。図６では、入力端子(7)、出力端子(8)及びイネーブル／ディスエーブル端子(12)をそれぞれ独立して設けるため、入力端子(7)及びイネーブル／ディスエーブル端子(12)にそれぞれ付与する各信号(V7,V12)のタイミングを適正に調整する回路が必要となり、回路構成が複雑になる欠点があった。
即ち、駆動回路(1)を確実に動作するためには、入力端子(7)の入力信号(V7)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える際に、イネーブル／ディスエーブル端子(12)に高電圧(Ｈ)レベルのイネーブル信号(V12)を付与してスイッチ素子(11)をオフからオンに切り換えた後に、入力信号(V7)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える。逆に、入力端子(7)の入力信号(V7)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換える際には、入力信号(V7)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えた後に、イネーブル／ディスエーブル端子(12)に低電圧(Ｌ)レベルのディスエーブル信号(V12)を付与してスイッチ素子(11)をオンからオフに切り換える必要がある。
また、イネーブル／ディスエーブル端子(12)を別個に設けるために、半導体集積回路を構成する半導体チップ上に接続端子を設ける必要が生じ、半導体チップの占有面積が大きくなる。このため、半導体チップを包囲する外囲体（パッケージ）も大型になり、イネーブル／ディスエーブル端子(12)分だけピン数が増加するので、外囲体の大きさに対して設けるピン数の制約を受けたり、製造コストが上昇する欠点があった。
そこで、本発明では、駆動と停止とを切り換える信号を付与する端子を別途に設けることなく、待機時の消費電力を抑制できる半導体集積回路及び半導体集積回路組立体を提供することを目的とする。
本発明による半導体集積回路は、直流電源(6)に接続された一方の主端子及び互いに接続された各制御端子を有する複数の電流制御素子(P1,P2)を設けたカレントミラー回路(3)と、カレントミラー回路(3)の一方の電流制御素子(P1)の他方の主端子とグランドとの間に接続されたスイッチング素子(2)と、カレントミラー回路(3)の他方の電流制御素子(P2)の他方の主端子に接続された駆動回路(1)と、駆動回路(1)の入力端子(1a)とスイッチング素子(2)の制御端子とに入力信号(V7)を供給する入力端子(7)とを備える。この半導体集積回路では、入力端子(7)からスイッチング素子(2)の制御端子と駆動回路(1)の入力端子(1a)とに入力信号(V7)を付与することにより、スイッチング素子(2)をオンに切り換えて、カレントミラー回路(3)の一方の電流制御素子(P1)に一定の電流(I1)を流すと同時に、カレントミラー回路(3)の他方の電流制御素子(P2)を通じて駆動回路(1)に電流(I2)を供給して、駆動回路(1)を消勢状態から付勢状態に切り換え、駆動回路(1)から出力信号(V8)を発生する。また、本発明による半導体集積回路組立体は、上記構成の半導体集積回路を直流電源(6)に対して並列に接続して、半導体集積回路の各々から個別に駆動回路(11〜1n)から出力信号(V81〜V8n)を発生する。
入力端子(7)に入力信号(V7)を供給すると、スイッチング素子(2)の制御端子と駆動回路(1)の入力端子(1a)とに同時に入力信号(V7)が付与され、スイッチング素子(2)がオンに切り換えられ、直流電源(6)からカレントミラー回路(3)の一方の電流制御素子(P1)及びスイッチング素子(2)を通して基準電流(I1)が流れる。これと共に、直流電源(6)からカレントミラー回路(3)の他方の電流制御素子(P2)を通じて基準電流(I1)に略等しい調整電流(I2)が駆動回路(1)に供給され、駆動回路(1)が消勢状態から付勢状態に切り換えられ、駆動回路(1)から出力信号(V8)を取り出すことができる。この際に、入力端子(7)に供給される入力信号(V7)の大きさを変化させて基準電流(I1)を精密に調整し、これにより、入力信号(V7)の大きさに対応して、駆動回路(1)に供給する調整電流(I2)の値を精密に変化させることができる。また、入力端子(7)への入力信号(V7)の供給を停止すると、スイッチング素子(2)がオフに切り換えられると同時に、駆動回路(1)が動作を停止する。これにより、カレントミラー回路(3)の複数の電流制御素子(P1,P2)が共にオフ状態となり、カレントミラー回路(3)に流れる基準電流(I1)と調整電流(I2)とを阻止すると同時に、駆動回路(1)からの出力信号(V8)を停止して、入力信号(V7)が低電圧レベルの待機時にカレントミラー回路(3)と駆動回路(1)との消費電力を抑制することができる。また、駆動と停止とを切り換える信号を付与するイネーブル／ディスエーブル端子をカレントミラー回路(3)に別途に設ける必要がなく、構成される半導体集積回路の面積を低減することができる。
本発明によれば、駆動回路が動作状態のときのみにカレントミラー回路から駆動回路への電流供給が行われ、待機状態のときは駆動回路への電流供給が停止するので、待機時の消費電力を抑制することができる。また、入力端子への入力信号の供給に同期してカレントミラー回路から駆動回路への電流供給が制御されるので、カレントミラー回路の駆動と停止とを切り換える信号を付与するイネーブル／ディスエーブル端子を別途に設ける必要がなく、集積回路を構成する半導体チップの面積を削減して、半導体集積回路の簡素化及び製造コストの低減を図ることができる。
以下、本発明による半導体集積回路及び半導体集積回路組立体の実施の形態を図１〜図５について説明する。但し、図１〜図５では、図６に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
本発明の第１の実施の形態の半導体集積回路は、図１に示すように、図示しない直流電源に電源端子(6)を介して接続されたエミッタ及び互いに接続されたベースをそれぞれ有する複数の電流制御素子としての第１及び第２のＰＮＰトランジスタ(P1,P2)を設けたカレントミラー回路(3)と、カレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)のコレクタとグランドとの間に接続されたスイッチング素子としてのＭＯＳ-ＦＥＴ(2)と、カレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)のコレクタに接続された駆動回路(1)と、駆動回路(1)の入力端子(1a)とＭＯＳ-ＦＥＴ(2)のゲートとに入力信号(V7)を供給する入力端子(7)とを備える。カレントミラー回路(3)を構成する第１及び第２のＰＮＰトランジスタ(P1,P2)のベースは、第１のＰＮＰトランジスタ(P1)のコレクタに接続される。ＭＯＳ-ＦＥＴ(2)のソースとグランドとの間には、カレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に流れる基準電流(I1)の値を設定する抵抗(4)が接続される。ＭＯＳ-ＦＥＴ(2)のゲートは、保護用抵抗(5)を介して入力端子(7)に接続される。ＭＯＳ-ＦＥＴ(2)は、図２に示す切換閾値(VTH1)を有し、駆動回路(1)は、図２に示すＭＯＳ-ＦＥＴ(2)の切換閾値(VTH1)よりも高い動作閾値(VTH2)を有する。その他の構成は、図６に示す従来の半導体集積回路と略同様である。
図１に示す半導体集積回路の動作の際に、入力端子(7)に高電圧(Ｈ)レベルの入力信号(V7)を供給すると、駆動回路(1)の入力端子(1a)に高電圧(Ｈ)レベルの入力信号(V7)が付与されると同時に、保護用抵抗(5)を介してＭＯＳ-ＦＥＴ(2)のゲートに図２に示す高電圧(Ｈ)レベルの入力信号(V7)が付与される。図２に示す入力信号(V7)の電圧レベルが時刻ｔ1にてＭＯＳ-ＦＥＴ(2)の切換閾値(VTH1)を超えると、ＭＯＳ-ＦＥＴ(2)がオンに切り換えられる。これにより、カレントミラー回路(3)が駆動され、図示しない直流電源から電源端子(6)、第１のＰＮＰトランジスタ(P1)、ＭＯＳ-ＦＥＴ(2)及び抵抗(4)を通して基準電流(I1)が流れる。これと同時に、同直流電源から電源端子(6)及び第２のＰＮＰトランジスタ(P2)を通して基準電流(I1)に略等しい調整電流(I2)が駆動回路(1)に供給される。これにより、駆動回路(1)内に設けられた図示しない内部電源の電圧(V1)が図２に示すように立ち上がり、駆動回路(1)が消勢状態から付勢状態に切り換えられる。この際に、入力端子(7)に供給される入力信号(V7)の大きさを変化させて、抵抗(4)の抵抗値を調整して基準電流(I1)を精密に調整することにより、入力信号(V7)の大きさに対応して、駆動回路(1)に供給する調整電流(I2)の値を精密に変化させることができる。その後、図２に示す入力信号(V7)の電圧レベルが時刻ｔ2にて駆動回路(1)の動作閾値(VTH2)を超えると、駆動回路(1)が動作を開始し、入力端子(1a)に付与される入力信号(V7)により、出力端子(8)から図２に示す出力信号(V8)を発生する。
次に、入力端子(7)に供給される入力信号(V7)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられ、図２に示す入力信号(V7)の電圧レベルが時刻ｔ3にて駆動回路(1)の動作閾値(VTH2)以下に低下すると、駆動回路(1)が動作を停止し、出力端子(8)から図２に示す出力信号(V8)の発生を停止して待機状態となる。その後、図２に示す入力信号(V7)の電圧レベルが時刻ｔ4にてＭＯＳ-ＦＥＴ(2)の切換閾値(VTH1)以下に低下すると、ＭＯＳ-ＦＥＴ(2)がオンからオフに切り換えられ、図示しない直流電源から電源端子(6)を介してカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に基準電流(I1)が流れなくなる。これにより、カレントミラー回路(3)の第１及び第２のＰＮＰトランジスタ(P1,P2)が共にオフ状態となるため、電源端子(6)から第２のＰＮＰトランジスタ(P2)を通して駆動回路(1)に図２に示す調整電流(I2)が流れなくなり、駆動回路(1)内の内部電源の電圧(V1)が図２に示すように略零となる。このため、駆動回路(1)が動作しない待機時の消費電力を抑制することができる。
図１に示す第１の実施の形態の半導体集積回路では、駆動回路(1)を駆動する前にＭＯＳ-ＦＥＴ(2)をオンに切り換えてカレントミラー回路(3)から駆動回路(1)に調整電流(I2)を供給し、駆動回路(1)の動作停止後にＭＯＳ-ＦＥＴ(2)をオンに切り換えてカレントミラー回路(3)から駆動回路(1)への調整電流(I2)を停止するため、駆動回路(1)を確実に動作できると共に、正確なタイミングで駆動回路(1)を停止させることができる。また、入力信号(V7)の電圧レベルの切り換えに同期して駆動回路(1)への電流供給が制御されるので、カレントミラー回路(3)の駆動及び停止の切り換えを行う信号の入力端子、例えば図６に示すイネーブル／ディスエーブル端子(12)を別途に設ける必要がなく、集積回路を構成する半導体チップの面積を削減することができる。
図１に示す半導体集積回路は変更が可能である。例えば、図３に示す第２の実施の形態の半導体集積回路は、図１に示す駆動回路(1)、ＭＯＳ-ＦＥＴ(2)、保護用抵抗(5)、入力端子(7)及び出力端子(8)をそれぞれｎ個設け、カレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)のコレクタにバンドギャップ回路等の定電圧回路(10)を接続し、カレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)のコレクタと定電圧回路(10)との間にドレインが電源端子(6)に接続された緩衝増幅回路としてのＤＭＯＳ-ＦＥＴ（二重拡散型ＭＯＳ-ＦＥＴ）(9)のゲートを接続し、第１〜第ｎの駆動回路(11〜1n)をＤＭＯＳ-ＦＥＴ(9)のソースに各々接続し、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)をカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)のコレクタと抵抗(4)との間に互いに並列に接続し、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)のゲートをそれぞれ第１〜第ｎの保護用抵抗(51〜5n)を介して第１〜第ｎの入力端子(71〜7n)に接続したものである。カレントミラー回路(3)を構成する第１及び第２のＰＮＰトランジスタ(P1,P2)のベースは、抵抗(R1)を介して第１のＰＮＰトランジスタ(P1)のコレクタに接続される。第１及び第２のＰＮＰトランジスタ(P1,P2)のベース及び第１のＰＮＰトランジスタ(P1)のコレクタは、コレクタがグランドに接続された第３のＰＮＰトランジスタ(P3)のエミッタ及びベースにそれぞれ接続される。その他の構成は、図１に示す半導体集積回路と略同様である。
図３に示す半導体集積回路の動作の際に、第１〜第ｎの入力端子(71〜7n)に選択的に又は同時に高電圧(Ｈ)レベルの入力信号(V71〜V7n)を付与すると、選択的に又は同時に第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)がオンに切り換えられる。これにより、カレントミラー回路(3)が駆動され、図示しない直流電源から電源端子(6)、第１のＰＮＰトランジスタ(P1)、オン状態のＭＯＳ-ＦＥＴ(21〜2n)及び抵抗(4)を通して基準電流(I1)が流れる。ここで、電源端子(6)の印加電圧をＶDD、抵抗(4)の抵抗値をＲ4、第１及び第３のＰＮＰトランジスタ(P1,P3)のベース−エミッタ間電圧をそれぞれＶf1,Ｖf3とすると、基準電流(I1)の値Ｉ1は、Ｉ1＝(ＶDD−(Ｖf1＋Ｖf3))／Ｒ4となる。これと同時に、電源端子(6)から第２のＰＮＰトランジスタ(P2)を通して基準電流(I1)に略等しい調整電流(I2)が定電圧回路(10)に流れ、定電圧回路(10)からＤＭＯＳ-ＦＥＴ(9)のソースに略一定のレベルに保持された調整電圧(VREG)を発生する。カレントミラー回路(3)が駆動する期間は、ＤＭＯＳ-ＦＥＴ(9)のゲートに電圧が印加されてオン状態となり、ＤＭＯＳ-ＦＥＴ(9)のソースに略同一レベルの調整電圧(VREG)が発生して第１〜第ｎの駆動回路(11〜1n)にそれぞれ印加される。これと共に、第２のＰＮＰトランジスタ(P2)のコレクタからＤＭＯＳ-ＦＥＴ(9)のゲートに流れる調整電流(I2)が増幅され、ＤＭＯＳ-ＦＥＴ(9)のソースに増幅された調整電流(IREG)が流れる。ＤＭＯＳ-ＦＥＴ(9)により増幅された調整電流(IREG)は、第１〜第ｎの調整電流(IRG1〜IRGn)に分岐して第１〜第ｎの駆動回路(11〜1n)にそれぞれ供給される。これにより、第１〜第ｎの駆動回路(11〜1n)内にそれぞれ設けられた図示しない内部電源が起動し、各駆動回路(11〜1n)が付勢状態となる。このため、第１〜第ｎの入力端子(71〜7n)に高電圧(Ｈ)レベルの第１〜第ｎの入力信号(V71〜V7n)を選択的に又は同時に付与することにより、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)を個別に又は同時にオンに切り換えて、カレントミラー回路(3)から定電圧回路(10)及びＤＭＯＳ-ＦＥＴ(9)を介して第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(IRG1〜IRGn)を各々供給して、第１〜第ｎの駆動回路(11〜1n)の各出力端子(81〜8n)から個別に又は同時に第１〜第ｎの出力信号(V81〜V8n)を発生させることができる。
また、第１〜第ｎの入力端子(71〜7n)に同時に低電圧(Ｌ)レベルの入力信号(V71〜V7n)を各々付与すると、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)が全て同時にオフに切り換えられるため、図示しない直流電源から電源端子(6)を介してカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に基準電流(I1)が流れなくなる。これにより、カレントミラー回路(3)の第１及び第２のＰＮＰトランジスタ(P1,P2)が共にオフ状態となり、電源端子(6)から第２のＰＮＰトランジスタ(P2)に調整電流(I2)が流れなくなるため、定電圧回路(10)の動作が停止する。よって、ＤＭＯＳ-ＦＥＴ(7)を介して第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(IRG1〜IRGn)が供給されなくなり、各駆動回路(11〜1n)内の図示しない内部電源の動作が停止する。このため、第１〜第ｎの駆動回路(11〜1n)が動作しない待機時の消費電力を抑制することができる。
図３に示す第２の実施の形態の半導体集積回路では、第１〜第ｎの入力端子(71〜7n)に選択的に又は同時に高電圧(Ｈ)レベルの入力信号(V71〜V7n)を付与し、選択的に又は同時に第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)をオンに切り換えたとき、カレントミラー回路(3)から定電圧回路(10)及びＤＭＯＳ-ＦＥＴ(9)を介して第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(IRG1〜IRGn)が各々供給されるので、第１〜第ｎの駆動回路(11〜1n)を個別に又は同時に動作させることができる。また、電源端子(6)に印加される電圧(VDD)や周囲の温度が変動しても、定電圧回路(10)の調整電圧(VREG)は略一定のレベルに保持され、第１〜第ｎの駆動回路(11〜1n)に各々供給される第１〜第ｎの調整電流(IRG1〜IRGn)は変化しない。このため、第１〜第ｎの駆動回路(11〜1n)を安定して動作できると共に、ＤＭＯＳ-ＦＥＴ(9)により増幅された十分な容量の第１〜第ｎの調整電流(IRG1〜IRGn)を第１〜第ｎの駆動回路(11〜1n)に各々供給することができる。
また、図４に示す第３の実施の形態の半導体集積回路は、図１に示す駆動回路(1)、ＭＯＳ-ＦＥＴ(2)、保護用抵抗(5)、入力端子(7)及び出力端子(8)をそれぞれｎ個（ｎは２以上の整数）設け、ｎ−１個の第３〜第ｎ＋１のＰＮＰトランジスタ(P3〜Pn+1)のエミッタを電源端子(6)に各々接続し且つ互いに接続した各ＰＮＰトランジスタ(P3〜Pn+1)のベースを第１及び第２のＰＮＰトランジスタ(P1,P2)のベースに接続し、第２のＰＮＰトランジスタ(P2)のコレクタに第１の駆動回路(11)を接続し、第３〜第ｎ＋１のＰＮＰトランジスタ(P3〜Pn+1)のコレクタに第２〜第ｎの駆動回路(12〜1n)をそれぞれ接続し、第１のＰＮＰトランジスタ(P1)のコレクタと抵抗(4)との間に互いに並列に第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)を接続し、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)のゲートをそれぞれ第１〜第ｎの保護用抵抗(51〜5n)を介して第１〜第ｎの入力端子(71〜7n)に接続したものである。第３〜第ｎ＋１のＰＮＰトランジスタ(P3〜Pn+1)は、第１及び第２のＰＮＰトランジスタ(P1,P2)と共にカレントミラー回路(3)を構成する。その他の構成は、図１に示す半導体集積回路と略同様である。
図４に示す半導体集積回路の動作の際に、第１〜第ｎの入力端子(71〜7n)に選択的に又は同時に高電圧(Ｈ)レベルの入力信号(V71〜V7n)を付与すると、選択的に又は同時に第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)がオンに切り換えられる。これにより、カレントミラー回路(3)が駆動され、図示しない直流電源から電源端子(6)、第１のＰＮＰトランジスタ(P1)、オン状態のＭＯＳ-ＦＥＴ(21〜2n)及び抵抗(4)を通して基準電流(I1)が流れる。これと同時に、電源端子(6)から第２〜第ｎ＋１のＰＮＰトランジスタ(P2〜Pn+1)をそれぞれ通じて第１〜第ｎの駆動回路(11〜1n)に基準電流(I1)に略等しい第１〜第ｎの調整電流(I21〜I2n)が供給される。これにより、第１〜第ｎの駆動回路(11〜1n)内にそれぞれ設けられた図示しない内部電源が起動し、各駆動回路(11〜1n)が動作状態となる。このため、図３に示す実施の形態と略同様に、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)を個別に又は同時にオンに切り換えて、カレントミラー回路(3)から第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(I21〜I2n)を各々供給して、第１〜第ｎの駆動回路(11〜1n)の各出力端子(81〜8n)から個別に又は同時に第１〜第ｎの出力信号(V81〜V8n)を発生させることができる。
また、第１〜第ｎの入力端子(71〜7n)に同時に低電圧(Ｌ)レベルの入力信号(V71〜V7n)を各々付与すると、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)が全て同時にオフに切り換えられるため、図示しない直流電源から電源端子(6)を介してカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に基準電流(I1)が流れなくなる。これにより、カレントミラー回路(3)の各ＰＮＰトランジスタ(P1〜Pn+1)が全て同時にオフ状態となり、電源端子(6)から第２〜第ｎ＋１のＰＮＰトランジスタ(P2〜Pn+1)をそれぞれ通じて第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(I21〜I2n)が供給されなくなるため、各駆動回路(11〜1n)内の図示しない内部電源の動作が停止する。このため、図３に示す実施の形態と略同様に、第１〜第ｎの駆動回路(11〜1n)が動作しない待機時の消費電力を抑制することができる。
図４に示す第３の実施の形態の半導体集積回路では、図３に示す第２の実施の形態と略同様に、第１〜第ｎの入力端子(71〜7n)に選択的に又は同時に高電圧(Ｈ)レベルの入力信号(V71〜V7n)を付与し、選択的に又は同時に第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)をオンに切り換えることにより、カレントミラー回路(3)の第２〜第ｎ＋１のＰＮＰトランジスタ(P2〜Pn+1)から第１〜第ｎの駆動回路(11〜1n)に第１〜第ｎの調整電流(I21〜I2n)をそれぞれ供給して、第１〜第ｎの駆動回路(11〜1n)を個別に又は同時に動作させることができる。また、カレントミラー回路(3)の駆動時に、図示しない直流電源から電源端子(6)、第１のＰＮＰトランジスタ(P1)、オン状態のＭＯＳ-ＦＥＴ(21〜2n)及び抵抗(4)を通して基準電流(I1)が流れると同時に、電源端子(6)から第２〜第ｎ＋１のＰＮＰトランジスタ(P2〜Pn+1)をそれぞれ通じて第１〜第ｎの駆動回路(11〜1n)に基準電流(I1)に略等しい第１〜第ｎの調整電流(I21〜I2n)を供給できるので、図３に示す定電圧回路(10)及びＤＭＯＳ-ＦＥＴ(9)を設けなくても、第１〜第ｎの駆動回路(11〜1n)の各々に十分な容量の調整電流(I21〜I2n)を供給することができる。
更に、図１に示す半導体集積回路を電源端子(6)に対してｎ組並列に接続して、ｎ組の半導体集積回路の第１〜第ｎの駆動回路(11〜1n)から個別に第１〜第ｎの出力信号(V81〜V8n)を発生する図５に示す半導体集積回路組立体を構成してもよい。即ち、図５に示す半導体集積回路組立体は、図１に示す駆動回路(1)、ＭＯＳ-ＦＥＴ(2)、カレントミラー回路(3)、抵抗(4)、保護用抵抗(5)、入力端子(7)及び出力端子(8)をそれぞれｎ個ずつ設け、第１〜第ｎのカレントミラー回路(31〜3n)の第１及び第２のＰＮＰトランジスタ(P1,P2)のエミッタをそれぞれ電源端子(6)に接続し、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)を第１〜第ｎのカレントミラー回路(31〜3n)の第１のＰＮＰトランジスタ(P1)のコレクタと第１〜第ｎの抵抗(41〜4n)との間にそれぞれ接続し、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)のゲートをそれぞれ第１〜第ｎの保護用抵抗(51〜5n)を介して第１〜第ｎの入力端子(71〜7n)に接続し、第１〜第ｎの駆動回路(11〜1n)をそれぞれ第１〜第ｎのカレントミラー回路(31〜3n)の第２のＰＮＰトランジスタ(P2)のコレクタに接続したものである。
図５に示す実施の形態の半導体集積回路組立体では、第１〜第ｎの入力端子(71〜7n)に高電圧(Ｈ)レベルの入力信号(V71〜V7n)を選択的に付与することにより、第１〜第ｎのＭＯＳ-ＦＥＴ(21〜2n)を個別にオンに切り換えて、第１〜第ｎのカレントミラー回路(31〜3n)から第１〜第ｎの駆動回路(11〜1n)に個別に第１〜第ｎの調整電流(I21〜I2n)を供給して、組立体全体の消費電力を最小限に抑制することができる。
本発明の実施態様は前記の各実施の形態に限定されず、更に種々の変更が可能である。例えば、図１に示す実施の形態で駆動回路(1)内に複数のバイアス電流設定用のＰＮＰトランジスタを設ける場合は、各ＰＮＰトランジスタのエミッタを電源端子(6)に接続し、互いに接続された各ＰＮＰトランジスタのベースをカレントミラー回路(3)の第１及び第２のＰＮＰトランジスタ(P1,P2)のベースに接続すればよい。この場合、入力端子(7)に高電圧(Ｈ)レベルの入力信号(V7)を付与すると、ＭＯＳ-ＦＥＴ(2)がオンに切り換えられ、カレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に基準電流(I1)が流れると共に、第２のＰＮＰトランジスタ(P2)及び駆動回路(1)内のバイアス電流設定用の各ＰＮＰトランジスタにそれぞれ基準電流(I1)に略等しい調整電流(I2)が流れ、駆動回路(1)が動作状態となる。また、図１に示す実施の形態において、カレントミラー回路(3)の第２のＰＮＰトランジスタ(P2)のコレクタに図３に示す定電圧回路(10)を接続し、第２のＰＮＰトランジスタ(P2)のコレクタと定電圧回路(10)との間に図３に示すＤＭＯＳ-ＦＥＴ(9)のゲートを接続し、ＤＭＯＳ-ＦＥＴ(9)のドレインを電源端子(6)に接続し、ＤＭＯＳ-ＦＥＴ(9)のソースに駆動回路(1)を接続してもよい。この場合、電源端子(6)からカレントミラー回路(3)の第１のＰＮＰトランジスタ(P1)に一定の基準電流(I1)が流れると同時に、第２のＰＮＰトランジスタ(P2)を通じて定電圧回路(10)に調整電流(I2)が流れると、ＤＭＯＳ-ＦＥＴ(9)を介して定電圧回路(10)から発生する略一定の調整電圧(VREG)を駆動回路(1)に印加すると共に、ＤＭＯＳ-ＦＥＴ(9)はゲートに供給される調整電流(I2)を増幅してソースから駆動回路(1)に増幅された一定の調整電流(IREG)を供給する。このため、電源端子(6)に印加される図示しない直流電源の電圧又は周囲温度が変動しても、定電圧回路(10)の調整電圧(VREG)を略一定に保持すると共に、ＤＭＯＳ-ＦＥＴ(9)により増幅された一定の調整電流(IREG)が駆動回路(1)に供給されるので、駆動回路(1)を安定して動作させることができる。更に、上記の各実施の形態では、スイッチング素子(2,21〜2n)としてＭＯＳ-ＦＥＴを使用したが、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）又は接合型バイポーラトランジスタを使用してもよい。同様に、カレントミラー回路(3)を構成する第１及び第２のＰＮＰトランジスタ(P1,P2)の代わりに、Ｐチャネル型ＭＯＳ-ＦＥＴを使用してもよい。
本発明は、待機時の電源供給を低減又は停止して消費電力を抑制する半導体集積回路への適用に適する。
本発明による半導体集積回路の第１の実施の形態を示す電気回路図 図１の回路の各部信号のタイムチャート 本発明による半導体集積回路の第２の実施の形態を示す電気回路図 本発明による半導体集積回路の第３の実施の形態を示す電気回路図 本発明による半導体集積回路組立体の実施の形態を示す電気回路図 従来の半導体集積回路を示す電気回路図
符号の説明
(1,11〜1n)・・駆動回路、 (2,21〜2n)・・ＭＯＳ-ＦＥＴ（スイッチング素子）、 (3,31〜3n)・・カレントミラー回路、 (4,41〜4n)・・抵抗、 (5,51〜5n)・・保護用抵抗、 (6)・・電源端子、 (7,71〜7n)・・入力端子、 (8,81〜8n)・・出力端子、 (9)・・ＤＭＯＳ-ＦＥＴ（緩衝増幅回路）、 (10)・・定電圧回路、 (11)・・スイッチ素子、 (12)・・イネーブル／ディスエーブル端子、 (P1〜Pn+1)・・ＰＮＰトランジスタ、

Claims (10)

  1. 直流電源に接続された一方の主端子及び互いに接続された各制御端子を有する複数の電流制御素子を設けたカレントミラー回路と、
    該カレントミラー回路の一方の電流制御素子の他方の主端子とグランドとの間に接続されたスイッチング素子と、
    前記カレントミラー回路の他方の電流制御素子の他方の主端子に接続された駆動回路と、
    該駆動回路の入力端子と前記スイッチング素子の制御端子とに入力信号を供給する入力端子とを備え、
    該入力端子から前記スイッチング素子の制御端子と前記駆動回路の入力端子とに入力信号を付与することにより、前記スイッチング素子をオンに切り換えて、前記カレントミラー回路の一方の電流制御素子に一定の電流を流すと同時に、前記カレントミラー回路の他方の電流制御素子を通じて前記駆動回路に電流を供給して、前記駆動回路を消勢状態から付勢状態に切り換え、前記駆動回路から出力信号を発生することを特徴とする半導体集積回路。
  2. 前記カレントミラー回路の前記電流制御素子の制御端子を前記一方の電流制御素子の他方の主端子と前記スイッチング素子の一方の主端子との間に接続し、抵抗を介して前記スイッチング素子の他方の主端子をグランドに接続した請求項１に記載の半導体集積回路。
  3. 前記カレントミラー回路の他方の電流制御素子の他方の主端子に定電圧回路を接続し、前記他方の電流制御素子の他方の主端子と前記定電圧回路との間に緩衝増幅回路を介して前記駆動回路を接続した請求項１又は２に記載の半導体集積回路。
  4. 前記スイッチング素子は、切換閾値を有し、
    前記駆動回路は、前記スイッチング素子の切換閾値より高い動作閾値を有し、
    前記入力端子への前記入力信号が前記スイッチング素子の切換閾値を超えたとき、前記スイッチング素子がオンに切り換わって、前記カレントミラー回路から前記駆動回路に調整電流を供給し、
    前記入力信号の電圧が前記駆動回路の動作閾値を超えたとき、前記駆動回路を駆動して、前記駆動回路から出力信号を取り出す請求項１〜３のいずれか１項に記載の半導体集積回路。
  5. 前記入力信号の電圧が前記駆動回路の動作閾値以下に低下すると、前記駆動回路は、出力信号を停止し、
    前記入力信号の電圧が前記スイッチング素子の切換閾値以下に低下すると、前記スイッチング素子がオフに切り換えられて、前記カレントミラー回路は、前記駆動回路への調整電流を停止する請求項４に記載の半導体集積回路。
  6. 直流電源に接続された一方の主端子及び互いに接続された各制御端子を有する複数の電流制御素子を設けたカレントミラー回路と、
    該カレントミラー回路の一方の電流制御素子の他方の主端子とグランドとの間に互いに並列に接続された複数のスイッチング素子と、
    前記カレントミラー回路の他方の電流制御素子の他方の主端子に接続された複数の駆動回路と、
    前記駆動回路の各入力端子と複数の前記スイッチング素子の各制御端子とに入力信号を供給する複数の入力端子とを備え、
    複数の前記入力端子から前記スイッチング素子の各制御端子と前記駆動回路の各入力端子とに入力信号を同時に又は選択的に付与することにより、前記スイッチング素子をオンに切り換えて、前記カレントミラー回路の一方の電流制御素子に一定の電流を流すと同時に、前記カレントミラー回路の前記他方の電流制御素子を通じて複数の前記駆動回路に調整電流を各々供給し、複数の前記駆動回路を同時に又は選択的に消勢状態から付勢状態に切り換え、複数の前記駆動回路から出力信号を発生することを特徴とする半導体集積回路。
  7. 一方の主端子を前記直流電源に接続し、制御端子を前記他方の電流制御素子の他方の主端子に接続し、他方の主端子を複数の前記駆動回路に接続した緩衝用増幅回路を設けた請求項６に記載の半導体集積回路。
  8. 前記他方の電流制御素子の他方の主端子とグランドとの間に定電圧回路を接続し、
    前記他方の電流制御素子の他方の主端子と前記定電圧回路との間に前記緩衝用増幅回路の制御端子を接続した請求項７に記載の半導体集積回路。
  9. 直流電源に接続された一方の主端子及び互いに接続された各制御端子を有する複数の電流制御素子を設けたカレントミラー回路と、
    該カレントミラー回路のいずれか一方の電流制御素子の他方の主端子とグランドとの間に互いに並列に接続された複数のスイッチング素子と、
    前記カレントミラー回路の他方の電流制御素子の他方の主端子にそれぞれ接続された複数の駆動回路と、
    前記駆動回路の各入力端子と複数の前記スイッチング素子の各制御端子とに入力信号を供給する複数の入力端子とを備え、
    複数の前記入力端子から前記スイッチング素子の各制御端子と前記駆動回路の各入力端子とに入力信号を同時に又は選択的に付与することにより、前記スイッチング素子をオンに切り換えて、前記カレントミラー回路のいずれか一方の電流制御素子に一定の電流を流すと同時に、前記カレントミラー回路の他方の電流制御素子をそれぞれ通じて複数の前記駆動回路に調整電流を供給し、複数の前記駆動回路を同時に又は選択的に消勢状態から付勢状態に切り換え、複数の前記駆動回路から出力信号を発生することを特徴とする半導体集積回路。
  10. 請求項１に記載の前記半導体集積回路を直流電源に対して並列に接続して、前記半導体集積回路の駆動回路から個別に出力信号を発生することを特徴とする半導体集積回路組立体。
JP2007228985A 2007-09-04 2007-09-04 半導体集積回路及び半導体集積回路組立体 Expired - Fee Related JP5119814B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007228985A JP5119814B2 (ja) 2007-09-04 2007-09-04 半導体集積回路及び半導体集積回路組立体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007228985A JP5119814B2 (ja) 2007-09-04 2007-09-04 半導体集積回路及び半導体集積回路組立体

Publications (2)

Publication Number Publication Date
JP2009064811A JP2009064811A (ja) 2009-03-26
JP5119814B2 true JP5119814B2 (ja) 2013-01-16

Family

ID=40559180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007228985A Expired - Fee Related JP5119814B2 (ja) 2007-09-04 2007-09-04 半導体集積回路及び半導体集積回路組立体

Country Status (1)

Country Link
JP (1) JP5119814B2 (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514180A (ja) * 1991-07-02 1993-01-22 Sharp Corp Ｉ２ ｌデバイスのインジエクタ供給回路

Also Published As

Publication number Publication date
JP2009064811A (ja) 2009-03-26

Similar Documents

Publication Publication Date Title
JP6187428B2 (ja) 駆動装置
KR101926607B1 (ko) 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법
US7215183B2 (en) Reference voltage generator circuit
WO2017026367A1 (ja) パワースイッチング装置
JP5341781B2 (ja) 電力供給制御回路
JP2015195700A (ja) 駆動装置
JPH05191257A (ja) 半導体回路の出力段に配置される出力回路
US20190305686A1 (en) Power supply circuit
CN111835327A (zh) 栅极驱动器及半导体模块
JP2018182953A (ja) 電圧駆動型半導体素子の並列駆動回路
US10274981B2 (en) Voltage dropping apparatus, voltage switching apparatus, and internal voltage supply apparatus using the same
JPH0879050A (ja) ＢｉＣＭＯＳ論理回路
JP2019007823A (ja) 半導体集積装置及びそのゲートスクリーニング試験方法
US7974056B2 (en) Semiconductor device
US7199606B2 (en) Current limiter of output transistor
US8363372B2 (en) Rapid discharging circuit upon detection of abnormality
JP2007019363A (ja) 半導体集積回路
JP5119814B2 (ja) 半導体集積回路及び半導体集積回路組立体
CN111211763A (zh) 高电位侧驱动电路
JP2016213659A (ja) 半導体スイッチ回路
JP2021082879A (ja) 論理回路および回路チップ
EP2656387B1 (en) Complementary darlington emitter follower with improved switching speed and improved cross-over control and increased output voltage
JP2013104942A (ja) 出力回路及びそれを備えた増幅器
JP2003273672A (ja) 差動増幅回路
JP2003338740A (ja) 高耐圧スイッチング回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121008

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5119814

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees