JP5117247B2 - Logic module - Google Patents
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Description
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関する。 The present invention relates to a logic module for hardware emulation in which logic to be verified is programmed in a plurality of programmable logic elements and logic of a large scale integrated circuit is verified.
近年、サーバやネットワーク等の情報処理装置に適用する大規模集積回路(LSI)の大規模化、多ピン化、小形化が進んでいる。このようなLSIを設計する際に、LSIの論理検証精度を向上させるために、従来のソフトウェアエミュレーション技術に加え、プログラム可能な論理素子であるFPGA(Field Programmable Gate Array)を用いたハードウェアエミュレーションをLSIの論理検証に適用する方式が用いられている。しかしながら、近年のLSIのゲート規模増大に伴い、論理検証には多数のFPGAを必要とするようになってきた。 In recent years, large-scale integrated circuits (LSIs) applied to information processing apparatuses such as servers and networks have been increased in scale, multi-pins, and downsized. When designing such an LSI, in order to improve the logic verification accuracy of the LSI, in addition to conventional software emulation technology, hardware emulation using a programmable logic element FPGA (Field Programmable Gate Array) is used. A method applied to LSI logic verification is used. However, with the recent increase in LSI gate scale, logic verification has required a large number of FPGAs.
この要求に対応するためには、複数のFPGAを搭載した論理モジュールを複数用意し、検証対象論理を複数の論理モジュールに論理分割し、これらを論理モジュールの外部接続用のコネクタを介し論理モジュールを多段接続してハードウェアエミュレーション装置を構築し、論理検証対象のシステムボードに接続する必要がある。 In order to meet this requirement, a plurality of logic modules equipped with a plurality of FPGAs are prepared, the logic to be verified is logically divided into a plurality of logic modules, and these logic modules are connected via connectors for external connection of the logic modules. It is necessary to construct a hardware emulation device by connecting in multiple stages and to connect it to a system board subject to logic verification.
検証用論理モジュールの例としては、例えば特開2001−318124号公報に記載の技術が挙げられる。従来の技術では、複数存在する論理モジュールを論理モジュールの外部接続用コネクタを介し論理モジュールを多段に接続し論理モジュールの上段または下段に積み上げしてゲート規模の増大に対処していた。これを改善した検証用論理モジュールの例として、例えば特開2007−201843号公報に記載のものがある。
上述のようなハードウェアエミュレーション装置を構築して、より短時間で論理回路の検証を行うためには、複数のFPGA間の信号の動作周波数を一層高める必要がある。
従って本発明の目的は、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供することにある。
In order to construct a hardware emulation device as described above and verify a logic circuit in a shorter time, it is necessary to further increase the operating frequency of signals between a plurality of FPGAs.
Accordingly, an object of the present invention is to provide a logic module that can easily realize an increase in the operating frequency of a signal.
本発明は、1つの論理モジュール内または、複数の論理モジュールを多段に接続した際に、論理素子間の接続経路を切替える接続切替回路により検証対象論理の回路構成に合わせて接続経路を切替えるものであり、この接続切替回路の両側に論理素子が配置されるように回路を構成し、その論理素子内に終端抵抗を付加することで信号の波形品質を高め、信号の動作周波数の高速化を容易に実現しようとするものである。 In the present invention, when a plurality of logic modules are connected in one logic module or in multiple stages, the connection path is switched according to the circuit configuration of the logic to be verified by a connection switching circuit that switches the connection path between logic elements. Yes, configure the circuit so that logic elements are arranged on both sides of this connection switching circuit, and add termination resistors in the logic elements to improve the waveform quality of the signal and easily increase the operating frequency of the signal It is something that is going to be realized.
本発明に係る論理モジュールは、プログラム可能な第1および第2の論理素子と、外部と接続するための第1および第2のコネクタと、前記第1の論理素子と前記第2の論理素子との接続、前記第1のコネクタと前記第2のコネクタとの接続、前記第1の論理素子と前記第2のコネクタとの接続、および前記第2の論理素子と前記第1のコネクタとの接続のうちの少なくとも1つを接続可能とする接続切替回路とを備えた論理モジュールであって、前記第1のコネクタと前記接続切替回路とを接続する配線と前記第1の論理素子の接続ピンとの間に接続される第1のスタブ抵抗と、前記第2のコネクタと前記接続切替回路とを接続する配線と前記第2の論理素子の接続ピンとの間に接続される第2のスタブ抵抗と、前記第1の論理素子が前記接続切替回路を介して前記第2の論理素子または前記第2のコネクタと接続される場合に前記接続切替回路と接続される前記第1の論理素子の接続ピン内側に接続されるバス終端抵抗と、前記第2の論理素子が前記接続切替回路を介して前記第1の論理素子または前記第1のコネクタと接続される場合に前記接続切替回路と接続される前記第2の論理素子の接続ピン内側に接続されるバス終端抵抗とを備えるものである。 The logic module according to the present invention includes programmable first and second logic elements, first and second connectors for connecting to the outside, the first logic element and the second logic element, Connection, connection between the first connector and the second connector, connection between the first logic element and the second connector, and connection between the second logic element and the first connector And a connection switching circuit that enables connection of at least one of the first and the connection switching circuit, and a wiring that connects the first connector and the connection switching circuit, and a connection pin of the first logic element. A first stub resistor connected between, a second stub resistor connected between a wiring connecting the second connector and the connection switching circuit, and a connection pin of the second logic element; The first logic element is the A bus termination resistor connected inside the connection pin of the first logic element connected to the connection switching circuit when connected to the second logic element or the second connector via a connection switching circuit; A connection pin of the second logic element connected to the connection switching circuit when the second logic element is connected to the first logic element or the first connector via the connection switching circuit And a bus termination resistor connected to the inside.
上記論理モジュールを2つ備え、一方の論理モジュールの第2のコネクタと他方の論理モジュールの第1のコネクタとを接続して多段構成とした論理モジュールとすることができる。また、上記論理モジュールを3つ備え、第1の論理モジュールの第2のコネクタと第2の論理モジュールの第1のコネクタとを接続し、かつ第2の論理モジュールの第2のコネクタと第3の論理モジュールの第1のコネクタとを接続して多段構成とした論理モジュールとすることができる。この場合、第2の論理モジュールは、接続切替回路において第1の論理素子と第2のコネクタとの接続、および第2の論理素子と第1のコネクタとの接続を行うことによりブリッジ回路を形成することができる。前記接続切替回路を切り替えるための接続切替制御信号を生成する接続切替制御信号出力回路は前記第1または第2の論理素子に設けることができる。 Two logic modules are provided, and the second connector of one logic module and the first connector of the other logic module are connected to form a logic module having a multi-stage configuration. Also, three logic modules are provided, the second connector of the first logic module is connected to the first connector of the second logic module, and the second connector of the second logic module is connected to the third connector. A logic module having a multi-stage configuration can be obtained by connecting the first connector of the logic module. In this case, the second logic module forms a bridge circuit by connecting the first logic element and the second connector and connecting the second logic element and the first connector in the connection switching circuit. can do. A connection switching control signal output circuit that generates a connection switching control signal for switching the connection switching circuit can be provided in the first or second logic element.
上記論理モジュールに第1および第2のメモリモジュールを備え、前記第1および第2の論理素子が前記第1および第2のメモリモジュールにアクセスするための第1および第2のメモリ制御回路をそれぞれ有することができる。また、上記論理モジュールに第1および第2のメモリモジュールを備え、前記第1または第2の論理素子が前記第1および第2のメモリモジュールにアクセスするための第1および第2のメモリ制御回路を有することができる。 The logic module includes first and second memory modules, and the first and second logic elements respectively have first and second memory control circuits for accessing the first and second memory modules. Can have. Further, the logic module includes first and second memory modules, and the first and second logic elements allow the first or second logic element to access the first and second memory modules. Can have.
本発明によれば、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを得ることができる。従来、複数の論理モジュール内の複数のFPGA間を信号で接続する際に、信号の両端となるFPGA内に終端抵抗を付加することができず、信号の波形品質を高めることが困難であった。本発明では、外部と接続するためのコネクタと論理素子の間の配線にスタブ抵抗を付加し、接続信号の両端となる論理素子内に終端抵抗を付加することで波形品質を高め、論理素子間の信号の動作周波数の高速化を図るものである。 According to the present invention, it is possible to obtain a logic module that can easily realize an increase in the operating frequency of a signal. Conventionally, when connecting a plurality of FPGAs in a plurality of logic modules with a signal, it is difficult to add a termination resistor in the FPGA which becomes both ends of the signal, and it is difficult to improve the waveform quality of the signal. . In the present invention, the stub resistance is added to the wiring between the connector for connecting to the outside and the logic element, and the termination resistance is added in the logic element at both ends of the connection signal, so that the waveform quality is improved. The operating frequency of these signals is increased.
また、2つ以上の論理モジュールを多段接続することで、検証対象の論理規模に応じて必要な数の論理モジュールを使用することができ、接続切替制御信号により接続切替回路を切替えることで、論理モジュール内の全てのプログラム可能な論理素子間をバス接続またはピン・トゥ・ピン接続で構成することができる。さらに、より多くの論理モジュールを多段接続するとき、バス接続される論理素子の数が多くなり過ぎると信号の波形品質の低下を招き、動作周波数の高速化を図ることができなくなることがある。この場合、バス接続される途中の論理モジュール内にブリッジ回路と終端抵抗を組み込むことで、バスに接続される論理素子を適度に分離することができ信号の波形品質を低下させることなく、信号の動作周波数の高速化を図ることが可能となる。 In addition, by connecting two or more logic modules in multiple stages, the required number of logic modules can be used according to the logic scale to be verified, and by switching the connection switching circuit with a connection switching control signal, All programmable logic elements in a module can be configured with bus connections or pin-to-pin connections. In addition, when many logic modules are connected in multiple stages, if the number of logic elements connected by the bus is too large, the waveform quality of the signal may be deteriorated and the operating frequency may not be increased. In this case, by incorporating a bridge circuit and a terminating resistor in the logic module in the middle of the bus connection, the logic elements connected to the bus can be appropriately separated, and the signal quality can be reduced without degrading the signal waveform quality. It is possible to increase the operating frequency.
以下、図面を用いて本発明の実施例を詳細に説明する。
図1は、本発明に係る論理モジュールの一実施例を示す図である。論理モジュールは、複数のプログラム可能な論理素子と外部とを接続するためのコネクタと、複数のプログラム可能な論理素子とコネクタとを接続するための接続切替回路とを基板に備えたボードである。図示のように、本例の論理モジュール100は、プログラム可能な論理素子としてFPGAを用いたもので、2つのFPGA101およびFPGA102を実装したものである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing an embodiment of a logic module according to the present invention. The logic module is a board provided with a connector for connecting a plurality of programmable logic elements and the outside, and a connection switching circuit for connecting the plurality of programmable logic elements and the connector. As shown in the figure, the
図1において、外部接続用ソケットコネクタ105と外部接続用ヘッダコネクタ106の間には、論理信号用配線(以下、単に「配線」という)の接続切替回路103が配線110と配線111を介して接続される。また、接続切替回路103は、FPGA101とFPGA102の間に、配線112と配線113を介して接続される。同様に、外部接続用ソケットコネクタ107と外部接続用ヘッダコネクタ108の間には、接続切替回路104が配線120と配線121を介して接続される。また、接続切替回路104は、FPGA101とFPGA102の間に、配線122と配線123を介して接続される。すなわち、接続切替回路103(104)は、FPGA101とFPGA102との接続、外部接続用ソケットコネクタ105(107)と外部接続用ヘッダコネクタ106(108)との接続、FPGA101と外部接続用ヘッダコネクタ106(108)との接続、およびFPGA102と外部接続用ソケットコネクタ105(107)との接続のうちの少なくとも1つを接続可能とするものである。
In FIG. 1, a logic signal wiring (hereinafter simply referred to as “wiring”)
図2は、図1の接続切替回路を説明するための図である。図2において、配線410、411と420、421との間にそれぞれMOSFET401、402、403、404を実装する。接続切替制御ピン430、431、432に接続切替制御信号(High、Low)を入力し信号デコード回路440を介することで、配線410、411と420、421の接続経路を切替えることができる。図8は、図2中の接続切替制御ピンの入力信号と各MOSFETのON/OFFの関係を示す図である。図8に示す信号デコード回路真理値表により、例えば、接続切替制御ピン430が”High”、接続切替制御ピン431、432が”Low”のとき、MOSFET401がONし、MOSFET402、403、404がOFFし、その結果、配線410と420が接続状態となる。また、例えば、接続切替制御ピン432が”High”、接続切替制御ピン430、431が”Low”のとき、MOSFET404がONし、MOSFET401、402、403がOFFし、その結果、信号群411と421が接続状態となる。この信号デコード回路真理値表に従って、配線410、411と420、421との接続状態が制御される。
FIG. 2 is a diagram for explaining the connection switching circuit of FIG. In FIG. 2,
図1において、接続切替回路103に入力される接続切替制御信号114、115、116は、図2に示す接続切替制御ピン430、431、432に入力する接続切替制御信号に対応する。本例では、接続切替制御信号を生成する回路である接続切替制御信号出力回路180をFPGA101に実装して、検証対象論理の回路構成に対応して”High”または”Low”を出力する。接続切替制御信号116が”High”、信号114、115が”Low”のとき、図1に示すように、接続切替回路103の配線ピン192と配線ピン193を介して、配線112と配線113が接続される。
In FIG. 1, connection
同様に、接続切替制御信号出力回路180は、接続切替回路104に入力される接続切替制御信号124、125、126として、検証対象論理の回路構成に対応して”High”または”Low”を出力する。接続切替制御信号126が”High”、信号124、125が”Low”のとき、図1に示すように、接続切替回路104の配線ピン194と配線ピン195を介して、配線122と配線123が接続される。
Similarly, the connection switching control signal output circuit 180 outputs “High” or “Low” as the connection
外部接続用ソケットコネクタ105(107)と接続切替回路103(104)とを接続する配線110(120)とFPGA101の接続ピン(IOピン)との間にはスタブ抵抗170(172)が接続される。また、外部接続用ヘッダコネクタ106(108)と接続切替回路103(104)とを接続する配線111(121)とFPGA102の接続ピンとの間にはスタブ抵抗171(173)が接続される。さらに、FPGA101が接続切替回路103(104)を介してFPGA102または外部接続用ヘッダコネクタ106(108)と接続される場合には、接続切替回路103(104)と接続されるFPGA101の接続ピン内側にバス終端抵抗131(133)が接続される。また、FPGA102が接続切替回路103(104)を介してFPGA101または外部接続用ソケットコネクタ105(107)と接続される場合には、接続切替回路103(104)と接続されるFPGA102の接続ピン内側にバス終端抵抗134(135)が接続される。これにより、論理モジュールのより高速な動作周波数を実現することができる。このバス終端抵抗とスタブ抵抗の接続は、次に説明するSSTLの回路構成に基づくものである。
A stub resistor 170 (172) is connected between the wiring 110 (120) for connecting the external connection socket connector 105 (107) and the connection switching circuit 103 (104) and the connection pin (IO pin) of the
図3は、JEDEC JESD8−15で規定されているSSTL(スタブ シリーズ ターミネーテッド ロジック)の一般的な回路構成図を示す。図示のように、配線930の両端に第1の回路を備えるFPGA901と、第4の回路を備えるFPGA904を接続し、配線930の途中に第2の回路を備えるFPGA902および、第3の回路を備えるFPGA903を接続する。配線930の両端にあたるFPGA901およびFPGA904は、第1の回路とIOピン(接続ピン)941の間、および第4の回路とIOピン944の間に、それぞれバス終端抵抗910、911を付加する。配線930の途中に接続するFPGA902は、スタブ抵抗920を介して配線931と接続され、同様にFPGA903は、スタブ抵抗921を介して配線932と接続される。ここで、FPGA902およびFPGA903は、スタブ抵抗920および921を介して接続しているため、第2および第3の回路と、IOピン942および943の間にバス終端抵抗は付加しない。配線930とスタブ抵抗920、921との間の配線931および932は極力最短となるように配置される。
FIG. 3 shows a general circuit configuration diagram of SSTL (stub series terminated logic) defined in JEDEC JESD8-15. As illustrated, an
図4は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを2段搭載したものであり、論理モジュールを多段接続したときに信号のタップを無くする最良の接続形態の一例を示すものである。図示のように、論理モジュール100は、図1に示すものとほぼ同様であるが、接続切替回路103において配線ピン191と192が接続され、接続切替回路104において配線ピン194と197が接続されている点で異なる。また、論理モジュール200も、図1に示すものとほぼ同様であるが、接続切替回路203において配線ピン290と293が接続され、接続切替回路204において配線ピン295と296が接続されている点で異なる。なお、論理モジュール200における符号201〜297は図1の論理モジュール100における符号101〜197と対応する構成要素である。2つの論理モジュール100、200は、外部接続用ヘッダコネクタ106と外部接続用ソケットコネクタ205、および外部接続用ヘッダコネクタ108と外部接続用ソケットコネクタ207でそれぞれ接続されている。
FIG. 4 is a diagram showing another embodiment of the logic module according to the present invention. In this example, two stages of logic modules are mounted, and an example of the best connection form that eliminates signal taps when the logic modules are connected in multiple stages is shown. As shown in the figure, the
多段接続した複数の論理モジュールのうち、図中の上段に接続した論理モジュールにあたる論理モジュール200の接続切替制御信号215が“High”、接続切替制御信号214、216が“Low”のとき、接続切替回路203の配線ピン290と配線ピン293が接続される。これにより、スタブ抵抗270に接続された配線210とバス終端抵抗234を有するFPGA202とが接続される。また、論理モジュール200の接続切替制御信号225が“High”、接続切替制御信号224、226が“Low”のとき、接続切替回路204の配線ピン295と配線ピン296が接続される。これにより、スタブ抵抗272に接続された配線220とバス終端抵抗235を有するFPGA202とが接続される。一方、図中の下段に接続した論理モジュールにあたる論理モジュール100は接続切替制御信号114、115が“High”、接続切替制御信号116が“Low”のとき、接続切替回路103の配線ピン191と配線ピン192が接続される。これにより、スタブ抵抗171に接続された配線111とバス終端抵抗131を有するFPGA101とが接続される。また、論理モジュール100の接続切替制御信号124、125が“High”、接続切替制御信号126が“Low”のとき、接続切替回路104の配線ピン194と配線ピン197が接続される。これにより、スタブ抵抗173に接続された配線121とバス終端抵抗133を有するFPGA101とが接続される。このように、配線の両端にあたるFPGA101、FPGA202内にバス終端抵抗131(133)とバス終端抵抗234(235)が付加され、配線211(配線221)と外部接続用ヘッダコネクタ206(208)を介していないことで、信号のタップを減らすことが可能となり、より高速な動作周波数を実現することができる。
When the connection switching
図5は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを3段搭載したものである。図示のように、論理モジュール100は、図4に示すものと同様である。また、論理モジュール300は、図4に示す論理モジュール200の接続状態と同様である。一方、論理モジュール200は、図1の論理モジュール100とほぼ同様であるが、接続切替回路203の接続状態が異なる。ここでは、接続切替回路203の配線ピン290と293および291と292が接続される。また、接続切替回路204の配線ピン294と295が接続される。これにより、210−290−293−213−202−223−295−294−222−201−212−292−291−211のブリッジ回路が成立する。
FIG. 5 is a diagram showing another embodiment of the logic module according to the present invention. In this example, three logic modules are mounted. As shown, the
このように本例では、より高速な周波数で動作させるため、中段の論理モジュール200にブリッジ回路を形成し、これを介して論理モジュール100と論理モジュール300とを接続するように構成したものである。なお、論理モジュール300における符号301〜397は図4の論理モジュール100、200における符号101〜197、201〜297と対応する構成要素である。論理モジュール100、200は、外部接続用ヘッダコネクタ106と外部接続用ソケットコネクタ205、および外部接続用ヘッダコネクタ108と外部接続用ソケットコネクタ207でそれぞれ接続されている。また、論理モジュール200、300は、外部接続用ヘッダコネクタ206と外部接続用ソケットコネクタ305、および外部接続用ヘッダコネクタ208と外部接続用ソケットコネクタ307でそれぞれ接続されている。本例では、上述のようにブリッジ回路を形成し、バス終端抵抗を論理モジュールの所定箇所に付加することで、論理モジュールがより高速な動作周波数で動作可能となる。
As described above, in this example, in order to operate at a higher frequency, a bridge circuit is formed in the
図6は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図1の論理モジュール100と比較して次の点で異なる。本例は、メモリ素子502およびバス終端抵抗136を有するメモリモジュール500と、メモリ素子503およびバス終端抵抗137を有するメモリモジュール501とを備える。FPGA101、102はそれぞれメモリ制御回路520、521を有する。これにより、FPGA101はメモリモジュール501にアクセス可能であり、またFPGA102はメモリモジュール500にアクセス可能である。また本例では、接続切替回路制御信号114(124)が“High”、接続切替回路制御信号115、116(125、126)が“Low”とされ、接続切替回路103(104)の配線ピン190と191(配線ピン196と197)が接続される。図1との比較では、本例では、FPGA101に関しては、配線ピン192に接続される配線112がなく、バス終端抵抗131がない。また、FPGA102に関しては、配線ピン195に接続される配線123がなく、バス終端抵抗135がない。その他の点では図1のものとほぼ同様である。本例では、この接続形態により、FPGA101からメモリモジュール501にアクセスし、FPGA102からメモリモジュール500にアクセスすることができる。
FIG. 6 is a diagram showing another embodiment of the logic module according to the present invention. This example differs from the
図7は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図6の論理モジュール100と比較して次の点で異なる。本例は、論理モジュール100に複数搭載しているFPGAのうち、1個のFPGAから複数のメモリモジュールに同時にアクセス可能な接続形態としたものである。本例では、FPGA102は2つのメモリ制御回路520、521を有するが、FPGA101はこのメモリ制御回路を有しない。これにより、本例では、1つのFPGA102から2つのメモリモジュール500、501にアクセス可能とされるものである。そのため、接続切替回路104の配線ピン194と195が接続されるように制御される。FPGA102ではなく、FPGA101の方にメモリ制御回路520、521およびバス終端抵抗131、133を備えることもできる。この場合も接続切替回路が適宜制御される。このようにすることで、論理モジュール100内の1つのFPGAから複数のメモリモジュール500、501に同時にアクセスすることができる。
FIG. 7 is a diagram showing another embodiment of the logic module according to the present invention. This example differs from the
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関するものであり、産業上の利用可能性がある。 The present invention relates to a logic module for hardware emulation in which logic to be verified is programmed in a plurality of programmable logic elements to verify the logic of a large-scale integrated circuit, and has industrial applicability. .
100・・・論理モジュール
101,102・・・FPGA
103,104・・・接続切替回路
105,107・・・外部接続用ソケットコネクタ
106,108・・・外部接続用ヘッダコネクタ
110,111,112,113,120,121,122,123・・・配線
114,115,116,124,125,126・・・接続切替制御信号
131,133,134,135,136,137・・・バス終端抵抗
170,171,172,173・・・スタブ抵抗
180・・・接続切替制御信号回路
190,191,192,193,194,195,196,197・・・配線ピン
200・・・論理モジュール
201,202・・・FPGA
203,204・・・接続切替回路
205,207・・・外部接続用ソケットコネクタ
206,208・・・外部接続用ヘッダコネクタ
210,211,212,213,220,221,222,223・・・配線
214,215,216,224,225,226・・・接続切替制御信号
231,233,234,235・・・バス終端抵抗
270,271,272,273・・・スタブ抵抗
280・・・接続切替制御信号回路
290,291,292,293,294,295,296,297・・・配線ピン
300・・・論理モジュール
301,302・・・FPGA
303,304・・・接続切替回路
305,307・・・外部接続用ソケットコネクタ
306,308・・・外部接続用ヘッダコネクタ
310,311,312,313,320,321,322,323・・・配線
314,315,316,324,325,326・・・接続切替制御信号
331,333,334,335・・・バス終端抵抗
370,371,372,373・・・スタブ抵抗
380・・・接続切替制御信号回路
390,391,392,393,394,395,396,397・・・配線ピン
400・・・説明用接続切替回路
401,402,403,404・・・MOSFET
410,411,420,421・・・配線ピン
430,431,432・・・接続切替制御ピン
440・・・信号デコード回路
500,501・・・メモリモジュール
502,503・・・メモリ素子
510,511・・・配線
520,521・・・メモリ制御回路
901,902,903,904・・・FPGA
910,911・・・バス終端抵抗
920,921・・・スタブ抵抗
930,931,932・・・配線
941,942,943,944・・・IOピン
100:
103, 104 ...
203, 204...
303, 304...
410, 411, 420, 421 ... wiring pins 430, 431, 432 ... connection switching
910, 911 ...
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