JP5918568B2

JP5918568B2 - Logic module

Info

Publication number: JP5918568B2
Application number: JP2012043306A
Authority: JP
Inventors: 啓充今; 毅大湊; 其一山崎; 直弘松原; 郷成瀬
Original assignee: Hitachi Information and Telecommunication Engineering Ltd
Current assignee: Hitachi Information and Telecommunication Engineering Ltd
Priority date: 2012-02-29
Filing date: 2012-02-29
Publication date: 2016-05-18
Anticipated expiration: 2032-02-29
Also published as: JP2013179547A

Description

本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理検証を行うハードウェアエミュレーション用の論理モジュールに係り、特に複数の論理素子に論理を分割搭載した論理モジュールに関するものである。 The present invention relates to a logic module for hardware emulation in which logic to be verified is programmed in a plurality of programmable logic elements and performs logic verification of a large scale integrated circuit, and in particular, the logic is divided and mounted on the plurality of logic elements. It relates to logic modules.

近年、情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、高機能化、高性能化に伴い、ＬＳＩの論理検証において、ＬＳＩをプログラム可能な論理素子であるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）化し、ＦＰＧＡ等をボード上に搭載したエミュレーションボードを用いて論理検証を行う論理モジュールが、例えば特許文献１等で知られている。しかしながら、全論理が、ひとつのＦＰＧＡに収まるとはかぎらず、複数のＦＰＧＡに分割搭載した環境で構築せざるを得ない。このとき、分割論理間の信号数が各ＦＰＧＡ間の接続経路に収まらない場合がある。 2. Description of the Related Art With the recent increase in scale, functionality, and performance of large-scale integrated circuits (LSIs) that are applied to information processing apparatuses, FPGA (Field Programmable Gate), which is a logic element that can program LSIs, in LSI logic verification. For example, Patent Document 1 discloses a logic module that performs logic verification using an emulation board in which an FPGA is mounted on the board. However, the entire logic does not necessarily fit in one FPGA, and must be constructed in an environment in which it is divided and mounted in a plurality of FPGAs. At this time, the number of signals between the divided logics may not fit in the connection path between the FPGAs.

このような場合に対応するため、複数のＦＰＧＡを接続切替回路を介して接続する装置が提案されている。この接続切替回路は、検証対象論理の回路構成に合わせて接続経路を切替えるようにしたものである。論理モジュールでは、論理接続形態に対応して接続切替回路を切替えるための接続切替制御信号を出力する。この種の論理モジュールは、例えば特許文献２、特許文献３等に記載されている。 In order to cope with such a case, an apparatus for connecting a plurality of FPGAs via a connection switching circuit has been proposed. This connection switching circuit switches the connection path according to the circuit configuration of the verification target logic. The logic module outputs a connection switching control signal for switching the connection switching circuit corresponding to the logical connection form. This type of logic module is described in, for example, Patent Document 2, Patent Document 3, and the like.

特開２００１−３１８１２４号公報JP 2001-318124 A 特開２００７−２０１８４３号公報JP 2007-201843 A 特開２００９−２４６４５６号公報JP 2009-246456 A

しかし、従来の手法では、論理モジュール内の複数のＦＰＧＡ等の論理素子間を配線で接続する際に、接続経路が接続切替制御信号により一意に決まってしまう。そのため、この種の論理モジュールでは、一意に決まった経路以外の未使用経路が存在しても活用できないという問題があった。 However, in the conventional method, when a plurality of logic elements such as FPGAs in the logic module are connected by wiring, the connection path is uniquely determined by the connection switching control signal. Therefore, this type of logic module has a problem that it cannot be used even if there is an unused route other than a uniquely determined route.

本発明の目的は、上記問題点を解決し、従来のものに比べ論理モジュール内の論理素子の使用経路を増大することができる論理モジュールを提供することにある。 An object of the present invention is to provide a logic module capable of solving the above-described problems and increasing the usage paths of logic elements in the logic module as compared with the conventional one.

本発明は、上記目的を達成するため以下のような論理モジュールを提供する。
（１）プログラム可能な第１論理素子および第２論理素子と、前記第１論理素子および第２論理素子にそれぞれ接続された外部接続用の第１コネクタおよび第２コネクタと、前記第１論理素子と第２論理素子間を接続する２本の配線をストレート接続とクロス接続に切替可能な接続切替回路と、前記第１論理素子および第２論理素子の共通の論理動作周波数に係るクロックに基づいて前記接続切替回路をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する切替制御信号生成回路とを備えたことを特徴とする論理モジュール。
（２）前記第１論理素子と第２論理素子間を接続する２本の配線が前記第１論理素子および第２論理素子内に配置された素子内接続切替回路に接続され、前記素子内接続切替回路が前記第１論理素子と第２論理素子間の接続切替回路属性信号により前記第１論理素子および第２論理素子内のストレート接続論理群とクロス接続論理群との接続を切り替えることを特徴とする上記（１）に記載の論理モジュール。
（３）前記素子内接続切替回路と前記ストレート接続論理群およびクロス接続論理群との間に信号方向変換を行う双方向切替回路が接続され、前記双方向切替回路が前記第１論理素子と第２論理素子間の信号方向属性信号により信号方向を切り替えることを特徴とする上記（２）に記載の論理モジュール。 The present invention provides the following logic module to achieve the above object.
(1) Programmable first logic element and second logic element, first connector and second connector for external connection connected to the first logic element and second logic element, respectively, and the first logic element Based on a connection switching circuit capable of switching two wirings connecting between the first logic element and the second logic element to a straight connection and a cross connection, and a clock related to a common logic operating frequency of the first logic element and the second logic element A logic module comprising: a switching control signal generation circuit that generates a switching control signal for switching the connection switching circuit between a straight connection and a cross connection alternately.
(2) Two wirings connecting the first logic element and the second logic element are connected to an intra-element connection switching circuit disposed in the first logic element and the second logic element, and the intra-element connection A switching circuit switches connection between a straight connection logic group and a cross connection logic group in the first logic element and the second logic element according to a connection switching circuit attribute signal between the first logic element and the second logic element. The logic module according to (1) above.
(3) A bidirectional switching circuit for performing signal direction conversion is connected between the intra-element connection switching circuit and the straight connection logic group and the cross connection logic group, and the bidirectional switching circuit is connected to the first logic element and the first logic element. The logic module according to (2) above, wherein the signal direction is switched by a signal direction attribute signal between two logic elements.

請求項１に係る発明によれば、従来のものに比べ論理モジュール内の論理素子の使用経路を増大することができる。
請求項２に係る発明によれば、論理モジュール内のストレート接続論理群とクロス接続論理群との接続切替を簡単に行うことができる。
請求項３に係る発明によれば、双方向（ＩＮＯＵＴ）切替において論理モジュール間の接続信号の衝突を防止することができる。 According to the first aspect of the present invention, the usage paths of the logic elements in the logic module can be increased compared to the conventional one.
According to the second aspect of the present invention, connection switching between the straight connection logic group and the cross connection logic group in the logic module can be easily performed.
According to the third aspect of the present invention, it is possible to prevent collision of connection signals between logic modules in bidirectional (INOUT) switching.

本発明に係る論理モジュールの一実施例を示す図である。It is a figure which shows one Example of the logic module which concerns on this invention. （ａ），（ｂ）は、図１の接続切替回路を説明するための図である。(A), (b) is a figure for demonstrating the connection switching circuit of FIG. （ａ），（ｂ）は、図１の切替制御信号生成回路および切替信号生成回路を説明するための図である。(A), (b) is a figure for demonstrating the switching control signal generation circuit and switching signal generation circuit of FIG. 接続切替回路がストレート接続される例を示す図である。It is a figure which shows the example by which a connection switching circuit is connected straight. 接続切替回路がクロス接続される例を示す図である。It is a figure which shows the example by which a connection switching circuit is cross-connected. （ａ），（ｂ），（ｃ）は、図１のＦＰＧＡ１０１中の素子内接続切替回路１３１とＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明するための図である。(A), (b), (c) is a figure for demonstrating signal connection switching between the intra-element connection switching circuit 131 in FPGA101 of FIG. 1, and FPGA101 and FPGA102. （ｄ），（ｅ），（ｆ）は、図１のＦＰＧＡ１０１中の素子内接続切替回路１３１とＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明するための図である。(D), (e), and (f) are diagrams for explaining signal connection switching between the intra-element connection switching circuit 131 and the FPGA 101 and the FPGA 102 in the FPGA 101 of FIG. 図１のＦＰＧＡ１０２中の素子内接続切替回路１３１を説明するための図である。FIG. 2 is a diagram for explaining an intra-element connection switching circuit 131 in the FPGA 102 of FIG. 1.

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明に係る論理モジュールの一実施例を示す図である。本論理モジュールは、複数のプログラム可能な論理素子と外部とを接続するためのコネクタと、複数のプログラム可能な論理素子とコネクタとを接続するための接続切替回路とを基板に備えたボードである。図示のように、本例の論理モジュール１００は、プログラム可能な論理素子としてＦＰＧＡを用いたもので、２つのＦＰＧＡ１０１およびＦＰＧＡ１０２を実装したものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing an embodiment of a logic module according to the present invention. The logic module is a board provided on a board with a connector for connecting a plurality of programmable logic elements and the outside, and a connection switching circuit for connecting the plurality of programmable logic elements and the connector. . As shown in the figure, the logic module 100 of this example uses an FPGA as a programmable logic element, and includes two FPGAs 101 and 102.

図１において、外部接続用コネクタ１０５と外部接続用コネクタ１０６の間には、論理信号用配線（以下、単に「配線」という）の接続切替回路１０３が配線１１０と配線１１１を介して接続される。また、接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１１０、１１２と配線１１１、１１３を介して接続される。同様に、外部接続用コネクタ１０７と外部接続用コネクタ１０８の間には、接続切替回路１０４が配線１２０と配線１２１を介して接続される。また、接続切替回路１０４は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１２０、１２２と配線１２１、１２３を介して接続される。すなわち、接続切替回路１０３（１０４）は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続、外部接続用コネクタ１０５（１０７）と外部接続用コネクタ１０６（１０８）との接続、ＦＰＧＡ１０１と外部接続用コネクタ１０６（１０８）との接続、およびＦＰＧＡ１０２と外部接続用コネクタ１０５（１０７）との接続のうちの少なくとも１つを接続可能とするものである。 In FIG. 1, a connection switching circuit 103 for logic signal wiring (hereinafter simply referred to as “wiring”) is connected between an external connection connector 105 and an external connection connector 106 via a wiring 110 and a wiring 111. . The connection switching circuit 103 is connected between the FPGA 101 and the FPGA 102 via the wirings 110 and 112 and the wirings 111 and 113. Similarly, the connection switching circuit 104 is connected between the external connection connector 107 and the external connection connector 108 via the wiring 120 and the wiring 121. The connection switching circuit 104 is connected between the FPGA 101 and the FPGA 102 via the wirings 120 and 122 and the wirings 121 and 123. That is, the connection switching circuit 103 (104) connects the FPGA 101 and the FPGA 102, connects the external connection connector 105 (107) and the external connection connector 106 (108), and connects the FPGA 101 and the external connection connector 106 (108). And at least one of the connection between the FPGA 102 and the external connection connector 105 (107).

ＦＰＧＡ１０１は、図示のように、素子内接続切替回路１３１、およびダイナミック（動的）に切替制御信号を生成する切替制御信号生成回路３４０、およびダイナミックに切替信号を生成する切替信号生成回路３４１を備える。素子内接続切替回路１３１は、配線１１０，１１２に接続される。切替信号生成回路３４１は、切替制御信号生成回路３４０に接続される。切替制御信号生成回路３４０は、接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６を接続切替回路１０３、１０４および素子内接続切替回路１３１にそれぞれ出力する。接続切替回路１０３、１０４は、接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６により、それぞれストレート接続またはクロス接続に切り替えることができる。切替制御信号生成回路３４０の出力信号は検証対象論理間の接続形態に対応している。ＦＰＧＡ１０２も、図示のように、素子内接続切替回路１３１を備える。ＦＰＧＡ１０１およびＦＰＧＡ１０２の素子内接続切替回路１３１は、接続切替回路１０３および１０４で切り替わった際の既接続信号の衝突を防止するため、信号方向属性信号１２７，１２８および接続切替回路属性信号１２９，１３０により信号方向を切り替えることができる。これらについては後述する。 As illustrated, the FPGA 101 includes an intra-element connection switching circuit 131, a switching control signal generation circuit 340 that dynamically generates a switching control signal, and a switching signal generation circuit 341 that dynamically generates a switching signal. . The intra-element connection switching circuit 131 is connected to the wirings 110 and 112. The switching signal generation circuit 341 is connected to the switching control signal generation circuit 340. The switching control signal generation circuit 340 outputs the connection switching control signals 114, 115, 116 and 124, 125, 126 to the connection switching circuits 103, 104 and the intra-element connection switching circuit 131, respectively. The connection switching circuits 103 and 104 can be switched to straight connection or cross connection by connection switching control signals 114, 115, 116 and 124, 125, 126, respectively. The output signal of the switching control signal generation circuit 340 corresponds to the connection form between the verification target logics. The FPGA 102 also includes an in-element connection switching circuit 131 as illustrated. The in-element connection switching circuit 131 of the FPGA 101 and the FPGA 102 uses the signal direction attribute signals 127 and 128 and the connection switching circuit attribute signals 129 and 130 to prevent collision of already connected signals when the connection switching circuits 103 and 104 are switched. The signal direction can be switched. These will be described later.

このように本論理モジュールは、プログラム可能なＦＰＧＡ１０１、１０２と、ＦＰＧＡ１０１、１０２にそれぞれ接続された外部接続用のコネクタ１０５、１０６、１０７、１０８と、ＦＰＧＡ１０１、１０２間を接続する２本の配線をストレート接続とクロス接続に切替可能な接続切替回路１０３、１０４と、ＦＰＧＡ１０１、１０２の共通の論理動作周波数に係るクロックに基づいて接続切替回路１０３、１０４をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する切替制御信号生成回路３４０とを備える。そして、ＦＰＧＡ１０１、１０２間を接続する２本の配線がＦＰＧＡ１０１、１０２内に配置された接続切替回路１０３に接続され、接続切替回路１０３、１０４がＦＰＧＡ１０１、１０２間の信号方向属性信号により信号方向を切り替えることができるように構成される。 As described above, this logic module includes programmable FPGAs 101 and 102, external connection connectors 105, 106, 107, and 108 connected to the FPGAs 101 and 102, and two wirings for connecting the FPGAs 101 and 102, respectively. Connection switching circuits 103 and 104 that can be switched between straight connection and cross connection, and connection switching circuits 103 and 104 for alternately switching between straight connection and cross connection based on a clock related to a common logic operation frequency of FPGAs 101 and 102 A switching control signal generation circuit 340 for generating a switching control signal. Then, two wires connecting the FPGAs 101 and 102 are connected to the connection switching circuit 103 arranged in the FPGAs 101 and 102, and the connection switching circuits 103 and 104 change the signal direction by the signal direction attribute signal between the FPGAs 101 and 102. Configured to be switchable.

図２（ａ），（ｂ）は、図１の接続切替回路を説明するための図である。図２（ａ）において、信号ピン２１０、２１１と２２０、２２１との間にそれぞれＭＯＳＦＥＴ２０１、２０２、２０３、２０４を実装する。接続切替制御ピン２３０、２３１、２３２に接続切替制御信号（Ｈｉｇｈ、Ｌｏｗ）を入力し信号デコード回路２４０を介することで、信号ピン２１０、２１１と２２０、２２１の接続経路を切替えることができる。図２（ｂ）は、図２（ａ）中の接続切替制御ピンの入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図２（ｂ）に示す信号デコード回路真理値表により、例えば、接続切替制御ピン２３０が”Ｈｉｇｈ”、接続切替制御ピン２３１、２３２が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ２０１がＯＮし、ＭＯＳＦＥＴ２０２、２０３、２０４がＯＦＦし、その結果、信号ピン２１０と２２０が接続状態となる。また、例えば、接続切替制御ピン２３２が”Ｈｉｇｈ”、接続切替制御ピン２３０、２３１が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ２０４がＯＮし、ＭＯＳＦＥＴ２０１、２０２、２０３がＯＦＦし、その結果、配線２１１と２２１が接続状態となる。この信号デコード回路真理値表に従って、信号ピン２１０、２１１と２２０、２２１との接続状態が制御される。図２に示す接続切替制御ピン２３０、２３１、２３２に入力する接続切替制御信号は、図１の接続切替回路１０３，１０４に入力される接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６に対応する。 2A and 2B are diagrams for explaining the connection switching circuit of FIG. In FIG. 2A, MOSFETs 201, 202, 203, and 204 are mounted between signal pins 210 and 211 and 220 and 221 respectively. By connecting connection switching control signals (High, Low) to the connection switching control pins 230, 231, and 232 and passing through the signal decoding circuit 240, the connection paths of the signal pins 210, 211, 220, and 221 can be switched. FIG. 2B is a diagram showing the relationship between the input signal of the connection switching control pin in FIG. 2A and the ON / OFF of each MOSFET. According to the signal decoding circuit truth table shown in FIG. 2B, for example, when the connection switching control pin 230 is “High” and the connection switching control pins 231 and 232 are “Low”, the MOSFET 201 is turned on, and the MOSFETs 202, 203, As a result, the signal pins 210 and 220 are connected. For example, when the connection switching control pin 232 is “High” and the connection switching control pins 230 and 231 are “Low”, the MOSFET 204 is turned on, and the MOSFETs 201, 202, and 203 are turned off. As a result, the wirings 211 and 221 are connected. Connected. According to this signal decoding circuit truth table, the connection state of the signal pins 210, 211 and 220, 221 is controlled. The connection switching control signals input to the connection switching control pins 230, 231, 232 shown in FIG. 2 are the connection switching control signals 114, 115, 116 and 124, 125, 126 input to the connection switching circuits 103, 104 of FIG. Corresponding to

図３（ａ），（ｂ）は、図１の切替制御信号生成回路および切替信号生成回路を説明するための図である。図３（ａ）に示すように、切替制御信号生成回路３４０は、ダイナミックに切替信号を生成する切替信号生成回路３４１より切替制御ピン３３０を介して切替信号を入力し、そして接続切替制御ピン２３０、２３１、２３２を介して切替制御信号を信号デコード回路２４０に出力する。信号デコード回路２４０の出力は、図２に示すＭＯＳＦＥＴ２０１、２０２、２０３、２０４に与えられる。ここで、切替信号生成回路３４１は、ＦＰＧＡ１０１とＦＰＧＡ１０２の共通の論理動作周波数に係るクロックに基づいて、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”、“ＩＮＯＵＴ”の３種存在するが、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の方向信号を生成する。切替信号生成回路３４１は、上記クロックで動作するカウンタ回路を有し、カウンタ回路の生成値により信号方向属性“ＩＮＯＵＴ”については、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。すなわち、このクロックは切替動作クロックとして用いられ、例えばその周波数は６６ＭＨｚであり、クロックの立ち上がりで上記の方向信号を生成する。 FIGS. 3A and 3B are diagrams for explaining the switching control signal generation circuit and the switching signal generation circuit of FIG. As shown in FIG. 3A, the switching control signal generation circuit 340 inputs the switching signal from the switching signal generation circuit 341 that dynamically generates the switching signal via the switching control pin 330, and then the connection switching control pin 230. , 231 and 232, the switching control signal is output to the signal decoding circuit 240. The output of the signal decoding circuit 240 is given to the MOSFETs 201, 202, 203, and 204 shown in FIG. Here, the switching signal generation circuit 341 has three types of signal direction attributes “INPUT”, “OUTPUT”, and “INOUT” based on a clock related to a common logic operation frequency of the FPGA 101 and the FPGA 102, but two types The direction signals “INPUT” and “OUTPUT” are generated. The switching signal generation circuit 341 includes a counter circuit that operates with the clock. The signal direction attribute “INOUT” has signal direction attributes “INPUT” and “OUTPUT” depending on the generation value of the counter circuit. Therefore, it conforms to the two types of “INPUT” and “OUTPUT” signal direction attributes. That is, this clock is used as a switching operation clock. For example, the frequency is 66 MHz, and the direction signal is generated at the rising edge of the clock.

図３（ｂ）に示すダイナミック切替制御信号デコード回路真理値表は、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の２種の方向属性ごとの接続切替回路入力となる接続切替制御ピン２３０、２３１、２３２の関係を示す。例えば、切替制御ピン３３０の入力信号（切替信号）が“Ｌｏｗ”のとき、信号方向属性を“ＩＮＰＵＴ”とし、切替動作クロックの例えば立ち上がりで、ストレート接続の接続切替制御信号として、接続切替制御ピン２３０に“Ｌｏｗ”、２３１に“Ｈｉｇｈ”、２３２に“Ｈｉｇｈ”をそれぞれ出力し、また、クロス接続の接続切替制御信号として、接続切替制御ピン２３０に“Ｈｉｇｈ”、２３１に“Ｈｉｇｈ”、２３２に“Ｈｉｇｈ”をそれぞれ出力する。他の信号方向属性“ＯＵＴＰＵＴ”（“ＩＮＯＵＴ”は、“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。）についても、図３（ｂ）の真理値表に示すように、同様の制御が行われる。このように、切替制御信号生成回路３４０は、ＦＰＧＡ１０１とＦＰＧＡ１０２の共通の論理動作周波数に係るクロックに基づいて接続切替回路１０３，１０４をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する。この切替制御信号を使った切替の例を図４および図５に示す。 The dynamic switching control signal decoding circuit truth table shown in FIG. 3B includes connection switching control pins 230, 231 that serve as connection switching circuit inputs for each of the two direction attributes of the signal direction attribute “INPUT” and “OUTPUT”. 232 relationship is shown. For example, when the input signal (switching signal) of the switching control pin 330 is “Low”, the signal direction attribute is “INPUT”, and the connection switching control pin is used as a connection switching control signal for straight connection at the rising edge of the switching operation clock, for example. “Low” is output to 230, “High” is output to 231 and “High” is output to 232, and “High” and 232 are input to the connection switching control pin 230 as a connection switching control signal for cross connection. "High" is output to each. Other signal direction attributes “OUTPUT” (“INOUT” has the signal direction attributes of “INPUT” and “OUTPUT” and therefore conforms to the two types of “INPUT” and “OUTPUT” signal direction attributes). The same control is performed as shown in the truth table of FIG. As described above, the switching control signal generation circuit 340 generates a switching control signal for alternately switching the connection switching circuits 103 and 104 between the straight connection and the cross connection based on the clock related to the common logic operation frequency of the FPGA 101 and the FPGA 102. To do. Examples of switching using this switching control signal are shown in FIGS.

図４は、接続切替回路がストレート接続される例を示す図である。図中の符号は図１のものと同じものを示す。図示のように、接続切替回路１０３がストレート接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１１２と配線１１３が接続され、かつ配線１１０と配線１１１が接続される。また、接続切替回路１０４がストレート接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１２２と配線１２３が接続され、かつ配線１２０と配線１２１が接続される。 FIG. 4 is a diagram illustrating an example in which the connection switching circuit is straight-connected. The reference numerals in the figure are the same as those in FIG. As illustrated, the connection switching circuit 103 is connected in a straight line, the wiring 112 and the wiring 113 are connected between the FPGA 101 and the FPGA 102, and the wiring 110 and the wiring 111 are connected. Further, the connection switching circuit 104 is connected straight, the wiring 122 and the wiring 123 are connected between the FPGA 101 and the FPGA 102, and the wiring 120 and the wiring 121 are connected.

図５は、接続切替回路がクロス接続される例を示す図である。図中の符号は図１のものと同じものを示す。図示のように、接続切替回路１０３がクロス接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１１１と配線１１２が接続され、かつ配線１１０と配線１１３が接続される。また、接続切替回路１０４がクロス接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１２１と配線１２２が接続され、かつ配線１２０と配線１２３が接続される。 FIG. 5 is a diagram illustrating an example in which the connection switching circuit is cross-connected. The reference numerals in the figure are the same as those in FIG. As illustrated, the connection switching circuit 103 is cross-connected, the wiring 111 and the wiring 112 are connected between the FPGA 101 and the FPGA 102, and the wiring 110 and the wiring 113 are connected. In addition, the connection switching circuit 104 is cross-connected, the wiring 121 and the wiring 122 are connected, and the wiring 120 and the wiring 123 are connected between the FPGA 101 and the FPGA 102.

接続切替回路１０３、１０４においてストレート接続とクロス接続が切り替わった際、既接続信号の衝突を防止するため、ＦＰＧＡ１０１、ＦＰＧＡ１０２には、個々に素子内接続切替回路１３１が配置され、ここでＦＰＧＡ間接続信号方向属性信号１２７，１２８による信号方向切り替えと接続切替回路属性信号１２９，１３０により接続先を切り替えることで、既接続信号の衝突を回避することができる。信号方向の切替は、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”（“ＩＮＯＵＴ”は、“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。）の２種の方向属性ごとに行なう。 In order to prevent collision of already connected signals when the straight connection and the cross connection are switched in the connection switching circuits 103 and 104, the intra-element connection switching circuit 131 is individually arranged in the FPGA 101 and the FPGA 102. Here, the connection between the FPGAs is connected. By switching the signal destination by the signal direction attribute signals 127 and 128 and by switching the connection destination by the connection switching circuit attribute signals 129 and 130, it is possible to avoid collision of already connected signals. The signal direction is switched by the signal direction attributes “INPUT” and “OUTPUT” (“INOUT” has the signal direction attributes “INPUT” and “OUTPUT”, so two types of “INPUT” and “OUTPUT”). This is performed for each of the two types of direction attributes.

図６Ａ（ａ），（ｂ），（ｃ）は、ＦＰＧＡ１０１の接続切替回路１３１での切替を説明する図である。図６Ｂ（ｄ），（ｅ），（ｅ）は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明する図である。図中の符号は図１のものと同じものを示す。図６Ａ（ａ）において、配線１１０、配線１１２とＦＰＧＡ１０１内のストレート接続論理群、クロス接続論理群との間にそれぞれＭＯＳＦＥＴ４００、４０１、４０２、４０３を実装する。接続切替回路属性信号１２９（Ｈｉｇｈ、Ｌｏｗ）を入力し接続切替信号デコード回路４１０を介することで、配線１１０、配線１１２とストレート接続論理群、クロス接続論理群との接続経路を切替えることができる。図６Ａ（ｂ）は、図６Ａ（ａ）中の接続切替回路属性信号１２９の入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図６Ａ（ｂ）に示す接続切替信号デコード回路真理値表により、例えば、接続切替回路属性信号１２９が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４００，ＭＯＳＦＥＴ４０２がＯＮし、ＭＯＳＦＥＴ４０１、４０３がＯＦＦし、その結果、配線１１０、配線１１２がストレート接続論理群との接続状態となる。また、接続切替回路属性信号１２９が”Ｈｉｇｈ”のとき、ＭＯＳＦＥＴ４００，ＭＯＳＦＥＴ４０２がＯＦＦし、ＭＯＳＦＥＴ４０１、４０３がＯＮし、その結果、配線１１０、配線１１２がクロス接続論理群と接続状態となる。この信号デコード回路真理値表に従って、配線１１０、配線１１２とストレート接続論理群、クロス接続論理群との接続状態が制御される。図６Ａ（ｃ）において、素子内接続切替回路とストレート接続論理群およびクロス接続論理群との間にそれぞれ双方向（ＩＮＯＵＴ）切替回路４２０を実装する。ＦＰＧＡ間信号方向属性信号１２７（Ｈｉｇｈ、Ｌｏｗ）を入力することでストレート接続論理群、クロス接続論理群の信号方向を切替えることができる。例えば、ＦＰＧＡ間信号方向属性信号１２７が“Ｌｏｗ”のとき、信号の流れが左から右への“ＩＮＰＵＴ”となる。また、ＦＰＧＡ間信号方向属性信号１２７が“Ｈｉｇｈ”のとき、信号の流れが右から左への“ＯＵＴＰＵＴ”となる。これにより、信号方向“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向変換を行なう。図６Ａに示したものは、図１にあるＦＰＧＡ１０１の左系統を示し、同様に右系統も存在する。この場合、信号方向属性信号１２８および接続切替回路属性信号１３０が上記と同様に用いられる。また、図６Ａ（ａ），（ｂ）と同様な構成は、ＦＰＧＡ１０２の左右両系統にも存在する。この場合、信号方向属性信号１２７，１２８および接続切替回路属性信号１２９，１３０が上記と同様に用いられる。信号方向属性信号１２７については、図６Ｂ（ｄ）に示すようにダイナミック切替信号生成回路３４１よりＦＰＧＡ間信号方向属性ピン４３０を介し、変換せずそのまま出力する。接続切替回路属性信号１２９については、図６Ｂ（ｅ）に示すように接続切替制御信号１１４，１１５，１１６（Ｈｉｇｈ，Ｌｏｗ）を接続切替回路属性信号エンコード回路４３１が入力し、接続切替回路属性を決定する。図６Ｂ（ｆ）に示す接続切替信号エンコード回路真理値表により、例えば、接続切替制御信号１１４が“Ｌｏｗ”，接続切替制御信号１１５が“Ｈｉｇｈ”，接続切替制御信号１１６が“Ｈｉｇｈ”のとき、“Ｌｏｗ”とし、信号方向属性“ＩＮＰＵＴ”とする。接続切替制御信号１１４が“Ｈｉｇｈ”，接続切替制御信号１１５が“Ｈｉｇｈ”，接続切替制御信号１１６が“Ｈｉｇｈ”のとき、“Ｈｉｇｈ”とし、信号方向属性“ＯＵＴＰＵＴ”とする。図６Ｂ（ｄ），（ｅ），（ｅ）は図１にあるＦＰＧＡ１０１の左系統を示し、同様に右系統も存在する。
図６Ａ（ｃ）については、ＦＰＧＡ１０１において、信号方向が“ＩＮＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＯＵＴＰＵＴ”となり、ＦＰＧＡ１０１信号方向が“ＯＵＴＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＩＮＰＵＴ”となるため、ＦＰＧＡ１０２においては、図６Ａ（ｃ）の双方向（ＩＮＯＵＴ）切替回路４２０とは逆の信号方向変換となる。これらについては後述する。 6A (a), (b), and (c) are diagrams for explaining switching in the connection switching circuit 131 of the FPGA 101. FIG. 6B (d), (e), and (e) are diagrams for explaining signal connection switching between the FPGA 101 and the FPGA 102. FIG. The reference numerals in the figure are the same as those in FIG. 6A, MOSFETs 400, 401, 402, and 403 are mounted between the wiring 110 and the wiring 112 and the straight connection logic group and the cross connection logic group in the FPGA 101, respectively. By inputting the connection switching circuit attribute signal 129 (High, Low) and via the connection switching signal decoding circuit 410, the connection path between the wiring 110 and the wiring 112 and the straight connection logic group and the cross connection logic group can be switched. FIG. 6A (b) is a diagram illustrating the relationship between the input signal of the connection switching circuit attribute signal 129 and the ON / OFF of each MOSFET in FIG. 6A (a). According to the connection switching signal decoding circuit truth table shown in FIG. 6A (b), for example, when the connection switching circuit attribute signal 129 is “Low”, the MOSFET 400 and the MOSFET 402 are turned on, and the MOSFETs 401 and 403 are turned off. 110 and the wiring 112 are connected to the straight connection logic group. When the connection switching circuit attribute signal 129 is “High”, the MOSFET 400 and the MOSFET 402 are turned off and the MOSFETs 401 and 403 are turned on. As a result, the wiring 110 and the wiring 112 are connected to the cross connection logic group. According to this signal decode circuit truth table, the connection state between the wiring 110 and the wiring 112 and the straight connection logic group and the cross connection logic group is controlled. In FIG. 6A (c), a bidirectional (INOUT) switching circuit 420 is mounted between the intra-element connection switching circuit and the straight connection logic group and the cross connection logic group. The signal direction of the straight connection logic group and the cross connection logic group can be switched by inputting the inter-FPGA signal direction attribute signal 127 (High, Low). For example, when the inter-FPGA signal direction attribute signal 127 is “Low”, the signal flow is “INPUT” from left to right. When the inter-FPGA signal direction attribute signal 127 is “High”, the signal flow is “OUTPUT” from right to left. Thereby, the signal direction of the signal directions “INPUT” and “OUTPUT” is changed. 6A shows the left system of the FPGA 101 shown in FIG. 1, and there is a right system as well. In this case, the signal direction attribute signal 128 and the connection switching circuit attribute signal 130 are used in the same manner as described above. 6A (a) and 6 (b) also exist in both the left and right systems of the FPGA 102. In this case, the signal direction attribute signals 127 and 128 and the connection switching circuit attribute signals 129 and 130 are used in the same manner as described above. As shown in FIG. 6B (d), the signal direction attribute signal 127 is output from the dynamic switching signal generation circuit 341 via the inter-FPGA signal direction attribute pin 430 without being converted. As for the connection switching circuit attribute signal 129, the connection switching circuit attribute signal encoding circuit 431 inputs the connection switching control signals 114, 115, and 116 (High, Low) as shown in FIG. decide. According to the connection switching signal encoding circuit truth table shown in FIG. 6B (f), for example, when the connection switching control signal 114 is “Low”, the connection switching control signal 115 is “High”, and the connection switching control signal 116 is “High”. , “Low”, and the signal direction attribute “INPUT”. When the connection switching control signal 114 is “High”, the connection switching control signal 115 is “High”, and the connection switching control signal 116 is “High”, “High” is set and the signal direction attribute “OUTPUT” is set. 6B (d), (e), and (e) show the left system of the FPGA 101 in FIG. 1, and the right system also exists.
6A (c), when the signal direction is “INPUT” in the FPGA 101, the output is “OUTPUT” in the FPGA 102. When the signal direction is “OUTPUT” in the FPGA 101, the input is “INPUT” in the FPGA 102. Is a signal direction conversion opposite to the bidirectional (INOUT) switching circuit 420 in FIG. 6A (c). These will be described later.

図７は、ＦＰＧＡ１０２の左系統中の接続切替回路１３１内の双方向（ＩＮＯＵＴ）切替回路例を示す図である。上記のように図６Ａ（ｃ）については、ＦＰＧＡ１０１において、信号方向が“ＩＮＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＯＵＴＰＵＴ”となり、ＦＰＧＡ１０１信号方向が“ＯＵＴＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＩＮＰＵＴ”となるため、ＦＰＧＡ１０２においては、図６Ａ（ｃ）の双方向（ＩＮＯＵＴ）切替回路４２０とは逆の信号方向変換となる。ストレート接続論理群、クロス接続論理群との間にそれぞれ双方向（ＩＮＯＵＴ）切替回路４２１を実装する。ＦＰＧＡ間信号方向属性信号１２８（Ｈｉｇｈ、Ｌｏｗ）を入力することでＦＰＧＡ１０２内のストレート接続論理群、クロス接続論理群の信号方向を切替えることができる。例えば、ＦＰＧＡ間信号方向属性信号１２７が“Ｌｏｗ”のとき、図６Ａ（ｃ）のように信号の流れが左から右への“ＩＮＰＵＴ”となるため、双方向（ＩＮＯＵＴ）切替回路４２１では、信号の流れを右から左への“ＯＵＴＰＵＴ”とする。また、ＦＰＧＡ間信号方向属性信号１２７が“Ｈｉｇｈ”のとき、図６Ａ（ｃ）のように信号の流れが右から左への“ＯＵＴＰＵＴ”となるため、双方向（ＩＮＯＵＴ）切替回路４２１では、信号の流れを左から右への“ＩＮＰＵＴ”とする。これにより、ＦＰＧＡ１０１とＦＰＧＡ１０２の間の信号方向“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向変換を行なう。これにより接続信号の衝突を防止する。 FIG. 7 is a diagram illustrating an example of a bidirectional (INOUT) switching circuit in the connection switching circuit 131 in the left system of the FPGA 102. As described above, in FIG. 6A (c), when the signal direction is “INPUT” in the FPGA 101, “OUTPUT” is displayed in the FPGA 102, and when the signal direction is “OUTPUT” in the FPGA 101, “INPUT” is displayed in the FPGA 102. Therefore, in the FPGA 102, the signal direction conversion is opposite to that of the bidirectional (INOUT) switching circuit 420 in FIG. 6A (c). A bidirectional (INOUT) switching circuit 421 is mounted between the straight connection logic group and the cross connection logic group. The signal direction of the straight connection logic group and the cross connection logic group in the FPGA 102 can be switched by inputting the inter-FPGA signal direction attribute signal 128 (High, Low). For example, when the inter-FPGA signal direction attribute signal 127 is “Low”, since the signal flow is “INPUT” from left to right as shown in FIG. 6A (c), in the bidirectional (INOUT) switching circuit 421, Let the signal flow be “OUTPUT” from right to left. Further, when the inter-FPGA signal direction attribute signal 127 is “High”, the signal flow is “OUTPUT” from right to left as shown in FIG. 6A (c), so the bidirectional (INOUT) switching circuit 421 Let the signal flow be “INPUT” from left to right. As a result, the signal directions “INPUT” and “OUTPUT” between the FPGA 101 and the FPGA 102 are changed. This prevents collision of connection signals.

これにより、従来一意に決まった経路以外の経路を利用可能とすることができる。すなわち、これまで利用不可能だった経路を利用することにより、より多くの分割論理間信号を各ＦＰＧＡ間の接続経路に収めることが可能となり、従来のものに比べ論理モジュール内のＦＰＧＡ等の論理素子の使用経路を増大することができる。 This makes it possible to use a route other than a route uniquely determined in the past. In other words, by using a path that has not been used so far, it becomes possible to store more signals between the divided logic in the connection paths between the FPGAs, and the logic such as the FPGA in the logic module compared to the conventional one. The use path of the element can be increased.

本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理検証を行うハードウェアエミュレーション用の論理モジュールに係り、特に複数の論理素子に分割搭載した論理モジュールに関するものであり、産業上の利用可能性がある。 The present invention relates to a logic module for hardware emulation in which logic to be verified is programmed in a plurality of programmable logic elements and performs logic verification of a large-scale integrated circuit, and in particular, a logic module divided and mounted on a plurality of logic elements. And has industrial applicability.

１００・・・論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０６，１０７，１０８・・・外部接続用コネクタ
１１０，１１１，１１２，１１３，１２０，１２１，１２２，１２３・・・配線
１１４，１１５，１１６，１２４，１２５，１２６・・・接続切替制御信号
１２７，１２８・・・ＦＰＧＡ間信号方向属性信号
１２９，１３０・・・接続切替回路属性信号
１３１・・・素子内接続切替回路
２００・・・接続切替回路
２０１，２０２，２０３，２０４・・・ＭＯＳＦＥＴ
２１０，２１１，２２０，２２１・・・信号ピン
２３０，２３１，２３２・・・接続切替制御ピン
２４０・・・信号デコード回路
３３０・・・切替制御ピン
３４０・・・ダイナミック切替制御信号生成回路
３４１・・・ダイナミック切替信号生成回路
４００，４０１，４０２，４０３・・・ＭＯＳＦＥＴ
４１０・・・接続切替信号デコード回路
４２０，４２１・・・双方向（ＩＮＯＵＴ）切替回路
４３０・・・ＦＰＧＡ間信号方向属性ピン
４３１・・・接続切替回路属性信号エンコード回路 100: Logic modules 101, 102: FPGA
103, 104 ... connection switching circuits 105, 106, 107, 108 ... external connection connectors 110, 111, 112, 113, 120, 121, 122, 123 ... wirings 114, 115, 116, 124, 125, 126 ... connection switching control signals 127, 128 ... inter-FPGA signal direction attribute signals 129, 130 ... connection switching circuit attribute signals 131 ... intra-element connection switching circuit 200 ... connection switching circuit 201 , 202, 203, 204... MOSFET
210, 211, 220, 221 ... signal pins 230, 231, 232 ... connection switching control pin 240 ... signal decoding circuit 330 ... switching control pin 340 ... dynamic switching control signal generation circuit 341- ..Dynamic switching signal generation circuits 400, 401, 402, 403 ... MOSFET
410: Connection switching signal decoding circuit 420, 421 ... Bidirectional (INOUT) switching circuit 430 ... Inter-FPGA signal direction attribute pin 431 ... Connection switching circuit attribute signal encoding circuit

Claims

Programmable first logic element and second logic element, first and second connectors for external connection connected to the first logic element and second logic element, respectively, the first logic element and second logic element A connection switching circuit capable of switching two wirings connecting between logic elements to a straight connection and a cross connection, and the connection switching based on a clock related to a common logic operating frequency of the first logic element and the second logic element A switching control signal generation circuit that generates a switching control signal for alternately switching the circuit between a straight connection and a cross connection ;
Two wirings connecting the first logic element and the second logic element are connected to an intra-element connection switching circuit disposed in the first logic element and the second logic element, and the intra-element connection switching circuit is According to a connection switching circuit attribute signal, a straight connection logic group and a cross connection logic group in the first logic element and the second logic element, and two wirings connecting the first logic element and the second logic element A logic module characterized by switching connections .

The bidirectional switching circuit for signal direction change between the between elements within the connection switching circuit straight connecting logical group and the cross-connect logic groups are connected, the first logical said bidirectional switching circuit by signal direction attribute signal The logic module according to claim 1 , wherein a signal direction between the element and the second logic element is switched.