JP5115181B2 - 半導体装置の製造方法 - Google Patents
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E. K. Broadbent et al., J. Electrochem. Soc., Vol. 131, No. 6, pp. 1427 (1984)
図18は、CMOSFETにタングステン膜を形成する場合の各工程を示す断面図である。
pMOS側のタングステン膜87の抵抗を低くするために、タングステン膜87の膜厚を厚くすると、今度はnMOS側で、ゲート電極84a上のタングステン膜87がソース/ドレイン拡散層86a上のものと、接触してしまう問題があった。
図1乃至図3は、第1の実施の形態の半導体装置の製造方法の各工程における断面図である。
ゲート電極14a,14bは、ポリシリコン膜またはアモルファスシリコン膜を用いて、たとえば、CVD法により、100nm程度の膜厚で形成し、その後、イオン注入法によりドーパント不純物をポリシリコン膜またはアモルファスシリコン膜に導入したものを用いる。nMOSのゲート電極14aを形成する場合には、n型のドーパント不純物として、たとえば、リン(P)を用い、たとえば、加速電圧を5keV、ドーズ量を1×1016cm-2としてイオン注入する。pMOSのゲート電極14bを形成する場合には、p型のドーパント不純物として、たとえば、ボロン(B)を用い、たとえば、加速電圧を0.5keV、ドーズ量を5×1015cm-2としてイオン注入する。その後、フォトリソグラフィ及びドライエッチングにより、パターニングする。
まず、比較例として、図18で示した工程で形成したタングステン膜87のシート抵抗を示す。
横軸はシート抵抗〔ohm/sq.〕、縦軸は累積確率〔%〕である。タングステン膜87は、長さ(L)100μm、幅(W)0.14μmで、ブランケットn型シリコン基板上で20nm成膜する条件で堆積させたものを測定した。
横軸はシート抵抗〔ohm/sq.〕、縦軸は累積確率〔%〕である。タングステン膜17,20は、長さ(L)100μm、幅(W)0.11μmで、タングステン膜17,20ともブランケットn型シリコン基板上で30nm成膜する条件で堆積させたものを測定した。
第2の実施の形態の半導体装置の製造方法は、pMOSのソース/ドレイン拡散層とゲート電極にシリコンゲルマニウム(SiGe)を用いた例であり、その他は第1の実施の形態の半導体装置の製造方法とほぼ同様である。
まず、第1の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にnMOS及びpMOSの各領域を形成する。たとえば、図6(A)に示すように、シリコン基板30上に素子分離領域として、たとえば、シリコン酸化膜が充填されたSTI31を形成し、nMOS領域32aとpMOS領域32bを画定する。その後、各領域にゲート絶縁膜33a,33b、ゲート電極34a,34b及び側壁絶縁膜35a,35bを形成する。その後、nMOS領域32aとpMOS領域32bに交互にイオン注入を施し、ソース/ドレイン拡散層36a,36bを形成する。以上の工程における製造条件などは、第1の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
前述した第1及び第2の実施の形態の半導体装置の製造方法は、nMOS領域と比べて薄く形成されてしまうpMOS領域のタングステン膜を追加堆積させるものであった。これに対して、第3の実施の形態の半導体装置の製造方法は、nMOS領域とpMOS領域に同時にタングステン膜を形成する際、pMOS領域のタングステン膜を目的の厚さになるように形成し、厚くなりすぎるnMOS領域のタングステン膜を除去して、nMOS領域のみに再び目的の膜厚でタングステン膜を形成するものである。
まず、第2の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にnMOS及びpMOSの各領域を形成する。たとえば、図10(A)に示すように、シリコン基板50上に素子分離領域として、たとえば、シリコン酸化膜が充填されたSTI51を形成し、nMOS領域52aとpMOS領域52bを画定する。その後、各領域にゲート絶縁膜53a,53b、ゲート電極54a,54b及び側壁絶縁膜55a,55bを形成する。その後、nMOS領域52aとpMOS領域52bに交互にイオン注入を施し、ソース/ドレイン拡散層56a,56bを形成する。その後、pMOS領域52bのゲート電極54b及びソース/ドレイン拡散層56b上に、シリコンゲルマニウム膜57を形成する。以上の工程における製造条件などは、第2の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
第4の実施の形態の半導体装置の製造方法は、nMOS領域とpMOS領域に同時にタングステン膜を形成する際、nMOS領域よりも薄くなるpMOS領域のタングステン膜を除去して、代わりにニッケルシリサイドを形成することで、nMOS,pMOS間の抵抗差を少なくするものである。
図14(A)は、図7(C)に示した断面図と同じであり、この工程までは、第2の実施の形態の半導体装置の製造方法と同じである。次に、第2の実施の形態の半導体装置の製造方法では、pMOS領域32bのタングステン膜を追加堆積したが、第4の実施の形態の半導体装置の製造方法では、図14(B)に示すように、pMOS領域32bのタングステン膜39を除去する。
次に、図17(A)に示すように、ニッケルモノシリサイド膜73と、nMOS領域32aのシリコン窒化膜41を覆うようにnMOS領域32a、pMOS領域32b上に、エッチングストップシリコン酸化膜74と圧縮応力をもつシリコン窒化膜75を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜74は、1〜20nm程度堆積し、シリコン窒化膜75は、20〜100nm程度堆積する。
また、保護膜も、窒化チタン膜71に限定されず、上記の金属または、その窒化物を用いてもよい。
(付記1) 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記第1のタングステン膜上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記nチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記nチャネル型MOSFETの形成領域の前記第1のタングステン膜を除去する工程と、
前記nチャネル型MOSFETの前記ゲート電極及び前記ソース/ドレイン拡散層上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ゲート電極及び前記ソース/ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記タングステン膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記ゲート電極及び前記ソース/ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記7) 前記シリサイド膜形成に用いる金属膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか1つまたはそれ以上の金属からなることを特徴とする付記5または6記載の半導体装置の製造方法。
(付記13) 前記ゲート電極は、ポリシリコンまたはアモルファスシリコンであることを特徴とする付記1乃至12のいずれか一項に記載の半導体装置の製造方法。
11 STI
12a nMOS領域
12b pMOS領域
13a,13b ゲート絶縁膜
14a,14b ゲート電極
15a,15b 側壁絶縁膜
16a,16b ソース/ドレイン拡散層
17,20 タングステン膜
18,21 エッチングストップシリコン酸化膜
19,22 シリコン窒化膜
Claims (7)
- 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記第1のタングステン膜上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は引張応力膜であり、前記第2のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記nチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記nチャネル型MOSFETの形成領域の前記第1のタングステン膜を除去する工程と、
前記nチャネル型MOSFETの前記ゲート電極及び前記ソース/ドレイン拡散層上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は圧縮応力膜であり、前記第2のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。
- 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記タングステン膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記ゲート電極及び前記ソース/ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項5記載の半導体装置の製造方法。
- 前記pチャネル型MOSFETまたはnチャネル型MOSFETまたはいずれの前記ゲート電極または前記ソース/ドレイン拡散層の上部に、組成比xが0<x<1であるSi1-xGex膜または組成比xが0<x<1であるSi1-xCx膜を形成することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。
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