JP5112921B2 - スパッタ装置用電源回路 - Google Patents

Description

本発明は、スパッタ装置、特にＤＣスパッタ装置のターゲットに電力を供給するための電源回路に関する。

ＤＣスパッタ装置は、半導体装置や液晶表示装置などに用いられる基板表面に金属薄膜や誘電体薄膜を形成するために使用されている。このＤＣスパッタ装置は、真空チャンバーと排気装置等から構成されている。真空チャンバー内には、薄膜を堆積させるための材料となるターゲットと、このターゲットをスパッタリングして薄膜を被着させるための基板などが収納されている。ターゲットのスパッタリングは次のようにして行う。まず、チャンバーを真空に排気し、その後プラズマ生成用ガス、例えばアルゴンガスをチャンバーに導入する。チャンバーが所定の圧力に達した後に、チャンバーを正極に、ターゲットを負極にしてＤＣ電圧を印加する。チャンバー内にプラズマが発生して、ターゲット材料のスパッタリングが開始される。このスパッタリングは次のメカニズムに基づく。チャンバーとターゲット間に印加された高電圧により電子が加速されてアルゴンガスに衝突し、正にイオン化したアルゴンイオンを生成する。このアルゴンイオンがプラズマとターゲット間の電位差により加速され、ターゲット表面に衝突する。すると、ターゲット材料が物理的に飛散し、この飛散したターゲット材料が基板上に堆積して薄膜が形成される。

しかしながら、ＤＣスパッタを持続して行うと、負極であるターゲットの表面に、反応性ガスや雰囲気中の酸素がターゲット材料と反応し、酸化膜、その他の誘電体膜が生成される。この誘電体膜が寄生コンデンサとなって電離したイオンガスを遮蔽した。このようになるとスパッタリングが行われず基板上に薄膜を形成することができなくなる、あるいは、ターゲット材料の堆積レートが変動して堆積すべき薄膜の膜厚制御が困難になる、という問題が生じる。また、ターゲット表面の寄生コンデンサに電荷が蓄積し、絶縁破壊を起こして局部的に電流密度が急激に上昇するアーク放電が発生した。ターゲット表面上においてアーク放電が発生すると、パーティクルが発生し、堆積すべき薄膜の品質が悪化する、という問題を生じた。

この問題の解決のために、ＤＣスパッタリングを行っている途中で、ＤＣ電圧と逆極性のパルス状電圧を供給する方法が採用されている。この方法によれば、上記寄生コンデンサの生成を抑制することができる。例えば、特許文献１に記載されるように、ＤＣスパッタ用の直流電源ＤＣと、この直流電源ＤＣから電力が供給されるスパッタ装置の放電負荷ＲＬとの間に、逆パルス発生回路を構成する。この公知例の場合には、パルストランス、発振回路、スイッチング回路等から逆パルス発生回路を構成している。しかし、この公知例の構成では部品点数が多くなる。また、マスター電源と複数のスレーブ電源を使用してシステム電源を構築しようとする場合に、発振回路のタイミングを一致させることが困難となる、或いはパルストランスの特性を均一にできない、などの課題があり、採用し難い。

図６は、より簡便な逆バイアス発生回路を組み込んだＤＣスパッタ用電源回路を表している。図６に示すように、ＤＣスパッタ電源１０２とスパッタ装置の放電負荷１０３との間にパルス発生回路１０１を構成している。パルス発生回路１０１は、ＤＣスパッタ電源１０２の負極と接続する入力端子ＩＮ（−）と放電負荷１０３への出力端子ＯＵＴ（−）との間にインダクタＬ１を接続する。また、放電負荷１０３への出力端子ＯＵＴ（−）とＯＵＴ（＋）との間に、逆極性のパルスを重畳させるための逆バイアス用電源１０４と第１のスイッチング素子Ｑ１とを直列に接続する。そして、スパッタ装置の放電負荷１０３にＤＣスパッタ電源１０２から直流電圧−Ｖｏｕｔを印加している間に、第１のスイッチング素子Ｑ１の第１の制御端子Ｐ１を介して周期的にパルスを印加し、第１のスイッチング素子Ｑ１をオンする。すると、負の電圧が印加されている出力端子ＯＵＴ（−）に逆バイアス用電源１０４から正の逆バイアス電圧Ｖｙが印加され、放電負荷１０３の負極に（＋Ｖｙ−Ｖｏｕｔ）の電圧が短い期間印加される。これにより、スパッタ装置のターゲット表面に形成される寄生コンデンサの生成を抑制する、というものである。

上記図６に示すＤＣスパッタ用電源回路においては、第１のスイッチング素子Ｑ１をオンさせると、出力端子ＯＵＴ（−）に逆バイアス用電源１０４の逆バイアス電圧Ｖｙが印加されると共に、インダクタＬ１は出力端子ＯＵＴ（−）側からＤＣスパッタ電源１０２の負極側にフライバック電流が流れる。しかしスパッタ装置のターゲットとチャンバー間には逆電圧が印加されているので放電電流が流れず、その結果、逆バイアス用電源１０４を大きなフライバック電流が流れてしまう。そのために、逆バイアス用電源１０４の容量を大きくする必要があった。例えば、スパッタリング用として２０ｋＷの電力を必要とする場合、逆バイアス用電力としては、逆電圧のパルスのデューティ比にもよるが、略１／１０程度、概ね２ｋＷ程度の容量を必要とした。

図７は、上記課題に対して対策を講じたＤＣスパッタ用電源回路を表す。即ち、図６に示すパルス発生回路１０１の、インダクタＬと出力端子ＯＵＴ（−）との間に第２のスイッチング素子Ｑ２を接続し、更に、第１のスイッチング素子Ｑ１と逆バイアス用電源１０４との間の接続ノードβと、第２のスイッチング素子Ｑ２とインダクタＬとの間の接続ノードαとの間に上記フライバック電流をバイパスするための第１のダイオードＤ１を設けている。更に、第１及び第２のスイッチング素子Ｑ１、Ｑ２を相補的に動作させるためにスイッチング素子駆動回路１０５を設けている。

この回路は次のように動作する。スイッチング素子駆動回路１０５は、第１及び第２のスイッチング素子Ｑ１、Ｑ２の各制御端子Ｐ１、Ｐ２に制御信号を与えて、第１及び第２のスイッチング素子Ｑ１、Ｑ２を夫々オフ状態及びオン状態として、入力したＤＣスパッタ電源１０２の直流電力を出力端子ＯＵＴ（−）、ＯＵＴ（＋）に出力する。また、第１及び第２のスイッチング素子Ｑ１、Ｑ２を夫々オン状態及びオフ状態に切り替えて、逆バイアス用電源１０４の逆バイアス電圧Ｖｙを出力端子ＯＵＴ（−）、ＯＵＴ（＋）に出力する。この切り替わったとき、インダクタＬにはフライバック電流が流れる。このフライバック電流は、第２のスイッチング素子Ｑ２がオフ状態であることから、逆バイアス用電源１０４を流れることなく、接続ノードα及び接続ノードβ間に設けた第１のダイオードＤ１を流れることになる。従って、逆バイアス用電源１０４の容量をフライバック電流に耐えられる大きな容量とする必要がない。

図８は、上記図７のＤＣスパッタ用電源回路の２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）間に供給される出力電圧波形の一例を表している。横軸が時間を、縦軸が電圧を表している。放電開始時は、スイッチング素子駆動回路１０５が動作して、第１及び第２のスイッチング素子Ｑ１、Ｑ２を夫々オフ状態及びオン状態とする。その後、ＤＣスパッタ電源１０２から入力端子ＩＮ（−）、ＩＮ（＋）に大きなイグニッション電圧−Ｖｉｇが供給される。放電負荷１０３が放電を開始すると、ＤＣスパッタ電源１０２からは通常スパッタ時の電圧−Ｖｏｕｔが供給される。そして、スイッチング素子駆動回路１０５からの制御信号に基づいて、出力端子ＯＵＴ（−）、ＯＵＴ（＋）間には、一定の周期Ｔで、期間ｔ１の逆バイアス電圧Ｖｙ１１〜１４がパルス状に与えられる。

特開平７−１５０３４８号公報

通常、スイッチング素子駆動回路１０５の駆動電源は、ＤＣスパッタ電源１０２とは別に外部から供給される。上記図７に示すＤＣスパッタ電源１０２において、スイッチング素子駆動回路１０５に電力が供給されておらず、第１及び第２のスイッチング素子Ｑ１、Ｑ２が動作していない状態で、イグニッション電圧−Ｖｉｇが入力される場合がある。イグニッション電圧−Ｖｉｇは、−１０００Ｖ〜−１８００Ｖの高電圧である。第１及び第２のスイッチング素子Ｑ１、Ｑ２が駆動していない状態で入力端子ＩＮ（−）、ＩＮ（＋）にイグニッション電圧−Ｖｉｇが印加されると、放電負荷１０３は抵抗素子と見なすことができるので、このイグニッション電圧−Ｖｉｇが第２のスイッチング素子Ｑ２の両端に印加される。第２のスイッチング素子Ｑ２として、大電流を流すことができる高速動作のＦＥＴが使用されるが、両端子の耐圧はイグニッション電圧−Ｖｉｇよりも低い。また、高耐圧ＦＥＴを使用しようとすると、オン抵抗値が大きくなり電力ロスが大きくなる。また、スパッタリングのレートが変化し、堆積する膜の厚さや膜質を高精度に制御することができなくなる、という不具合が発生する。

本発明は、スイッチング素子駆動回路に外部電源から電力が供給されていない状態のときに放電開始電圧が入力された場合でも、スイッチング素子を過電圧による破壊から防止することを目的とする。

本発明においては上記課題を解決するために以下の手段を講じた。

（１）スパッタ装置に電力を供給するための２つの出力端子と、前記２つの出力端子間に直流電力を供給する直流電源と、前記２つの出力端子間に前記直流電力とは逆極性の逆バイアス電圧を供給する逆バイアス電源回路とを備えるスパッタ装置用電源回路であって、前記逆バイアス電源回路は、逆バイアス用電源と、前記逆バイアス用電源に第１の接接続ノードを介して電気的に接続する第１のスイッチング素子とを備え、前記直流電源と前記２つの出力端子の一方との間には、インダクタと、前記直流電源から供給される電力を制御するための第２のスイッチング素子とが第２の接続ノードを介して接続されており、前記第１の接続ノードと前記第２の接続ノードとの間には、電流バイパス用の第１の整流素子が電気的に接続されており、前記第１のスイッチング素子と前記第２のスイッチング素子とを相補的に駆動して、前記２つの出力端子間に前記直流電力と前記逆バイアス電圧とを切り替えて供給可能とするとともに、前記第２のスイッチング素子を保護するための保護回路を更に備え、前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間の電圧を検出し、前記検出された電圧が所定値を超えたときに、前記第２のスイッチング素子をオン状態にして、前記第２のスイッチング素子の両端子に印加される電位差を低減することを特徴とするスパッタ装置用電源回路とした。

（２）上記（１）のスパッタ装置用電源回路において、前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入されるコンデンサを備え、前記保護回路は前記コンデンサに充電された電力により駆動されるようにした。

（３）上記（１）又は（２）のスパッタ装置用電源回路において、前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入された分圧回路と、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入された基準電圧生成回路と、前記分圧回路からの出力電圧と前記基準電圧生成回路からの基準電圧とを比較する比較回路とを備え、前記比較回路は、前記出力電圧が前記基準電圧を超えたことを契機として、前記第２のスイッチング素子をオン動作させるようにした。

（４）上記（１）〜（３）のいずれか１のスパッタ装置用電源回路において、前記逆バイアス電源回路は、前記２つの出力端子の一方と前記逆バイアス用電源との間、又は、前記第１の接続ノードと前記逆バイアス用電源との間に、前記逆バイアス用電源に対して順方向接続する第２の整流素子が挿入されるようにした。

（５）上記（１）〜（４）のいずれか１のスパッタ装置用電源回路において、前記第１のスイッチング素子と前記第２のスイッチング素子を駆動するためのスイッチング素子駆動回路を備えるようにした。

（６）上記（５）のスパッタ装置用電源回路において、前記直流電源から供給される電圧及び電流を検出して放電が開始されたことを判定し、前記スイッチング素子駆動回路に開始通知信号を出力して、前記逆極性のパルス電圧を周期的に発生させるための放電開始判定回路を備えるようにした。

上記構成とすることにより、第１及び第２のスイッチング素子を駆動するための駆動回路に電力が供給されておらず、第２のスイッチング素子がオフ状態となっているときに、入力端子に高電圧のイグニッション電圧が印加された場合でも、第２のスイッチング素子の両端子間が所定の電圧を超えたときに第２のスイッチング素子がオンするので、第２のスイッチング素子の過電圧破壊を防止することができるとともに、第２のスイッチング素子の耐圧を低下させることができるので、大電流、高速動作のスイッチング素子を第２のスイッチング素子として使用することが可能となる、という利点を有する。

以下、図面を用いて本発明について詳細に説明する。

＜実施形態１＞
図１は、本発明の実施形態１に係るスパッタ装置用電源回路１０を表す回路図である。ＤＣスパッタ電源２からパルス電圧発生回路１を介してスパッタ装置の放電負荷３へ電力を供給する。パルス電圧発生回路１は、ＤＣスパッタ電源２に接続する入力端子ＩＮ（−）、ＩＮ（＋）と、スパッタ装置の放電負荷３に接続する出力端子ＯＵＴ（−）、ＯＵＴ（＋）とを備えている。入力端子ＩＮ（−）と出力端子ＯＵＴ（−）の間には、インダクタＬと、接続ノードαを介して第２のスイッチング素子Ｑ２とが電気的に直列接続されている。入力端子ＩＮ（＋）と出力端子ＯＵＴ（＋）とは電気的に接続されている。２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）間には、逆バイアス電源回路２０が接続されている。逆バイアス電源回路２０は、逆バイアス用電源４と、接続ノードβを介して電気的に直列接続された第１のスイッチング素子Ｑ１を備えている。また、接続ノードβと接続ノードαとの間には、接続ノードα側をカソードとする整流素子としての第１のダイオードＤ１が接続されている。

パルス電圧発生回路１は、更に、第１及び第２のスイッチング素子Ｑ１、Ｑ２を制御するためのスイッチング素子駆動回路５と、第２のスイッチング素子Ｑ２及び／又は逆バイアス用電源４を保護するための保護回路２１とを備えている。スイッチング素子駆動回路５は、第１のスイッチング素子Ｑ１の第１の制御端子Ｐ１及び第２のスイッチング素子Ｑ２の第２の制御端子Ｐ２に電気的に接続し、第１及び第２のスイッチング素子Ｑ１、Ｑ２のオン・オフ動作を制御する。スイッチング素子駆動回路５は、外部電源２２から電力の供給を受ける。保護回路２１は、出力端子ＯＵＴ（−）と逆バイアス用電源の陽極側との間の接続ノードγと、接続ノードβとの両端の電圧を入力し、第２のスイッチング素子Ｑ２の第２の制御端子Ｐ２に制御信号を与えて、第２のスイッチング素子Ｑ２のオン・オフ動作を制御する。なお、スイッチング素子駆動回路５は、上記のようにパルス電圧発生回路１内に設けないで、外部から第１及び第２のスイッチング素子Ｑ１、Ｑ２を駆動するようにしてもよい。

パルス電圧発生回路１は、次のように動作する。まず、スイッチング素子駆動回路５は、第２の制御端子Ｐ２に制御信号を与えて第２のスイッチング素子Ｑ２をオン状態とし、同時に、第１の制御端子Ｐ１に制御信号を与えて第１のスイッチング素子Ｑ１をオフ状態とする。次に、ＤＣスパッタ電源２から、イグニッション電圧−Ｖｉｇを入力して、２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）を介して放電負荷３にイグニッション電圧−Ｖｉｇを供給する。放電負荷３で放電が開始すると、ＤＣスパッタ電源２から、通常の放電電圧−Ｖｏｕｔを入力して、出力端子ＯＵＴ（−）、ＯＵＴ（＋）から放電負荷３に供給する。次にスイッチング素子駆動回路５は、第１及び第２の制御端子Ｐ１、Ｐ２に対して、夫々第１のスイッチング素子Ｑ１をオン動作させ、第２のスイッチング素子Ｑ２をオフ動作させる短い期間ｔ１の制御信号を夫々与える。これにより、２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）からは、ＤＣスパッタ電源２から供給される電圧−Ｖｏｕｔとは逆極性の逆バイアス電圧Ｖｙが出力される。スイッチング素子駆動回路５は、期間ｔ１後には再び第１及び第２の制御端子Ｐ１、Ｐ２に夫々制御信号を与えて、第１及び第２のスイッチング素子Ｑ１及びＱ２の夫々を、オフ状態及びオン状態に戻し、この状態をｔ２期間維持する。以降期間ｔ１と期間ｔ２を繰り返す。通常、期間ｔ１は数μｓｅｃから数１０μｓｅｃであり、周期（ｔ１＋ｔ２）は数ｋＨｚから数１０ｋＨｚである。

上記期間ｔ１においては、放電負荷３に供給されていた直流電流が、第２のスイッチング素子Ｑ２により遮断されるので、インダクタＬにはフライバック電流が流れる。この電流は電流バイパス用の第１のダイオードＤ１を介して流れることになる。即ち、逆バイアス用電源４を通してフライバック電流が流れることが無い。従って、逆バイアス用電源４の容量を大きくする必要がない。

以上は通常動作であり、イグニッション電圧−Ｖｉｇがパルス電圧発生回路１に供給される前に、第２のスイッチング素子Ｑ２がオン状態となっている場合である。しかし、スイッチング素子駆動回路５に外部電源２２を接続することを忘れる、或いは意図しないでイグニッション電圧−Ｖｉｇが印加される場合がある。既に説明したように、スパッタ装置の放電負荷３はインピーダンス素子なので、第２のスイッチング素子Ｑ２がオフ状態のときにイグニッション電圧−Ｖｉｇが印加されると、第２のスイッチング素子Ｑ２の両端子間にこの非常に大きな電圧が印加される。同様に、逆バイアス用電源４の両端子間にもこの大きな電圧が印加される。

保護回路２１は、第２のスイッチング素子Ｑ２の両端子間に印加される電圧を監視し、第２のスイッチング素子Ｑ２の破壊電圧が両端子間に印加される前に、また、逆バイアス用電源４に過大な電圧が印加される前に第２のスイッチング素子Ｑ２をオン状態にして、第２のスイッチング素子Ｑ２及び／又は逆バイアス用電源４を過電圧破壊や過電圧による劣化から保護する。即ち、出力端子ＯＵＴ（−）に電気的に接続する接続ノードγと接続ノードβ間の電圧を検出し、検出された電圧が所定値を超えたときに、第２のスイッチング素子Ｑ２の第２の制御端子Ｐ２に制御信号を与えて、第２のスイッチング素子Ｑ２をオン状態にする。これにより、第２のスイッチング素子Ｑ２の両端子間の電位差を低減させて第２のスイッチング素子Ｑ２を保護するとともに、スパッタ装置の放電負荷３にイグニッション電圧−Ｖｉｇを供給する。そして、接続ノードγと接続ノードβ間の電位差が所定値よりも低下したときは、第２のスイッチング素子Ｑ２をオフ状態に変化させる。このように、保護回路２１は、外部電源２２が立ち上がるまで、第２のスイッチング素子Ｑ２のオン・オフ制御を行うことになる。

＜実施形態２＞
図２は、本発明の実施形態２に係るスパッタ装置用電源回路１０を表す回路図である。図１の実施形態１と異なる点は、逆バイアス用電源４と接続ノードγとの間に、逆バイアス用電源４に対して順方向接続する整流素子としての第２のダイオードＤ２を挿入した点である。その他の構成は図１と同様なので、説明を省略する。同一の部分又は同一の機能を有する部分には同一の符号を付している。

第２のダイオードＤ２を逆バイアス用電源４と順方向に直列接続した。第２のダイオードＤ２により、接続ノードγと接続ノードβ間に高電圧が印加された場合でも、第２のダイオードＤ２により遮断され、逆バイアス用電源４に対しては高電圧が印加されず、逆バイアス用電源４はイグニッション電圧−Ｖｉｇから保護される。なお、第２のダイオードＤ２を逆バイアス用電源４の陽極側に直列接続しているが、これに変えて、逆バイアス用電源４の陰極と接続ノードβとの間に第２のダイオードＤ２を順方向に直列接続しても、同様の効果を得ることができる。

＜実施形態３＞
図３は、本発明の実施形態３に係るスパッタ装置用電源回路１０を表す回路図である。実施形態３においては、保護回路２１の具体的な回路構成を表している。同一の部分又は同一の機能を有する部分には同一の符号を付している。

図３に示すように、保護回路２１は、接続ノードγと接続ノードβ間に挿入した電荷蓄積用のコンデンサＣ１と、２つの抵抗Ｒ１及び抵抗Ｒ２が直列接続して、その接続点から分割された電圧を出力する分圧回路と、抵抗Ｒ３とツェナーダイオードＤ３とが直列接続し、その接続点の電位を抵抗Ｒ４及び抵抗Ｒ５により分圧して基準電位を出力する基準電圧生成回路と、分圧回路の出力電圧と基準電圧生成回路の基準電位を入力して比較する比較回路Ｃｏとから構成されている。この比較回路Ｃｏは、ツェナーダイオードＤ３の両端電圧を駆動電源としている。

接続ノードγと接続ノードβ間に大きな電圧が印加されると、コンデンサＣ１は電荷を蓄積し、この蓄積電荷により保護回路２１が駆動される。そして、比較回路Ｃｏは、基準電圧生成回路により生成された基準電圧と、分圧回路からの出力電圧を入力し、出力電圧が基準電圧よりも大きいことを検出して、その出力端から第２の制御端子Ｐ２に制御信号を出力し、第２のスイッチング素子Ｑ２をオン動作させる。すると、接続ノードγと接続ノードβとの間の電位差は低下する。コンデンサＣ１に蓄積された電荷が放電して、分圧回路の出力電圧が、基準電圧よりも下回ると、比較回路Ｃｏの出力は反転し、第２のスイッチング素子Ｑ２はオフ動作を行う。以降、これを繰り返すことになる。従って、スイッチング素子駆動回路５が動作できないときに、入力端子ＩＮ（−）、ＩＮ（＋）間にイグニッション電圧−Ｖｉｇが印加されたときは、第２のスイッチング素子Ｑ２は、コンデンサＣ１と抵抗Ｒ１〜Ｒ５の時定数に応じて、オン・オフ動作を繰り返す。即ち、スパッタ装置の放電負荷３に対してはイグニッション電圧−Ｖｉｇが間歇的に印加される。

スイッチング素子駆動回路５に外部電源２２から電力が供給され、放電負荷３が放電を開始して、定常状態で動作が開始した後は、保護回路２１が動作しないように、コンデンサＣ１、抵抗Ｒ１〜Ｒ５の各値を設定しておく。即ち、放電負荷３に対して、ＤＣスパッタ電源２から電圧−Ｖｏｕｔの電力が供給され、逆バイアス用電源４からの逆バイアス電圧Ｖｙが供給されている状態においては、分圧回路の出力電圧が基準電圧生成回路からの基準電圧を上回らないように、コンデンサＣ１、抵抗Ｒ１〜Ｒ５の値を設定しておく。

保護回路２１をこのように構成したことにより、接続ノードγと接続ノードβの間又は接続ノードαと接続ノードγの間に、イグニッション電圧Ｖｉｇのような大電圧が印加されることを防止することができる。また、保護回路２１の駆動電力は、パルス電圧発生回路１内において供給されるので、利用者は、保護回路２１の動作を意識する必要がない、という利便性を有している。

なお、保護回路２１は、上記実施形態３で説明した構成に限定されず、他の回路構成であってもよい。また、逆バイアス用電源４を保護するための第２のダイオードＤ２を除去してもよい。また、この第２のダイオードＤ２を除去した場合に、電荷蓄積用のコンデンサＣ１を、保護回路２１内に設けることに代えて、逆バイアス用電源４に内蔵されるコンデンサにより代用してもよい。要するに、保護回路２１は、イグニッション電圧−Ｖｉｇのような高い電圧が第２のスイッチング素子Ｑ２に印加される前に、第２のスイッチング素子Ｑ２をオン動作することができる構成であればよい。

＜実施形態４＞
図４は、本発明の実施形態４に係るスパッタ装置用電源回路１０を表す回路図である。同一の部分又は同一の機能を有する部分には同一の符号を付している。

図４において、パルス電圧発生回路１は、ＤＣスパッタ電源２に接続する入力端子ＩＮ（−）、ＩＮ（＋）と、スパッタ装置の放電負荷３に接続するＯＵＴ（−）、ＯＵＴ（＋）とを備えている。入力端子ＩＮ（−）と出力端子ＯＵＴ（−）との間には、インダクタＬが電気的に接続されている。入力端子ＩＮ（＋）と出力端子（＋）との間には、第２のスイッチング素子Ｑ２が電気的に接続されている。２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）の間には、逆バイアス電源回路２０が接続されている。逆バイアス電源回路２０は、第１のスイッチング素子Ｑ１と、接続ノードβを介して直列接続する逆バイアス用電源４と、逆バイアス用電源４と順方向に直列接続する第２のダイオードＤ２とから構成されている。第２のダイオードＤ２の他端は、接続ノードγを介して出力端子ＯＵＴ（＋）に接続されている。

更に、入力端子ＩＮ（＋）と第２のスイッチング素子Ｑ２との間の接続ノードαと、接続ノードβの間には、インダクタＬのフライバック電流をバイパスするための第１のダイオードＤ１が接続されている。また、第１及び第２のスイッチング素子Ｑ１、Ｑ２の第１及び第２の制御端子Ｐ１、Ｐ２に接続し、第１及び第２のスイッチング素子Ｑ１、Ｑ２のオン・オフ動作を制御するためのスイッチング素子駆動回路５を設けている。また、接続ノードβと接続ノードγとの間に電圧を検出し、第２のスイッチング素子Ｑ２の動作を制御するための保護回路２１を設けている。なお、スイッチング素子駆動回路５は、上記のようにパルス電圧発生回路１内に設けないで、外部から第１及び第２のスイッチング素子Ｑ１、Ｑ２を駆動するようにしてもよい。

パルス電圧発生回路１は、次のように動作する。まず、スイッチング素子駆動回路５は、制御端子Ｐ１、Ｐ２に制御信号を与えて、第１のスイッチング素子Ｑ１をオフ状態に、第２のスイッチング素子Ｑ２をオン状態にする。次に、ＤＣスパッタ電源２から、イグニッション電圧−Ｖｉｇを入力して、２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）から放電負荷３に供給する。放電負荷３で放電が開始すると、ＤＣスパッタ電源２から通常の放電電圧−Ｖｏｕｔを入力し、出力端子ＯＵＴ（−）、ＯＵＴ（＋）から放電負荷３に供給する。次に、スイッチング素子駆動回路５は、第１及び第２の制御端子Ｐ１、Ｐ２に対して、夫々第１のスイッチング素子Ｑ１をオン状態に、第２のスイッチング素子Ｑ２をオフ状態させる短い期間ｔ１の制御信号をそれぞれ与える。これにより、２つの出力端子ＯＵＴ（−）、ＯＵＴ（＋）からは、電圧−Ｖｏｕｔとは逆極性の逆バイアス電圧Ｖｙが出力される。スイッチング素子駆動回路５は、期間ｔ１後には再び第１及び第２の制御端子Ｐ１、Ｐ２に夫々制御信号を与えて、第１及び第２のスイッチング素子Ｑ１及びＱ２の夫々を、オフ状態及びオン状態に戻し、この状態を期間ｔ２の間維持する。

期間ｔ１の間は、放電負荷３に供給されていた直流電流が、第２のスイッチング素子Ｑ２により遮断されるので、インダクタＬにはフライバック電流が流れるが、このフライバック電流は第１のダイオードＤ１を介してバイパスされる。即ち、逆バイアス用電源４にフライバック電流が流れることはない。このため、逆バイアス用電源４の容量を大きくする必要がない。

上記のような通常動作以外に、スイッチング素子駆動回路５が動作していないときにＤＣスパッタ電源２からイグニッション電圧−Ｖｉｇが印加される場合には、保護回路２１が接続ノードγと接続ノードβ間の電圧を検出して、第２の制御端子Ｐ２に制御信号を与えて、第２のスイッチング素子Ｑ２をオン状態にして、第２のスイッチング素子Ｑ２の両端子に印加される電圧を低減させる。これにより、第２のスイッチング素子Ｑ２をイグニッション電圧−Ｖｉｇから保護する。なお、保護回路２１は、上記実施形態３で示した回路構成にすれば、保護回路２１を駆動するための駆動電力を外部から入力する必要がない。

＜実施形態５＞
図５は、本発明の実施形態５に係るスパッタ装置用電源回路１０を表す回路図である。本実施形態５においては、実施形態３に示すパルス電圧発生回路１に、放電開始判定回路８、異常放電判定回路９及びスナバ回路７を追加した。その他の構成は実施形態３に示す回路構成と同様なので説明を省略し、実施形態３と異なる部分について以下に説明する。同一の部分又は同一の機能を有する部分には同一の符号を付している。

図５に示すように、パルス電圧発生回路１は、その入力端子ＩＮ（−）及びＩＮ（＋）の間に、放電負荷３におけるプラズマ放電の開始を検出するための放電開始判定回路８を備えている。放電負荷３に対して、プラズマが発生していない状態からプラズマを発生させるために、ＤＣスパッタ電源２から入力端子ＩＮ（−）とＩＮ（＋）の間にイグニッション電圧−Ｖｉｇを印加する。このとき、スイッチング素子駆動回路５は、第１のスイッチング素子Ｑ１をオフ状態に、第２のスイッチング素子Ｑ２をオン状態に維持する制御信号を第１及び第２の制御端子Ｐ１、Ｐ２にそれぞれ供給する。通常、このイグニッション電圧−Ｖｉｇは−１０００Ｖ〜−１８００Ｖの高圧となる。そして放電が開始されると電圧の絶対値が急激に小さくなり定常供給電圧−Ｖｏｕｔに漸近する。

放電開始判定回路８は、入力端子ＩＮ（−）とＩＮ（＋）間の電圧と、入力端子ＩＮ（−）又はＩＮ（＋）を流れる電流を検出し、所定の値（例えば電圧−Ｖ１、電流Ｉ１）に達したときに放電負荷３においてプラズマが発生したと判定する。すると、放電開始判定回路８は開始信号をスイッチング素子駆動回路５に出力する。開始信号を入力したスイッチング素子駆動回路５は、第１のスイッチング素子Ｑ１をオン状態にし、同時に第２のスイッチング素子Ｑ２をオフ状態にする制御信号を第１及び第２の制御端子Ｐ１、Ｐ２のそれぞれに出力する。これにより、期間ｔ１の逆極性のパルス状の逆バイアス電圧Ｖｙが出力端子ＯＵＴ（−）とＯＵＴ（＋）間に供給される。以降、スイッチング素子駆動回路５は駆動信号を第１及び第２の制御端子Ｐ１、Ｐ２にそれぞれ継続して出力する。その結果、出力端子ＯＵＴ（−）とＯＵＴ（＋）間には周期Ｔ、期間ｔ１の周期を持つ逆バイアス電圧Ｖｙが継続して供給される。

そして、この逆極性の周期パルス電圧が供給されるｔ１の期間、ＤＣスパッタ電源２から第１のスイッチング素子Ｑ１、第１のダイオードＤ１及びインダクタＬを通してフライバック電流が流れる。即ち、この電流は、逆バイアス用電源４を介することなく第１のダイオードＤ１によりバイパスされる。これにより、逆バイアス用電源４の容量を小さくすることができる。

図５に示すように、パルス電圧発生回路１は、出力端子ＯＵＴ（−）とＯＵＴ（＋）間に、放電負荷３の異常放電を判定するための異常放電判定回路９を備えている。異常放電判定回路９は、出力端子ＯＵＴ（−）、ＯＵＴ（＋）間の電圧及び出力端子ＯＵＴ（−）又はＯＵＴ（＋）を流れる電流を検出し、所定の値（例えば電圧−Ｖ２、電流Ｉ２）に達したときに放電負荷３が異常放電を起こしたと判定する。

すると、異常放電判定回路９はスイッチング素子駆動回路５に対して異常通知信号を出力する。異常通知信号を入力したスイッチング素子駆動回路５は、直ちに第１のスイッチング素子Ｑ１をオン状態にし、第２のスイッチング素子Ｑ２をオフ状態にする制御信号を第１及び第２の制御端子Ｐ１、Ｐ２に夫々出力する。その結果、期間ｔ１の周期パルス電圧とは独立に、電圧Ｖｙ、期間ｔ１’の単パルス電圧が出力端子ＯＵＴ（−）とＯＵＴ（＋）間に供給される。これにより、放電負荷３の異常放電を安定化させることができ、スパッタレートの変化や堆積される薄膜の膜質変化を最小限に抑制することができる。なお、単パルス電圧の期間ｔ１’は、放電負荷３の特性に従って、ｔ１と等しくしても良いし、異なるようにしてもよい。

また、図５に示す逆バイアス電源回路２０は、第１のスイッチング素子Ｑ１がオフ動作を行う際に発生するサージ電圧を抑制するために、第１のスイッチング素子Ｑ１と並列に接続するスナバ回路７を備えている。スナバ回路７は、接続ノードδにアノードを接続する第４のダイオードＤ４と、第４のダイオードＤ４のカソードと接続ノードβとの間に並列に接続した抵抗ＲとコンデンサＣとにより構成されている。これにより、第１のスイッチング素子Ｑ１がオフ状態に変化するときに発生する大きなサージ電圧は、第４のダイオードＤ４とコンデンサＣを介して開放され、その発生が抑制される。その結果、第１のスイッチング素子Ｑ１がサージ電圧により破壊されることを防止することができる。

なお、以上において、スナバ回路７は、第１のスイッチング素子Ｑ１と並列に接続した例について説明したが、第２のスイッチング素子Ｑ２にも同様にスナバ回路７を接続すれば、第２のスイッチング素子Ｑ２の動作時に発生するサージ電圧を防止することができる。図５に示してあるスナバ回路７は単なる一例に過ぎず、これに限定されるものではない。

本発明の実施形態に係るスパッタ装置用電源回路を表す回路図である。 本発明の実施形態に係るスパッタ装置用電源回路を表す回路図である。 本発明の実施形態に係るスパッタ装置用電源回路を表す回路図である。 本発明の実施形態に係るスパッタ装置用電源回路を表す回路図である。 本発明の実施形態に係るスパッタ装置用電源回路を表す回路図である。 従来公知のスパッタ装置用電源回路を表す回路図である。 フライバック電流対策を講じたスパッタ装置用電源回路を表す回路図である。 図７に示すスパッタ装置用電源回路から出力される電圧波形の一例を表すグラフである。

符号の説明

１ パルス発生回路
２ ＤＣスパッタ電源
３ 放電負荷
４ 逆バイアス用電源
５ スイッチング素子駆動回路
６ イグニッション電圧
７ スナバ回路
８ 放電開始判定回路
９ 異常放電判定回路
１０ スパッタ装置用電源回路
２０ 逆バイアス電源回路
２１ 保護回路
２２ 外部電源
Ｌ インダクタ
Ｑ１ 第１のスイッチング素子
Ｑ２ 第２のスイッチング素子
Ｐ１ 第１の制御端子
Ｐ２ 第２の制御端子

Claims (6)

1. スパッタ装置に電力を供給するための２つの出力端子と、前記２つの出力端子間に直流電力を供給する直流電源と、前記２つの出力端子間に前記直流電力とは逆極性の逆バイアス電圧を供給する逆バイアス電源回路とを備えるスパッタ装置用電源回路であって、
   前記逆バイアス電源回路は、逆バイアス用電源と、前記逆バイアス用電源に第１の接続ノードを介して電気的に接続する第１のスイッチング素子とを備え、前記直流電源と前記２つの出力端子の一方との間には、インダクタと、前記直流電源から供給される電力を制御するための第２のスイッチング素子とが第２の接続ノードを介して接続されており、前記第１の接続ノードと前記第２の接続ノードとの間には、電流バイパス用の第１の整流素子が電気的に接続されており、前記第１のスイッチング素子と前記第２のスイッチング素子とを相補的に駆動して、前記２つの出力端子間に前記直流電力と前記逆バイアス電圧とを切り替えて供給可能とするとともに、
   前記第２のスイッチング素子を保護するための保護回路を更に備え、
   前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間の電圧を検出し、前記検出された電圧が所定値を超えたときに、前記第２のスイッチング素子をオン状態にして、前記第２のスイッチング素子の両端子に印加される電位差を低減することを特徴とするスパッタ装置用電源回路。
2. 前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入されるコンデンサを備え、前記保護回路は前記コンデンサに充電された電力により駆動されることを特徴とする請求項１に記載のスパッタ装置用電源回路。
3. 前記保護回路は、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入された分圧回路と、前記２つの出力端子の一方と前記第１の接続ノードとの間に挿入された基準電圧生成回路と、前記分圧回路からの出力電圧と前記基準電圧生成回路からの基準電圧とを比較する比較回路とを備え、前記比較回路は、前記出力電圧が前記基準電圧を超えたことを契機として、前記第２のスイッチング素子をオン動作させることを特徴とする請求項１又は請求項２に記載のスパッタ装置用電源回路。
4. 前記逆バイアス電源回路は、前記２つの出力端子の一方と前記逆バイアス用電源との間、又は、前記第１の接続ノードと前記逆バイアス用電源との間に、前記逆バイアス用電源に対して順方向接続する第２の整流素子が挿入されていることを特徴とする請求項１〜３のいずれか１項に記載のスパッタ装置用電源回路。
5. 前記第１のスイッチング素子と前記第２のスイッチング素子を駆動するためのスイッチング素子駆動回路を備えることを特徴とする請求項１〜４のいずれか１項に記載のスパッタ装置用電源回路。
6. 前記直流電源から供給される電圧及び電流を検出して放電が開始されたことを判定し、前記スイッチング素子駆動回路に開始通知信号を出力して、前記逆極性のパルス電圧を周期的に発生させるための放電開始判定回路を備えることを特徴とする請求項５に記載のスパッタ装置用電源回路。

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