JP5108038B2 - ダイナミック電圧スケーリングシステム - Google Patents
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Description
実施形態の1つの観点において、DVSCブロックは、システムヒステリシスのための境界領域に従ってEDCセル内の遅延を増加させるまたは減少させる。一般観念は、EDCセル内の遅延量は、回路活動が生じた後でDC_PFビットからの特定の応答を導き出すために調節されるということである。記憶されたCP_Qビットと現在のCP_Qビットにより示されるように、回路活動は、以前の論理状態と現在の論理状態との間の比較により示される。EDCセルの可変の性質により、システムは、DC_PFビットから特定の応答を導き出すために通常動作の過程においてEDCセル内の遅延素子の数を調節してもよい。従って、遅延素子の数は、各検知されたクリティカルパスのための動作しきい値を決定するために、DVSCにより増加または減少するように調節してもよい。従って図4に一例として提示されるようなヒステリシスチャートを形成し、異なる境界領域内にイベントが生じるときはいつもコアに供給される電圧を上げるかまたは下げるかどうかを決定するために使用することができる。
実施形態の他の観点において、EDCセルは、EDCセルの検知レンジを増加するために異なるサイズの多数の遅延を用いて設計してもよい。例えば、値Tがコアの最もクリティカルなパスの遅延であり、コアの最もクリティカルなパスの遅延がコアの最大動作周波数を決定するなら、EDCコア内の各個々の遅延素子は、所望の粒度を生成するために値Tのパーセンテージとして選択してもよい。例えば、各遅延素子は、より微細な粒度に対してTの5%である遅延サイズを備えてもよいし、または遅延素子は、より粗い粒度の場合Tの10%である遅延サイズを備えてもよい。別の例において、各遅延素子は、それぞれEDCセル内の異なる遅延サイズを含んでもよい。
コアに活動があるとき、EDCセルは使用できるが、コアに活動がないときEDCセルは使用できない。従って、EDCセルに加えてまたはEDCセルの代わりに、スレーブリング発振器(SRO)セルもDVSシステムにより使用し電源電圧を調節してもよい。上述したように、他のDVSシステムは、電圧を動作周波数に変換するためにフィードバックループにおいて自励リング発振器を使用する。従って、自励リング発振器は、従来技術において使用され、クリティカルパス領域の電圧を複製する。ここに記述されたリング発振器は、クリティカルパス領域のクロック速度の複製のために使用される。次に、それはマイクロプロセッサーコア内の非活動期間に電源電圧を調節するために使用される。
Claims (5)
- マイクロプロセッサーコア内で生じるクリティカルパスの活動情報およびクリティカルパス遅延情報を検知して出力するために、前記クリティカルパスの端末レジスタ入力信号と、前記クリティカルパスの端末レジスタ出力信号と、制御信号を受信するように構成された埋め込み遅延チェッカ(EDC)セルにおいて、前記EDCセルは、
複数の遅延素子と、
前記複数の遅延素子に接続されたマルチプレクサと、ここにおいて、前記マルチプレクサは、前記制御信号に従って前記端末レジスタ入力信号のパス(path)に配置するために遅延素子のサブセットを選択するように構成される、
前記マルチプレクサの出力を記憶するためのレジスタと、
前記クリティカルパスの活動情報としての前記端末レジスタ出力信号と、前記マルチプレクサの記憶された出力との間の論理差を前記クリティカルパス遅延情報として検出するように構成された論理素子と、
を具備する、EDCセル。 - 前記クリティカルパスの最小動作電圧に到達する前に前記EDCセルが機能しなくなるように、前記EDCセルに対応する合計遅延は前記クリティカルパスより大きい、請求項1のEDCセル。
- 前記活動情報およびクリティカルパス遅延情報は、システムヒステリシスに関する境界領域に従って前記マイクロプロセッサーコアの電圧をスケールするようにさらに動作可能である制御ブロックに出力される、請求項1のEDCセル。
- 前記システムヒステリシスに関する境界領域は、異なる電圧に関する、ある時間にわたるクリティカルパス回路遅延のプロット上の低ヒステリシス(lower hysteresis)遅延線とアッパーマージン(upper margin)遅延線とを具備し、前記制御信号は、前記低ヒステリシス遅延線とアッパーマージン遅延線とに基づいて前記電圧を調節するように動作可能である、請求項3のEDCセル。
- 前記マルチプレクサの出力に対応する付加された遅延が前記マージン遅延線より上の領域に相当するなら前記マイクロプロセッサーコアへの電圧を上げるように動作可能であり、
前記付加された遅延が前記ヒステリシス遅延線より下の領域に相当するなら前記マイクロプロセッサーコアへの電圧を下げるように動作可能である、請求項4のEDCセル。
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