JP5105862B2 - 半導体素子の微細パターンの形成方法 - Google Patents

半導体素子の微細パターンの形成方法 Download PDF

Info

Publication number
JP5105862B2
JP5105862B2 JP2006349356A JP2006349356A JP5105862B2 JP 5105862 B2 JP5105862 B2 JP 5105862B2 JP 2006349356 A JP2006349356 A JP 2006349356A JP 2006349356 A JP2006349356 A JP 2006349356A JP 5105862 B2 JP5105862 B2 JP 5105862B2
Authority
JP
Japan
Prior art keywords
photoresist
pattern
contact hole
forming
exposure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006349356A
Other languages
English (en)
Other versions
JP2007201446A (ja
Inventor
載昌 鄭
昌文 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2007201446A publication Critical patent/JP2007201446A/ja
Application granted granted Critical
Publication of JP5105862B2 publication Critical patent/JP5105862B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • EFIXED CONSTRUCTIONS
    • E04BUILDING
    • E04CSTRUCTURAL ELEMENTS; BUILDING MATERIALS
    • E04C3/00Structural elongated elements designed for load-supporting
    • E04C3/30Columns; Pillars; Struts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • EFIXED CONSTRUCTIONS
    • E04BUILDING
    • E04HBUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
    • E04H1/00Buildings or groups of buildings for dwelling or office purposes; General layout, e.g. modular co-ordination or staggered storeys
    • E04H1/12Small buildings or other erections for limited occupation, erected in the open air or arranged in buildings, e.g. kiosks, waiting shelters for bus stops or for filling stations, roofs for railway platforms, watchmen's huts or dressing cubicles
    • E04H1/1205Small buildings erected in the open air

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

本発明は半導体素子の微細パターンの形成方法に関し、より詳しくは露光装備の解像限界を超えて微細フォトレジストパターンを形成することができる半導体素子の微細パターンの形成方法に関するものである。
一般に、露光装備の解像限界を超えてコンタクトホールを形成するためには、コンタクトホールのパターン形成のあとフォトレジストのガラス転移温度以上に加熱し、パターンにフローが生じるようにすることにより本来より小さい大きさのコンタクトホールを形成することになる。
ところが、この方法を用いる場合、ウェハの中央部分のコンタクトホールの大きさが他の部分に比べ、相対的に小さくなる場合が発生することになる。このように中央部分のコンタクトホールの大きさが他の部分より小さくなれば、結局素子の収率が低くなり生産費用が増加することになるという問題点がある。
本発明は、前記のような従来の半導体素子の製造方法上の問題点を解決するため案出されたものであり、露光装備の解像限界以下の微細パターンを形成するためにパターンをフローさせるとき、ベーク工程の以前にDUV(Deep Ultraviolet)で露光する段階をさらに実施することにより、ウェハの中央部分のパターンの大きさが他の部分に比べ、小さくなる現象を防ぐことができる方法を提供することにその目的がある。
本発明は、
1)半導体基板に形成された被食刻層の上部に、化学増幅型フォトレジスト膜を形成したあとフォトリソグラフィ工程により第1フォトレジストパターンを形成する段階と、
2)前記第1フォトレジストパターンを露光マスクが取り除かれた状態で全面露光を行ってからベークする段階と、
3)前記第1フォトレジストパターンにレジストフロー工程を適用し、第2フォトレジストパターンを得る段階とを含む半導体素子の微細パターンの形成方法を提供する。
前記で、段階(2)の露光源としては400nm以下の波長を有する全ての光源、具体的にはArF(193nm)、KrF(248nm)、EUV(Extreme Ultra Violet)、VUV(Vacuum Ultra Violet、157nm)、E−ビーム、X−線またはイオンビームなどの光源が用いられることができ、1〜100mJ/cmの露光エネルギーで行われるのが好ましい。この中で、露光源としてはArF、KrFまたはVUVを用いるのが好ましく、ArFを用いるのがさらに好ましい。さらに、1次ベークはフォトレジストのフローが生じないよう、フォトレジストのガラス転移温度未満で所定時間の間行う。
このとき、ベーク時間は露光によりカルボン酸末端を有することになったフォトレジストのフロー物性が良くなるほどの時間で適宜選択され得る。これは、フォトレジストのベーク温度により変化することがあり、例えば、ガラス転移温度が150℃のフォトレジストの場合、1次ベークは100〜149℃で30〜120秒、好ましくは120℃の温度で90秒間行う。このとき、通常の化学増幅型ArFフォトレジストの場合には酸脱離基を有しており、酸脱離によりカルボン酸末端を有することになる一般的な化学増幅型のフォトレジスト物質であれば何れも使用可能である。好ましくは、開環された無水マレイン酸(ROMA; Ring-Opened Maleic Anhydride)を含んでいる重合体を含むROMA型のフォトレジストを用いるか、メタクリレートまたはアクリレート系重合体を含むフォトレジストを用いることができ、これらと共に環状オレフィン(cycloolefin)と無水マレイン酸の共重合体(COMA)と前記重合体が混合された形態(hybrid type)のフォトレジストを用いることもできる。前記混合された形態の共重合体には環状オレフィン系の共重合体がさらに含まれていても構わない。本発明の好ましい実施例では、ROMA型のArFフォトレジストであるA52T3フォトレジスト(錦湖石油化学社製)を用いた。
前記のようにDUV光源で第1フォトレジストパターンを再露光したあと加熱することになれば、フォトレジストパターン内の化学増幅型のポジティブフォトレジスト樹脂に含まれている酸に敏感な保護基が脱離し、樹脂内にカルボン酸の成分が非常に多くなることにより、フォトレジストが疎水性から親水性に変化することになる。このように、カルボン酸の量が増加することになればフロー物性が良好になりウェハ全体に亘ってパターンの幅が均一に縮小し、このとき、パターンの均一度の向上はコンタクトホールのパターン形成時にさらに著しくなる。
段階(3)において、レジストフロー工程はフォトレジストのガラス転移温度以上の温度で行われる。例えば、前記化学増幅型ArFフォトレジストのガラス転移温度が150℃の場合、150〜170℃、好ましくは154℃の温度で30〜120秒、好ましくは60秒間行われる。30秒以下で行う場合にはフロー量が小さいので大きさが縮小する程度が十分でなく、120秒以上行う場合には時間が長すぎて生産性が落ちる。
本発明の方法を利用すればフォトレジスト膜の物性を改善させ、フロー工程時ウェハ上の位置に関係なくパターンがフローされる程度を一定に維持させることができるので半導体素子の収率を向上させることができる。
以下、実施例により本発明を詳しく説明する。但し、下記の実施例は本発明を例示するためのものだけであり、本発明の内容が下記の実施例により限定されるものではない。
<参考例>第1コンタクトホールのパターン形成
図1aに示すように、半導体基板110の上部に、ArFフォトレジストのA52T3フォトレジスト(錦湖石油化学社製、ガラス転移温度:141℃)を250nmの厚さにコーティングしたあと、110℃で90秒間ソフトベークを行った。ソフトベークのあと、ArF露光装備であるXT:1400E(ASML社製)を用いて露光したあと、再度110℃で90秒間ポストベークを行った。ポストベークのあと、2.35%TMAH(Tetramethyl Ammonium Hydroxide)現像液で現像して第1コンタクトホールパターン120を得た。得られたコンタクトホールの大きさをウェハの左側部分から右側部分に移動しながら9ポイントを測定した結果、コンタクトホールは100〜105nm範囲の大きさを見せた(図3の●)。
<実施例>再露光の後、第2コンタクトホールのパターン形成
図2a,図2bに示すように、前記参考例から得られた第1コンタクトホールのパターン220を、ArF露光装備を用いて別途の露光マスクなく全領域を再露光したあと、120℃で90秒間ベークした。前記ウェハを再び154℃で60秒間ベークしてコンタクトホールのパターンをフローさせることにより、第2コンタクトホールのパターン220’を得た。得られたコンタクトホールの大きさをウェハの左側部分から右側部分に移動しながら9ポイントを測定した結果、第2コンタクトホールの大きさは64〜68nm範囲であった(図3の■)。即ち、前記参考例の第1コンタクトホールに比べ、平均的に約40nm程の小さいコンタクトホールのパターンを得ており、このとき、ウェハ上の位置に関係なく均一な大きさを表わした。
<比較例>再露光なく第2’コンタクトホールのパターン形成
図1bに示すように、前記参考例から得られた第1コンタクトホールのパターン120を別途の再露光工程なく154℃で60秒間ベークし、コンタクトホールのパターンをフローさせることにより第2’コンタクトホールのパターン120’を得た。得られたコンタクトホールの大きさをウェハの左側部分から右側部分に移動しながら9ポイントを測定した結果、第2’コンタクトホールの大きさは49〜61nm範囲であった(図3の▲)。しかし、前記実施例の場合とは異なり、ウェハの中央部位の場合、コンタクトホールの大きさが49nmに表われ、他の8箇所の部位より約10nm以上小さく形成されることを確認した。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例示を目的として開示したものであり、当業者であれば本発明に係る技術思想の範囲内で多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
レジストフロー工程を行う前の第1フォトレジストパターンのコンタクトホールの大きさを示す断面図である。 第1フォトレジストパターンの再露光なくレジストフロー工程を行った後のコンタクトホールの大きさの変化を示す断面図である。 レジストフロー工程を行う前の第1フォトレジストパターンのコンタクトホールの大きさを示す断面図である。 第1フォトレジストパターンの再露光後、レジストフロー工程を行った後のコンタクトホールの大きさの変化を示す断面図である。 レジストパターンフロー前後のコンタクトホールの大きさの変化を見せているグラフである。
符号の説明
110、210 半導体基板
120、220 第1フォトレジストパターン
120’、220’ 第2フォトレジストパターン

Claims (3)

  1. 1)半導体基板に形成された被食刻層の上部に、化学増幅型フォトレジスト膜を形成したあとフォトリソグラフィ工程により第1フォトレジストパターンを形成する段階と、
    2)前記第1フォトレジストパターンを露光マスクが取り除かれた状態で全面露光を行ってからベークする段階と、
    3)前記第1フォトレジストパターンにレジストフロー工程を適用し、第2フォトレジストパターンを得る段階と
    を含み、
    段階(2)のベークは、フォトレジストのガラス転移温度未満で行うことを特徴とする半導体素子の微細パターンの形成方法。
  2. 段階(2)の露光源は、KrF、ArF及びVUVからなる群から選択されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
  3. 段階(3)のレジストフロー工程は、フォトレジストのガラス転移温度以上で行うことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
JP2006349356A 2006-01-13 2006-12-26 半導体素子の微細パターンの形成方法 Expired - Fee Related JP5105862B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2006-0003919 2006-01-13
KR1020060003919A KR100944336B1 (ko) 2006-01-13 2006-01-13 반도체 소자의 미세패턴 형성 방법

Publications (2)

Publication Number Publication Date
JP2007201446A JP2007201446A (ja) 2007-08-09
JP5105862B2 true JP5105862B2 (ja) 2012-12-26

Family

ID=38262317

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006349356A Expired - Fee Related JP5105862B2 (ja) 2006-01-13 2006-12-26 半導体素子の微細パターンの形成方法

Country Status (3)

Country Link
US (1) US7629595B2 (ja)
JP (1) JP5105862B2 (ja)
KR (1) KR100944336B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102262356B (zh) * 2010-05-27 2013-01-02 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法
KR101902402B1 (ko) 2012-04-05 2018-09-28 삼성전자 주식회사 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06214402A (ja) * 1992-10-30 1994-08-05 Matsushita Electric Ind Co Ltd 微細パターン形成方法
JP3077648B2 (ja) * 1997-11-06 2000-08-14 日本電気株式会社 化学増幅系レジストのパターン形成方法
JPH11242336A (ja) * 1998-02-25 1999-09-07 Sharp Corp フォトレジストパターンの形成方法
JP3711198B2 (ja) * 1998-04-23 2005-10-26 東京応化工業株式会社 レジストパターンの形成方法
KR100292406B1 (ko) * 1998-06-11 2001-07-12 윤종용 감광성중합체,용해억제제및이들을포함하는화학증폭형포토레지스트조성물
US6151430A (en) * 1998-07-08 2000-11-21 Gore Enterprise Holdings, Inc. Photonic device having an integal guide and method of manufacturing
JP2000208408A (ja) * 1999-01-19 2000-07-28 Nec Corp 化学増幅系レジストのパタ―ン形成方法
KR100421034B1 (ko) * 1999-04-21 2004-03-04 삼성전자주식회사 레지스트 조성물과 이를 이용한 미세패턴 형성방법
KR100557585B1 (ko) * 1999-10-29 2006-03-03 주식회사 하이닉스반도체 레지스트 플로우 공정용 포토레지스트 조성물 및 이를 이용한 컨택홀의 형성방법
KR100533362B1 (ko) * 2000-04-19 2005-12-06 주식회사 하이닉스반도체 레지스트 플로우 공정용 포토레지스트 조성물 및 이를이용한 콘택홀의 형성방법
KR100557615B1 (ko) * 2000-10-23 2006-03-10 주식회사 하이닉스반도체 레지스트 플로우 공정용 포토레지스트 조성물
JP4057807B2 (ja) * 2001-12-03 2008-03-05 東京応化工業株式会社 微細レジストパターン形成方法
KR100576469B1 (ko) * 2001-12-19 2006-05-08 주식회사 하이닉스반도체 열판 오븐 및 이를 이용한 패턴 형성방법
KR20040001845A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 패턴 형성방법
US6645851B1 (en) * 2002-09-17 2003-11-11 Taiwan Semiconductor Manufacturing Company Method of forming planarized coatings on contact hole patterns of various duty ratios
JP2004325724A (ja) * 2003-04-24 2004-11-18 Matsushita Electric Ind Co Ltd レジストパターン形成方法
KR20050002368A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 콘택 홀 패턴 형성 방법
KR100520240B1 (ko) * 2004-01-08 2005-10-11 삼성전자주식회사 포토레지스트 패턴 및 그의 형성방법
KR100694398B1 (ko) * 2005-04-27 2007-03-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
JP2007201446A (ja) 2007-08-09
US20070164235A1 (en) 2007-07-19
KR20070075536A (ko) 2007-07-24
US7629595B2 (en) 2009-12-08
KR100944336B1 (ko) 2010-03-02

Similar Documents

Publication Publication Date Title
TWI309756B (en) Water-soluble resin composition, pattern forming method and resist pattern inspection method
US7527918B2 (en) Pattern forming method and method for manufacturing a semiconductor device
US20140186773A1 (en) Coating material and method for photolithography
JP2013210411A (ja) レジストの現像方法、レジストパターンの形成方法およびモールドの製造方法並びにそれらに使用される現像液
US7662542B2 (en) Pattern forming method and semiconductor device manufacturing method
US20070065756A1 (en) High sensitivity electron beam resist processing
KR20110112727A (ko) 더블 패터닝을 이용한 반도체소자의 패턴형성방법
JP5105862B2 (ja) 半導体素子の微細パターンの形成方法
KR101698661B1 (ko) 감광성 재료의 제조 및 이용 방법
JP2009139695A (ja) 半導体装置の製造方法
US7816070B2 (en) Substrate used for immersion lithography process, method of manufacturing substrate used for immersion lithography process, and immersion lithography
US8137895B2 (en) Structure and method for improving photoresist pattern adhesion
JP2001318472A5 (ja)
JP2013057877A (ja) パターン形成方法
JP6996333B2 (ja) ブランクス基材、インプリントモールド、インプリントモールドの製造方法及びインプリント方法
CN108073032B (zh) 相位移光掩模的形成方法
TW201518857A (zh) 光罩基底及轉印用光罩
KR20010037049A (ko) 실리레이션을 이용한 리소그라피 방법
JP2011171497A (ja) マスクの製造方法
JPS63311350A (ja) 感光性組成物
KR100596276B1 (ko) 감광막 패턴 형성 방법
KR20100013975A (ko) 반사형 마스크, 그 제조방법 및 그를 이용한 반도체 소자의패턴 형성방법
JP2699971B2 (ja) パターン形成方法
KR101051162B1 (ko) 나노 임프린트용 장치 및 이를 이용한 반도체 소자의 형성방법
KR20050011489A (ko) 반도체소자의 포토레지스트 패턴 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121002

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees