JP5098636B2 - Semiconductor module - Google Patents

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Description

本発明は、一つの基板に複数の方形状の半導体素子を搭載してなる半導体モジュールに関する。   The present invention relates to a semiconductor module in which a plurality of rectangular semiconductor elements are mounted on one substrate.

従来より、図１３に示すごとく、一つの基板２に複数の方形状の半導体素子３を搭載してなる半導体モジュール９がある。かかる半導体モジュール９は、例えばケース等の被固定体４に対して、上記基板２の一部においてボルト９１２を用いて固定される。このとき、図１４に示すごとく、基板２に反りが生じた場合や、被固定体４の表面の平面度が低い場合などには、被固定体４に基板２を固定する際に基板２に曲げ応力がかかることとなり、基板２と半導体素子３との接合部に応力がかかることとなる。   Conventionally, as shown in FIG. 13, there is a semiconductor module 9 in which a plurality of rectangular semiconductor elements 3 are mounted on one substrate 2. The semiconductor module 9 is fixed to a fixed body 4 such as a case by using a bolt 912 at a part of the substrate 2. At this time, as shown in FIG. 14, when the substrate 2 is warped or when the flatness of the surface of the fixed body 4 is low, the substrate 2 is fixed to the fixed body 4 when the substrate 2 is fixed. Bending stress is applied, and stress is applied to the joint between the substrate 2 and the semiconductor element 3.

特に、基板２の搭載面に、半導体素子３を覆うモールド樹脂を形成した場合には、モールド成形時に、樹脂の収縮により基板２が、上記被固定体４側に凸となるように反りを生ずるおそれがあり、上記の問題が生じやすい。
このような基板の反りの問題に対して、基板を複数に分割して、分割された個々の基板における反り量を低減する技術が開示されている（特許文献１）。 In particular, when a mold resin that covers the semiconductor element 3 is formed on the mounting surface of the substrate 2, the substrate 2 is warped so that the substrate 2 protrudes toward the fixed body 4 due to the shrinkage of the resin during molding. There is a risk, and the above problems are likely to occur.
In order to solve the problem of warpage of the substrate, a technique is disclosed in which the substrate is divided into a plurality of parts and the amount of warpage in each divided substrate is reduced (Patent Document 1).

特開平１０−９３０１６号公報Japanese Patent Laid-Open No. 10-93016

しかしながら、基板を複数に分割する構成は複雑であり、製造コストが高くなる等の問題がある。また、上記特許文献１の図２に示すごとく、分割後の各基板の４つ角において被固定体に基板を固定すると、各基板毎に生じた反りや被固定体の表面状態によっては、結局、半導体素子と基板との接合部に応力が生じるおそれがある。   However, the structure of dividing the substrate into a plurality of parts is complicated, and there are problems such as an increase in manufacturing cost. Further, as shown in FIG. 2 of the above-mentioned Patent Document 1, when the substrate is fixed to the fixed body at the four corners of each divided substrate, depending on the warp generated for each substrate and the surface state of the fixed body, eventually There is a risk that stress is generated at the joint between the semiconductor element and the substrate.

そこで、本願発明者らは、半導体素子３と基板２との接合部の剥離について検討した結果、半導体素子３の角部３２において剥離が生じやすいことを見出した。これは、以下の理由によるものと考えられる。
すなわち、被固定体４に基板２を固定したとき、基板２と半導体素子３との接合部には、固定部９１から最も近い部分に最も大きな応力がかかることとなる。そして、その部分は、図１３に示すごとく、半導体素子３の角部３２であり、最も強度が低くなる部分でもある。すなわち、半導体素子３と基板２との接合部のうち最も強度の低い部分に、最も大きな応力がかかるような配置となっている。
その結果、固定部９１に最も近い部分である半導体素子３の角部３２において、剥離等の不具合が発生することとなる。 Accordingly, the inventors of the present application have examined the separation of the joint portion between the semiconductor element 3 and the substrate 2 and found that the corner portion 32 of the semiconductor element 3 is likely to be separated. This is considered to be due to the following reasons.
That is, when the substrate 2 is fixed to the fixed body 4, the largest stress is applied to the joint portion between the substrate 2 and the semiconductor element 3 at the portion closest to the fixing portion 91. And the part is the corner | angular part 32 of the semiconductor element 3 as shown in FIG. 13, and is also a part where intensity | strength becomes the lowest. That is, the arrangement is such that the greatest stress is applied to the lowest strength portion of the joint between the semiconductor element 3 and the substrate 2.
As a result, a defect such as peeling occurs at the corner 32 of the semiconductor element 3 that is the portion closest to the fixing portion 91.

本発明は、かかる従来の問題点に鑑みてなされたもので、基板からの半導体素子の剥離を抑制することができる半導体モジュールを提供しようとするものである。   The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a semiconductor module capable of suppressing the peeling of the semiconductor element from the substrate.

本発明は、一つの基板に複数の方形状の半導体素子を搭載してなると共に上記基板を被固定体に固定するための固定部を有する半導体モジュールであって、
上記複数の半導体素子のそれぞれは、各半導体素子に最も近い上記固定部に対して一つの辺を対向させて配置しており、
上記固定部に対して対向配置させた上記半導体素子の辺は、上記固定部を中心とした円周の接線上に配置されており、
上記半導体素子は、導体板を介して上記基板に接合されていると共に、上記基板と電気的に導通した状態で接合されていることを特徴とする半導体モジュールにある（請求項１）。 The present invention is a semiconductor module comprising a plurality of rectangular semiconductor elements mounted on a single substrate and having a fixing portion for fixing the substrate to a fixed body ,
Each of the plurality of semiconductor elements is arranged with one side facing the fixed portion closest to each semiconductor element,
The sides of the semiconductor element arranged to face the fixed part are arranged on a tangent line around the fixed part,
The semiconductor element is bonded to the substrate via a conductor plate, and is bonded to the substrate in an electrically conductive state (claim 1).

次に、本発明の作用効果につき説明する。
上記半導体モジュールにおいては、上記固定部に最も近い位置に配された半導体素子が、一つの辺を上記固定部に対向させて配置している。そのため、上述のごとく、最も応力のかかりやすい位置である「固定部に最も近い位置」には、半導体素子の角部ではなくて一つの辺が配置することとなる。その結果、上記固定部における固定によって生じる応力に起因して半導体素子が基板から剥離することを効果的に抑制することができる。
また、本発明の構成は、半導体素子の配置の向きを工夫したものであり、特別な加工等を施す必要がない。それ故、製造容易であると共に、製造コストが高くなる等のおそれもない。 Next, the effects of the present invention will be described.
In the semiconductor module, the semiconductor element arranged at a position closest to the fixed portion is arranged with one side facing the fixed portion. Therefore, as described above, one side, not the corner of the semiconductor element, is arranged at the “position closest to the fixed portion”, which is the position where stress is most easily applied. As a result, it is possible to effectively suppress the semiconductor element from being peeled from the substrate due to the stress generated by the fixing in the fixing portion.
Further, the configuration of the present invention is a device in which the orientation of the semiconductor element is devised, and it is not necessary to perform special processing or the like. Therefore, it is easy to manufacture and there is no fear of increasing the manufacturing cost.

以上のごとく、本発明によれば、基板からの半導体素子の剥離を抑制することができる半導体モジュールを提供することができる。   As described above, according to the present invention, it is possible to provide a semiconductor module capable of suppressing the peeling of the semiconductor element from the substrate.

本発明（請求項１）において、上記複数の半導体素子までの上記固定部からの距離が同等である場合には、すべての半導体素子がそれぞれの一つの辺を上記固定部に対向させて配置している。
上記被固定体としては、例えば、上記半導体モジュールを搭載するケース等がある。
また、基板の搭載面に、半導体素子を覆うモールド樹脂を形成することもできる。この場合には、モールド成形時に、樹脂の収縮により基板が、上記被固定体側に凸となるように反りを生ずるおそれがある。かかる場合に、本発明を適用することにより、効果的に基板からの半導体素子の剥離を抑制することができる。
また、上記半導体素子としては、例えば、ダイオード、ＩＧＢＴ、ＭＯＳＦＥＴ等を用いることができる。 In the present invention (Claim 1), when the distance from the fixed portion to the plurality of semiconductor elements is equal, all the semiconductor elements are arranged with one side facing the fixed portion. ing.
As said fixed body, there exists a case etc. which mount the said semiconductor module, for example.
A mold resin that covers the semiconductor element can also be formed on the mounting surface of the substrate. In this case, at the time of molding, the substrate may be warped so as to be convex toward the fixed body due to the shrinkage of the resin. In such a case, by applying the present invention, it is possible to effectively suppress peeling of the semiconductor element from the substrate.
As the semiconductor element, for example, a diode, IGBT, MOSFET, or the like can be used.

また、上記複数の半導体素子のそれぞれは、各半導体素子に最も近い上記固定部に対して、一つの辺を対向配置している。
これにより、上記複数の半導体素子のそれぞれについて、より効果的に剥離の発生を抑制することができる。 Also, each of the plurality of semiconductor elements, to the nearest the fixed part to the semiconductor elements, that are disposed opposite the one side.
Thereby , about each of the said several semiconductor element, generation | occurrence | production of peeling can be suppressed more effectively.

また、上記固定部に対して対向配置させた上記半導体素子の辺は、上記固定部を中心とした円周の接線上に配置されている。
これにより、より一層効果的に、半導体素子の剥離の発生を抑制することができる。 Also, the sides of the semiconductor elements were arranged opposite with respect to the fixed part, that is arranged on a tangent of the circumference around the said fixed part.
Thereby , generation | occurrence | production of peeling of a semiconductor element can be suppressed much more effectively.

また、上記半導体素子は、導体板を介して上記基板に接合されている。
これにより、基板と導体板との間、及び導体板と半導体素子との間の双方に、接合面が形成されることとなる。そのため、かかる構成の半導体モジュールに本発明を適用することにより、これら複数の接合面における剥離を効果的に抑制することができる。 Further, the semiconductor element, that is joined to the substrate through the conductive plate.
As a result , joint surfaces are formed both between the substrate and the conductor plate and between the conductor plate and the semiconductor element. Therefore, by applying the present invention to the semiconductor module having such a configuration, it is possible to effectively suppress peeling at the plurality of joint surfaces.

また、上記半導体素子は、上記基板と電気的に導通した状態で接合されている。
これにより、上記基板を上記半導体素子の一つの電極に接続することとなり、半導体モジュールの小型化を容易にすることができる。 Further, the semiconductor element, that is joined in a state of being electrically connected to the above substrate.
Thereby , the said board | substrate is connected to one electrode of the said semiconductor element, and size reduction of a semiconductor module can be made easy.

また、上記基板は、上記固定部と上記半導体素子との間を通る溝部を、上記被固定体への取付面側に形成してなることが好ましい（請求項２）。
この場合には、上記基板に反りが生じていたり上記被固定体の表面の平面度が低かったりしても、上記基板を上記被固定体へ取り付ける際に、基板が上記溝部において屈曲することにより、基板が被固定体に追従する。そして、このとき、基板は上記溝部において屈曲し、半導体素子を搭載した部分においてはほとんど変形しない。すなわち、溝部において、応力を吸収することができる。そのため、半導体素子に応力が作用することを抑制することができ、その剥離の発生を抑制することができる。 Moreover, it is preferable that the board | substrate forms the groove part which passes between between the said fixing | fixed part and the said semiconductor element in the attachment surface side to the said to-be-fixed body (Claim 2 ).
In this case, even when the substrate is warped or the flatness of the surface of the fixed body is low, the substrate is bent at the groove when the substrate is attached to the fixed body. The substrate follows the fixed body. At this time, the substrate bends at the groove and hardly deforms at the portion where the semiconductor element is mounted. That is, stress can be absorbed in the groove. Therefore, it can suppress that a stress acts on a semiconductor element, and can suppress the generation | occurrence | production of the peeling.

また、上記溝部は、上記固定部を中心とした円周状に形成されていることが好ましい（請求項３）。
この場合には、上記溝部において、固定部からの応力を効果的に緩和することができる。すなわち、基板に生じる応力は固定部を中心に同心円状に広がるため、固定部を中心とした円周状に溝部を形成することにより、効果的に応力を緩和することができる。 Moreover, it is preferable that the said groove part is formed in the periphery shape centering on the said fixing | fixed part (Claim 3 ).
In this case, the stress from the fixed part can be effectively relieved in the groove part. That is, since the stress generated in the substrate spreads concentrically around the fixed portion, the stress can be effectively relieved by forming the groove portion in a circumferential shape centering on the fixed portion.

また、上記溝部は、直線状に形成されていてもよい（請求項４）。
この場合には、上記溝部を容易に形成することができる。 Further, the groove may be formed in a linear shape (claim 4).
In this case, the groove can be easily formed.

（参考例１）
本発明の実施例に係る半導体モジュールにつき、図１〜図３を用いて説明する。
本例の半導体モジュール１は、図１に示すごとく、一つの基板２に複数の方形状の半導体素子３を搭載してなる。
上記複数の半導体素子３のうち、少なくとも、基板２を被固定体４に固定するための固定部１１に最も近い位置に配された半導体素子３は、一つの辺３１を固定部１１に対向させて配置している。
また、上記複数の半導体素子３のそれぞれは、各半導体素子３に最も近い固定部１１に対して、一つの辺３１を対向配置している。 ( Reference Example 1 )
A semiconductor module according to an embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 1, the semiconductor module 1 of this example is formed by mounting a plurality of rectangular semiconductor elements 3 on a single substrate 2.
Among the plurality of semiconductor elements 3, at least the semiconductor element 3 disposed at a position closest to the fixing part 11 for fixing the substrate 2 to the fixed body 4 has one side 31 opposed to the fixing part 11. Arranged.
Each of the plurality of semiconductor elements 3 has one side 31 opposed to the fixed portion 11 closest to each semiconductor element 3.

本例においては、一つの基板２に４個の半導体素子３を搭載してなる。基板２は略長方形状を有すると共にその角部に面取り部２１を設けてなる。そして、基板２の長手方向の両端部からそれぞれ若干内側に入った位置における短手方向の中央において、固定部１１を配置している。   In this example, four semiconductor elements 3 are mounted on one substrate 2. The substrate 2 has a substantially rectangular shape and is provided with chamfered portions 21 at corners thereof. And the fixing | fixed part 11 is arrange | positioned in the center of the transversal direction in the position where it entered inward slightly from the both ends of the longitudinal direction of the board | substrate 2, respectively.

そして、上記４個の半導体素子３は、いずれかの固定部１１からの距離が同等であり、４個すべての半導体素子３が、それぞれの一つの辺３１を固定部１１に対向させて配置している。
また、図３に示すごとく、固定部１１に対して対向配置させた半導体素子３の辺３１は、固定部１１を中心とした円周１１１の接線上に配置されていることが好ましい。ここで、より好ましくは、固定部１１の中心を、円周１１１の中心とする。 The four semiconductor elements 3 have the same distance from any one of the fixed portions 11, and all four semiconductor elements 3 are arranged with their one side 31 facing the fixed portion 11. ing.
In addition, as shown in FIG. 3, the side 31 of the semiconductor element 3 disposed to face the fixed portion 11 is preferably disposed on the tangent line of the circumference 111 with the fixed portion 11 as the center. Here, more preferably, the center of the fixed portion 11 is the center of the circumference 111.

本例の半導体モジュール１における基板２は、銅、アルミニウム等の金属板からなる。そして、図２に示すごとく、固定部１１は、基板２に設けた貫通孔２２にボルト１１２を挿通すると共に、このボルト１１２を被固定体４に螺合することによって構成される。被固定体４は、半導体モジュール１を搭載するケースの一部であり、アルミニウム等の金属からなる。
なお、本例における半導体素子３はダイオードである。 The substrate 2 in the semiconductor module 1 of this example is made of a metal plate such as copper or aluminum. As shown in FIG. 2, the fixing portion 11 is configured by inserting a bolt 112 through a through hole 22 provided in the substrate 2 and screwing the bolt 112 to the fixed body 4. The to-be-fixed body 4 is a part of case where the semiconductor module 1 is mounted, and consists of metals, such as aluminum.
The semiconductor element 3 in this example is a diode.

次に、本例の作用効果につき説明する。
上記半導体モジュール１においては、半導体素子３が、一つの辺３１を固定部１１に対向させて配置している。そのため、上述のごとく、最も応力のかかりやすい位置である固定部１１に最も近い位置には、半導体素子３の角部３２ではなくて一つの辺３１が配置することとなる。その結果、固定部１１における固定によって生じる応力に起因して半導体素子３が基板２から剥離することを効果的に抑制することができる。
また、本発明の構成は、半導体素子３の配置の向きを工夫したものであり、特別な加工等を施す必要がない。それ故、製造容易であると共に、製造コストが高くなる等のおそれもない。 Next, the function and effect of this example will be described.
In the semiconductor module 1, the semiconductor element 3 is arranged with one side 31 facing the fixed portion 11. Therefore, as described above, one side 31 is arranged instead of the corner portion 32 of the semiconductor element 3 at the position closest to the fixed portion 11 that is the position where stress is most easily applied. As a result, it is possible to effectively suppress the semiconductor element 3 from being peeled from the substrate 2 due to the stress generated by the fixing in the fixing portion 11.
Further, the configuration of the present invention is a device in which the orientation of the semiconductor element 3 is devised, and it is not necessary to perform special processing or the like. Therefore, it is easy to manufacture and there is no fear of increasing the manufacturing cost.

特に、固定部１１に対して対向配置させた半導体素子３の辺３１を、固定部１１を中心とした円周１１１の接線上に配置することにより、一層効果的に、半導体素子３の剥離の発生を抑制することができる。   In particular, by arranging the side 31 of the semiconductor element 3 arranged to face the fixed portion 11 on the tangent line of the circumference 111 with the fixed portion 11 as the center, the semiconductor element 3 can be peeled off more effectively. Occurrence can be suppressed.

以上のごとく、本例によれば、基板からの半導体素子の剥離を抑制することができる半導体モジュールを提供することができる。 As described above, according to this example , it is possible to provide a semiconductor module that can suppress the peeling of the semiconductor element from the substrate.

（参考例２）
本例は、図４に示すごとく、固定部１１を基板２の四隅付近に配置した例である。
この場合にも、各半導体素子３の一つの辺３１を、その半導体素子３に最も近い固定部１１に対向させている。その他は、参考例１と同様である。
本例の場合にも、基板からの半導体素子の剥離を抑制することができる半導体モジュールを提供することができる。その他、参考例１と同様の作用効果を有する。 ( Reference Example 2 )
In this example, as shown in FIG. 4, the fixing portions 11 are arranged near the four corners of the substrate 2.
Also in this case, one side 31 of each semiconductor element 3 is opposed to the fixed portion 11 closest to the semiconductor element 3. Others are the same as in Reference Example 1 .
Also in the case of this example, the semiconductor module which can suppress peeling of the semiconductor element from a board | substrate can be provided. In addition, the same effects as those of Reference Example 1 are obtained.

（参考例３）
本例は、図５、図６に示すごとく、半導体素子３と基板２との間に、絶縁層５が介在している半導体モジュール１の例である。
そして、絶縁層５は、固定部１１に対向する対向辺５１を有する。好ましくは、対向辺５１は、固定部１１を中心とした円周の接線上に配置されている。
また、上記対向辺５１は、この対向辺５１が対向する固定部１１に対向する半導体素子３の辺３１と平行に配される。
絶縁層５は、例えば樹脂、セラミック等からなる。
また、半導体素子３は、絶縁層５に直接接合されている。
その他は、参考例２と同様である。 ( Reference Example 3 )
This example is an example of the semiconductor module 1 in which the insulating layer 5 is interposed between the semiconductor element 3 and the substrate 2 as shown in FIGS.
The insulating layer 5 has an opposite side 51 that faces the fixed portion 11. Preferably, the opposing side 51 is arranged on a tangent line of the circumference centering on the fixed portion 11.
Further, the facing side 51 is arranged in parallel with the side 31 of the semiconductor element 3 facing the fixed portion 11 facing the facing side 51.
The insulating layer 5 is made of, for example, resin or ceramic.
The semiconductor element 3 is directly bonded to the insulating layer 5.
Others are the same as in Reference Example 2 .

本例の場合には、半導体素子３に、基板２からの応力が絶縁層５を介して伝わることとなるが、参考例２と同様の構成を適用することにより、その応力による半導体素子３の剥離を抑制することができる。 In the case of this example, the stress from the substrate 2 is transmitted to the semiconductor element 3 through the insulating layer 5, but by applying the same configuration as in Reference Example 2 , the stress of the semiconductor element 3 due to the stress is applied. Peeling can be suppressed.

また、絶縁層５は、固定部１１に対向する対向辺５１を有することにより、基板２と絶縁層５との間の剥離の発生を抑制することができる。
また、対向辺５１を、固定部１１を中心とした円周の接線上に配置することにより、一層効果的に、絶縁層５の剥離の発生を抑制することができる。
その他、参考例１と同様の作用効果を有する。 Further, since the insulating layer 5 has the opposite side 51 that faces the fixed portion 11, the occurrence of peeling between the substrate 2 and the insulating layer 5 can be suppressed.
In addition, by disposing the opposing side 51 on the tangent line of the circumference centering on the fixed portion 11, it is possible to more effectively suppress the peeling of the insulating layer 5.
In addition, the same effects as those of Reference Example 1 are obtained.

（参考例４）
本例は、図７〜図１０に示すごとく、基板２における被固定体４への取付面２４側に、固定部１１と半導体素子３との間を通る溝部２３を形成してなる半導体モジュール１の例である。
溝部２３の形成の仕方は、取付面２４側において、固定部１１と半導体素子３との間を通る状態であればよく、例えば、図７、図９、図１０にそれぞれ示すような形成状態が考えられる。 ( Reference Example 4 )
In this example, as shown in FIGS. 7 to 10, the semiconductor module 1 is formed by forming a groove portion 23 passing between the fixing portion 11 and the semiconductor element 3 on the mounting surface 24 side of the substrate 2 to the fixed body 4. It is an example.
The groove portion 23 may be formed as long as it passes between the fixing portion 11 and the semiconductor element 3 on the mounting surface 24 side. For example, the formation states as shown in FIGS. Conceivable.

図７に示す半導体モジュール１においては、溝部２３を、複数の直線部分を組み合わせたような状態で、固定部１１と半導体素子３との間に形成している。
また、図９に示す半導体モジュール１においては、溝部２３を、固定部１１を中心とした円周状に形成している。
また、図１０に示す半導体モジュール１においては、溝部２３を直線状に形成している。
その他は、参考例１と同様である。 In the semiconductor module 1 shown in FIG. 7, the groove portion 23 is formed between the fixed portion 11 and the semiconductor element 3 in a state where a plurality of linear portions are combined.
Further, in the semiconductor module 1 shown in FIG. 9, the groove portion 23 is formed in a circumferential shape with the fixed portion 11 as the center.
Moreover, in the semiconductor module 1 shown in FIG. 10, the groove part 23 is formed in linear form.
Others are the same as in Reference Example 1 .

本例の場合には、基板２に反りが生じていたり被固定体４の表面の平面度が低かったりしても、基板２を被固定体４へ取り付ける際に、基板２が溝部２３において屈曲することにより、基板２が被固定体４に追従する。そして、このとき、基板２は溝部２３において屈曲し、半導体素子３を搭載した部分においてはほとんど変形しない。すなわち、溝部２３において、応力を吸収することができる。そのため、半導体素子３に応力が作用することを抑制することができ、その剥離の発生を抑制することができる。   In the case of this example, even when the substrate 2 is warped or the flatness of the surface of the fixed body 4 is low, the substrate 2 is bent at the groove 23 when the substrate 2 is attached to the fixed body 4. As a result, the substrate 2 follows the fixed body 4. At this time, the substrate 2 is bent at the groove 23 and hardly deforms at the portion where the semiconductor element 3 is mounted. That is, stress can be absorbed in the groove 23. Therefore, it can suppress that a stress acts on the semiconductor element 3, and can suppress the generation | occurrence | production of the peeling.

また、図９に示すごとく、溝部２３が、固定部１１を中心とした円周状に形成されている場合には、溝部２３において、固定部１１からの応力を効果的に緩和することができる。すなわち、基板２に生じる応力は固定部１１を中心に同心円状に広がるため、固定部１１を中心とした円周状に溝部２３を形成することにより、効果的に応力を緩和することができる。   Further, as shown in FIG. 9, when the groove 23 is formed in a circumferential shape with the fixed portion 11 as the center, the stress from the fixed portion 11 can be effectively relieved in the groove 23. . That is, since the stress generated in the substrate 2 spreads concentrically around the fixing portion 11, the stress can be effectively relieved by forming the groove portion 23 in a circumferential shape around the fixing portion 11.

また、図１０に示すごとく、溝部２３が直線状に形成されている場合には、溝部２３を容易に形成することができる。そのため、安価な半導体モジュール１を得ることができる。
その他、参考例１と同様の作用効果を有する。 Moreover, as shown in FIG. 10, when the groove part 23 is formed linearly, the groove part 23 can be formed easily. Therefore, an inexpensive semiconductor module 1 can be obtained.
In addition, the same effects as those of Reference Example 1 are obtained.

（実施例１）
本例は、図１１に示すごとく、半導体素子３が、導体板１２を介して基板２に接合されている半導体モジュール１の例である。
本例の構成は、基板２と半導体素子３との間の熱膨張係数差による応力を抑制すべく、導体板１２を、基板２と半導体素子３との間に介在させるものである。例えば、半導体素子３がシリコン（Ｓｉ）からなり、基板２が銅（Ｃｕ）からなる場合に、アルミニウム（Ａｌ）からなる導体板１２を介在させる。また、導体板１２を銅（Ｃｕ）板として、その両面における界面にハンダを介在させることにより、応力緩和を行うこともできる。 ( Example 1 )
This example is an example of the semiconductor module 1 in which the semiconductor element 3 is bonded to the substrate 2 via the conductor plate 12 as shown in FIG.
In the configuration of this example, a conductor plate 12 is interposed between the substrate 2 and the semiconductor element 3 in order to suppress stress due to a difference in thermal expansion coefficient between the substrate 2 and the semiconductor element 3. For example, when the semiconductor element 3 is made of silicon (Si) and the substrate 2 is made of copper (Cu), a conductor plate 12 made of aluminum (Al) is interposed. Moreover, stress relaxation can also be performed by using the conductor plate 12 as a copper (Cu) plate and interposing solder at the interfaces on both sides thereof.

また、半導体素子３は、基板２と電気的に導通した状態で接合されている。すなわち、半導体素子３の一対の主面には、一対の電極が配置されており、その両主面にそれぞれ銅等からなる導体板１２、１３が接合されている。そして、一方の導体板１２は、半導体素子３とは反対側の面において基板２に接合されており、他方の導体板１３における半導体素子３とは反対側の面には、リードフレーム１４が接合されている。半導体素子３、導体板１２、１３、及びリードフレーム１４は、モールド樹脂１５によってモールドされており、リードフレーム１４に接続された外部端子１４９が、モールド樹脂１５から露出している。
また、基板２と導体板１２との間、導体板１２、１３と半導体素子２との間は、それぞれ、ハンダによって接続されている。 The semiconductor element 3 is bonded to the substrate 2 in a state of electrical conduction. That is, a pair of electrodes is disposed on a pair of main surfaces of the semiconductor element 3, and conductor plates 12 and 13 made of copper or the like are bonded to both the main surfaces. One conductor plate 12 is joined to the substrate 2 on the surface opposite to the semiconductor element 3, and the lead frame 14 is joined to the other conductor plate 13 on the surface opposite to the semiconductor element 3. Has been. The semiconductor element 3, the conductor plates 12 and 13, and the lead frame 14 are molded with a mold resin 15, and external terminals 149 connected to the lead frame 14 are exposed from the mold resin 15.
Further, the substrate 2 and the conductor plate 12 and the conductor plates 12 and 13 and the semiconductor element 2 are connected by solder.

かかる構成によって、半導体素子３の一方の電極は、基板２及び被固定体４を介して接地されている。また、半導体素子３の他方の電極は、外部端子１４９に電気的に接続されている。そして、基板２に搭載された複数の半導体素子３は、互いに電気的に並列に接続されることとなる。
その他は、参考例１と同様である。 With this configuration, one electrode of the semiconductor element 3 is grounded via the substrate 2 and the fixed body 4. The other electrode of the semiconductor element 3 is electrically connected to the external terminal 149. The plurality of semiconductor elements 3 mounted on the substrate 2 are electrically connected to each other in parallel.
Others are the same as in Reference Example 1 .

本例の場合には、基板２と導体板１２との間、導体板１２、１３と半導体素子２との間に、それぞれ接合面が形成されることとなる。そのため、かかる構成の半導体モジュール１に本発明を適用することにより、これら複数の接合面における剥離を効果的に抑制することができる。
その他、参考例１と同様の作用効果を有する。 In the case of this example, joint surfaces are formed between the substrate 2 and the conductor plate 12, and between the conductor plates 12 and 13 and the semiconductor element 2, respectively. Therefore, by applying the present invention to the semiconductor module 1 having such a configuration, it is possible to effectively suppress peeling at the plurality of joint surfaces.
In addition, the same effects as those of Reference Example 1 are obtained.

（参考例５）
本例は、図１２に示すごとく、半導体素子３が、リードフレーム１４１及び絶縁層５を介して基板２に接合されている半導体モジュール１の例である。
すなわち、本例の半導体モジュール１は、基板２の一方の面に絶縁層５を介してリードフレーム１４１の一部を配置し、該リードフレーム１４１上に複数の半導体素子３をハンダによって接合している。すなわち、半導体素子３の一方の面に配した電極を、リードフレーム１４１に電気的に接続する。 ( Reference Example 5 )
This example is an example of the semiconductor module 1 in which the semiconductor element 3 is bonded to the substrate 2 via the lead frame 141 and the insulating layer 5 as shown in FIG.
That is, in the semiconductor module 1 of this example, a part of the lead frame 141 is disposed on one surface of the substrate 2 via the insulating layer 5, and a plurality of semiconductor elements 3 are joined to the lead frame 141 by soldering. Yes. That is, an electrode disposed on one surface of the semiconductor element 3 is electrically connected to the lead frame 141.

また、半導体モジュール１は、上記リードフレーム１４１とは電気的に絶縁された他のリードフレーム１４２を有する。そして、このリードフレーム１４２は、半導体素子３における基板２とは反対側の面に配された電極に対して、ボンディングワイヤー１４３によって電気的に接続されている。
そして、２つのリードフレーム１４１、１４２は、それぞれモールド樹脂１５の外部に露出した外部端子１４９に電気的に接続されている。 The semiconductor module 1 has another lead frame 142 that is electrically insulated from the lead frame 141. The lead frame 142 is electrically connected to electrodes disposed on the surface of the semiconductor element 3 opposite to the substrate 2 by bonding wires 143.
The two lead frames 141 and 142 are electrically connected to external terminals 149 exposed to the outside of the mold resin 15, respectively.

かかる構成により、半導体素子３の一対の電極は、モールド樹脂１５の外部にそれぞれ露出した一対の外部端子１４９にそれぞれ電気的に接続されている。
そして、基板２に搭載された複数の半導体素子３は、互いに電気的に並列に接続されることとなる。
その他は、参考例１と同様である。 With this configuration, the pair of electrodes of the semiconductor element 3 are electrically connected to the pair of external terminals 149 exposed to the outside of the mold resin 15, respectively.
The plurality of semiconductor elements 3 mounted on the substrate 2 are electrically connected to each other in parallel.
Others are the same as in Reference Example 1 .

本例の場合にも、リードフレーム１４１と半導体素子３との間の接合面における剥離の発生を効果的に抑制することができる。
その他、参考例１と同様の作用効果を有する。 Also in the case of this example, it is possible to effectively suppress the occurrence of peeling at the joint surface between the lead frame 141 and the semiconductor element 3.
In addition, the same effects as those of Reference Example 1 are obtained.

上記実施例１、参考例１〜５においては、何れも一つの基板に４個の半導体素子を搭載した半導体モジュールの例を示したが、基板に搭載する半導体素子の個数は、複数個であれば特に限定されるものではない。 In Example 1 and Reference Examples 1 to 5 , the example of the semiconductor module in which four semiconductor elements are mounted on one substrate is shown. However, the number of semiconductor elements mounted on the substrate may be plural. if not name is intended to be particularly limited.

参考例１における、半導体モジュールの平面説明図。FIG. 6 is an explanatory plan view of a semiconductor module in Reference Example 1 . 図１のＡ−Ａ線矢視断面説明図。FIG. 2 is a cross-sectional explanatory view taken along line AA in FIG. 1. 参考例１における、固定部の円周接線上に一つの辺を配した半導体モジュールの平面説明図。The plane explanatory view of the semiconductor module which arranged one side on the circumference tangent of the fixed part in reference example 1 . 参考例２における、半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module in the reference example 2. FIG. 参考例３における、半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module in the reference example 3. FIG. 図５のＢ−Ｂ線矢視断面説明図。FIG. 6 is a cross-sectional explanatory view taken along line B-B in FIG. 5. 参考例４における、半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module in the reference example 4. FIG. 図７のＣ−Ｃ線矢視断面説明図。CC sectional view explanatory drawing of FIG. 参考例４における、円周形状の溝部を設けた半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module which provided the circumferential groove part in the reference example 4. FIG. 参考例４における、直線状の溝部を設けた半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module which provided the linear groove part in the reference example 4. FIG. 実施例１における、半導体モジュールの断面説明図。Sectional explanatory drawing of the semiconductor module in Example 1. FIG. 参考例５における、半導体モジュールの断面説明図。Sectional explanatory drawing of the semiconductor module in the reference example 5. FIG. 従来例における、半導体モジュールの平面説明図。Plane explanatory drawing of the semiconductor module in a prior art example. 従来例における、半導体モジュールの問題点を示す断面説明図。Cross-sectional explanatory drawing which shows the problem of the semiconductor module in a prior art example.

符号の説明Explanation of symbols

１ 半導体モジュール
１１ 固定部
２ 基板
３ 半導体素子
３１ 辺
４ 被固定体 DESCRIPTION OF SYMBOLS 1 Semiconductor module 11 Fixing part 2 Board | substrate 3 Semiconductor element 31 Side 4 To-be-fixed body

Claims (4)

一つの基板に複数の方形状の半導体素子を搭載してなると共に上記基板を被固定体に固定するための固定部を有する半導体モジュールであって、
上記複数の半導体素子のそれぞれは、各半導体素子に最も近い上記固定部に対して一つの辺を対向させて配置しており、
上記固定部に対して対向配置させた上記半導体素子の辺は、上記固定部を中心とした円周の接線上に配置されており、
上記半導体素子は、導体板を介して上記基板に接合されていると共に、上記基板と電気的に導通した状態で接合されていることを特徴とする半導体モジュール。 A semiconductor module comprising a plurality of rectangular semiconductor elements mounted on a single substrate and having a fixing part for fixing the substrate to a fixed body ,
Each of the plurality of semiconductor elements is arranged with one side facing the fixed portion closest to each semiconductor element,
The sides of the semiconductor element arranged to face the fixed part are arranged on a tangent line around the fixed part,
A semiconductor module , wherein the semiconductor element is bonded to the substrate via a conductor plate and is electrically connected to the substrate . 請求項１において、上記基板は、上記固定部と上記半導体素子との間を通る溝部を、上記被固定体への取付面側に形成してなることを特徴とする半導体モジュール。 The semiconductor module according to claim 1, wherein the substrate is formed with a groove portion passing between the fixing portion and the semiconductor element on an attachment surface side to the fixed body . 請求項２において、上記溝部は、上記固定部を中心とした円周状に形成されていることを特徴とする半導体モジュール。 3. The semiconductor module according to claim 2, wherein the groove portion is formed in a circumferential shape centering on the fixed portion . 請求項２において、上記溝部は、直線状に形成されていることを特徴とする半導体モジュール。 3. The semiconductor module according to claim 2, wherein the groove is formed in a linear shape .
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JP2898396B2 (en) * 1990-11-09 1999-05-31 マイクロン・テクノロジー・インコーポレイテッド Memory array
JPH11204722A (en) * 1998-01-16 1999-07-30 Toshiba Corp Semiconductor device and its manufacture
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