JP5093584B2 - 遊技機 - Google Patents
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Description
本発明は、スロットマシン、パチンコ機などの遊技機を制御する制御装置に関する。
スロットマシン、パチンコ機などの遊技機の制御は、全体の進行を制御するための主基板、メダルや遊技球などの遊技媒体の払出しを制御する払出制御基板、音声出力、ランプ点灯、画像表示などの演出を制御する演出制御基板などの分散制御によって行われる（特許文献１）。主基板、払出制御基板、演出制御基板は、それぞれＣＰＵ、ＲＡＭ、ＲＯＭなどを備えるマイクロコンピュータとして構成されている。
遊技機の制御基板、特に主基板と払出制御基板では、不正を防止するために種々の制約が設けられている。例えば、ＣＰＵについては、汎用のＣＰＵではなく、遊技機特有のセキュリティ機能が設けられたＣＰＵが用いられている。また、ＲＯＭ、ＲＡＭの容量にも制約が設けられており、パチンコ機では制御用のプログラムが３キロバイト（ＫＢ）以内、データは３ＫＢ以内というように、プログラムサイズやデータ容量についても制約が設けられている。
しかし、遊技機の制御は、年々、複雑化する傾向にある。例えば、払出制御基板は、主基板からの指示に従って遊技媒体を払い出すだけではなく、その払い出しが正確に行われているか否かの異常監視を行ったり、異常への対処を行ったりしている。また、不正行為への対処や、ＣＲユニットと呼ばれるプリペイドカードサンドとの通信も行う。遊技機では、遊技媒体の払い出しが直接、遊技者の利益につながるため、払い出しの精度向上および不正行為の防止は非常に重要である。これらの精度向上等を図るため、払出制御基板には、プログラムやデータ量の厳しい制約の下で、より複雑な制御処理を実行することを要請されている。
本発明は、こうした課題に鑑み、遊技機の払出制御基板におけるプログラム容量を削減可能な技術を提供することを目的とする。
本発明は、こうした課題に鑑み、遊技機の払出制御基板におけるプログラム容量を削減可能な技術を提供することを目的とする。
本発明は、所定の遊技媒体を用いて遊技を行う遊技機を対象とする。かかる遊技機としては、例えば、スロットマシンなどの回胴式遊技機、スマートボール、パチンコ機などが挙げられる。遊技媒体とは、遊技球やメダルなど遊技中に投資、特典の対象となる媒体を言う。
本発明の遊技機は、遊技の進行を統合制御する主制御装置、所定の条件下で遊技媒体を遊技者に払い出す払出装置、および主制御装置からの指示情報に従って払出しを制御する払出制御装置を有する。主制御装置と払出制御装置とは、双方向通信可能な通信線で接続されている。
本発明の遊技機は、遊技の進行を統合制御する主制御装置、所定の条件下で遊技媒体を遊技者に払い出す払出装置、および主制御装置からの指示情報に従って払出しを制御する払出制御装置を有する。主制御装置と払出制御装置とは、双方向通信可能な通信線で接続されている。
払出制御装置は、ＣＰＵ、ＲＯＭ、ＲＡＭを備えたマイクロコンピュータとして構成されている。ＣＰＵは、払出制御を実行する演算回路である。ＲＯＭには、ＣＰＵが実行するプログラムが格納されている。ＲＡＭは、払出制御に用いられる種々の情報を格納するためのメモリとして機能する。かかる情報としては、例えば、制御プログラム中の各モジュール間で処理結果等を受け渡すためのワークや、演算中にＣＰＵが計算結果を一時的に蓄えておくためのスタックなどが含まれる。
払出制御装置には、払出制御において、払出制御装置の外部との信号を入出力するための入出力ポートも設けられている。入出力ポートとは、ここでは、外部との信号線を接続する端子、その端子から入出力される信号を一時的に蓄積しておくバッファ、各信号の入出力先を切り換えるデコーダなどの総称として用いる。信号の出力先は、メモリと同様、アドレスによって指定可能である。
払出制御装置には、払出制御において、払出制御装置の外部との信号を入出力するための入出力ポートも設けられている。入出力ポートとは、ここでは、外部との信号線を接続する端子、その端子から入出力される信号を一時的に蓄積しておくバッファ、各信号の入出力先を切り換えるデコーダなどの総称として用いる。信号の出力先は、メモリと同様、アドレスによって指定可能である。
ＣＰＵが用いるコマンドには、メモリアクセスコマンド、入出力ポートアクセスコマンドが含まれる。メモリアクセスコマンドとは、メモリへのアクセスに使用されるコマンドであり、このコマンドには、２バイト以上のアドレス値の指定が含まれる。入出力ポートアクセスコマンドとは、外部との信号の入出力に使用されるコマンドであり、入出力先を指定するためのアドレス値はメモリアクセスコマンドよりも１バイト以上少ないコマンド体系となっている。例えば、メモリアクセスコマンドが２バイトでアドレス指定を行うコマンド体系である場合には、入出力ポートアクセスコマンドは１バイトでアドレス指定を行うコマンド体系となる。
Ｚ８０（商標）というＣＰＵに即して説明すれば、ロード／ストアコマンドがメモリアクセスコマンドに相当し、イン／アウトコマンドが入出力ポートアクセスコマンドに相当する。ロード／ストアコマンドでは２バイトでアドレスが指定され、イン／アウトコマンドでは1バイトで指定される。
Ｚ８０（商標）というＣＰＵに即して説明すれば、ロード／ストアコマンドがメモリアクセスコマンドに相当し、イン／アウトコマンドが入出力ポートアクセスコマンドに相当する。ロード／ストアコマンドでは２バイトでアドレスが指定され、イン／アウトコマンドでは1バイトで指定される。
ＣＰＵからは、入出力ポートアクセスコマンドに応じて、稼働すべき対象を指定する入出力ポートリクエスト信号が出力される。この入出力ポートリクエスト信号は、直接または間接にＲＡＭに入力可能に構成されている。直接入力とは、ＣＰＵからの入出力ポートリクエスト信号が、そのままＲＡＭのチップセレクタ端子に入力されることを意味する。間接入力とは、入出力ポートリクエスト信号が、何からの素子または回路を経て、ＲＡＭに入力されることを意味する。例えば、入出力ポートリクエスト信号とアドレス信号を受けて、デコーダがチップセレクト信号を出力する態様のように、入出力ポートリクエスト信号が別の信号に置換されてＲＡＭに入力される態様をとってもよい。
本発明によれば、払出制御装置において、入出力ポートリクエスト信号がＲＡＭに入力されるよう構成されているため、ＣＰＵは、入出力ポートアクセスコマンドによって、ＲＡＭにアクセス可能となる。ＲＡＭの各領域を指定するためのアドレス信号はアドレスバスによって伝達し、ＲＡＭとの間でデータの授受はデータバスを通じて行えばよい。
アクセス先を指定するアドレスは、入出力ポートアクセスコマンドの方が、メモリアクセスコマンドよりも１バイト以上少なくて済む。従って、ＲＡＭへのアクセスが必要となる箇所で、メモリアクセスコマンドに代えて、入出力ポートアクセスコマンドを用いることにより、１カ所につき１バイト以上、プログラム容量を削減することができる。ＲＡＭへのアクセスは、プログラム全体で数多く行われる処理である。従って、本発明の遊技機では、上述の作用によって、払出制御に関するプログラム全体の容量を有意に削減することが可能となる。
アクセス先を指定するアドレスは、入出力ポートアクセスコマンドの方が、メモリアクセスコマンドよりも１バイト以上少なくて済む。従って、ＲＡＭへのアクセスが必要となる箇所で、メモリアクセスコマンドに代えて、入出力ポートアクセスコマンドを用いることにより、１カ所につき１バイト以上、プログラム容量を削減することができる。ＲＡＭへのアクセスは、プログラム全体で数多く行われる処理である。従って、本発明の遊技機では、上述の作用によって、払出制御に関するプログラム全体の容量を有意に削減することが可能となる。
本発明において、入出力ポートリクエスト信号をＲＡＭに間接入力する一態様として、払出制御装置には、更に、エリア区分判定部を備えてもよい。エリア区分判定部は、入出力ポートアクセスコマンドで指定されるアドレス値に基づいて、アクセス先をＲＡＭおよび入出力ポートに切り換え、ＲＡＭおよび入出力ポートのいずれかをアクティブにするセレクタ信号を出力する機能を奏する。入出力ポートアクセスコマンドは、通常、入出力ポートを通じたデータ授受に使用されるコマンドであるが、本発明では、同コマンドで指定されるアドレス空間の一部をＲＡＭへのアクセスに使用するのである。エリア区分判定部は、従って、コマンドで指定されたアドレスが、ＲＡＭ用または入出力ポート用のいずれに割り当てられたアドレスかを判定し、判定結果に応じてセレクタ信号を出力する。このセレクタ信号は、それぞれＲＡＭおよび入出力ポートに入力され、各ユニットをアクセス可能な状態にさせる。
ＣＰＵからは、入出力ポートアクセスコマンドに応じて稼働すべき対象を指定する入出力ポートリクエスト信号が、エリア区分判定部に入力されている。従って、エリア区分判定部の上述の機能は、ＣＰＵがイン／アウトコマンドなど入出力ポートアクセスコマンドを出力した時に有効となる。
この態様によれば、入出力ポートアクセスコマンドで指定可能なアドレス空間の一部をＲＡＭに割り当て、残余の部分を入出力ポートに割り当てることができる。従って、このアドレス空間を、ＲＡＭと入出力ポートの双方で有効活用することが可能となる。
ＣＰＵからは、入出力ポートアクセスコマンドに応じて稼働すべき対象を指定する入出力ポートリクエスト信号が、エリア区分判定部に入力されている。従って、エリア区分判定部の上述の機能は、ＣＰＵがイン／アウトコマンドなど入出力ポートアクセスコマンドを出力した時に有効となる。
この態様によれば、入出力ポートアクセスコマンドで指定可能なアドレス空間の一部をＲＡＭに割り当て、残余の部分を入出力ポートに割り当てることができる。従って、このアドレス空間を、ＲＡＭと入出力ポートの双方で有効活用することが可能となる。
本発明において、払出制御装置には、更に、メモリエリアデコード部を設けても良い。メモリエリアデコード部は、メモリアクセスコマンドで指定されるアドレス値の上位所定桁に基づいて、アクセス先となるＲＯＭおよびＲＡＭのいずれかをアクティブにするためのメモリセレクト信号を出力する機能を奏する。ＣＰＵからは、メモリアクセスコマンドに応じて稼働すべき対象を指定するメモリリクエスト信号が、メモリエリアデコード部に入力されており、上述の機能は、ＣＰＵがメモリアクセスコマンドを出力した時に有効となる。
こうすることにより、メモリアクセスコマンドによってもＲＡＭへのアクセスが可能となる。入出力ポートアクセスコマンドでアクセス可能なＲＡＭの領域は、入出力ポート用のアドレス空間の一部に過ぎないが、メモリアクセスコマンドを利用すれば、全領域にアクセス可能となる。従って、入出力ポートアクセスコマンドによるＲＡＭへのアクセスでプログラム容量の削減を図りつつ、メモリアクセスコマンドによってＲＡＭの領域を無駄なく活用することが可能となる。
本発明において、ＲＡＭのアドレス空間と、入出力ポートアクセスコマンドで指定可能なアドレス空間とは同サイズであることが好ましい。こうすることにより、入出力ポートアクセスコマンドで指定されたアドレスを、そのままＲＡＭへのアクセスに利用することが可能となる。
もっとも、これは必須の要件ではなく、ＲＡＭのアドレス空間が入出力ポートアクセスコマンドのアドレス空間よりも大きくてもよい。つまり、ＲＡＭのアドレス桁数が、入出力ポートアクセス用のアドレス桁数よりも多くてもよい。この場合には、エリア区分判定部に、入出力ポートアクセスコマンドで指定されたアドレスに対して、デフォルトの上位桁を加えた状態でＲＡＭに出力する機能を持たせる必要がある。
もっとも、これは必須の要件ではなく、ＲＡＭのアドレス空間が入出力ポートアクセスコマンドのアドレス空間よりも大きくてもよい。つまり、ＲＡＭのアドレス桁数が、入出力ポートアクセス用のアドレス桁数よりも多くてもよい。この場合には、エリア区分判定部に、入出力ポートアクセスコマンドで指定されたアドレスに対して、デフォルトの上位桁を加えた状態でＲＡＭに出力する機能を持たせる必要がある。
入出力ポートで指定されるアドレス値のうち、ＲＡＭに割り当てられる領域（以下、「疑似ＲＡＭ領域」と呼ぶこともある）は種々の設定が可能であるが、先頭アドレスを含む所定範囲を割り当てることが好ましい。この時、エリア区分判定部は、先頭アドレスから所定範囲内のアドレスが指定されている時に、アクセス先をＲＡＭと判断し、その他の場合には入出力ポートと判断することになる。
遊技機では、ワークとして使用するＲＡＭ領域を先頭アドレスから空き領域（未使用領域）を設けることなく連続して設定することによって不正防止を図っている。上述の態様では、疑似ＲＡＭ領域をＲＡＭ領域の先頭アドレスから設けることによって、疑似ＲＡＭ領域をワークとして無駄なく活用することが可能となる。
遊技機では、ワークとして使用するＲＡＭ領域を先頭アドレスから空き領域（未使用領域）を設けることなく連続して設定することによって不正防止を図っている。上述の態様では、疑似ＲＡＭ領域をＲＡＭ領域の先頭アドレスから設けることによって、疑似ＲＡＭ領域をワークとして無駄なく活用することが可能となる。
エリア区分判定部がアクセス先の判定に使用するエリア区分データは、ハードウェア的に組み込むようにしてもよいし、ソフトウェア的に設定可能な構成としてもよい。後者の例では、エリア区分判定部に、エリア区分データを記憶するためのエリア区分データ記憶部を設け、ＣＰＵが起動時に、エリア区分データをエリア区分データ記憶部に設定するようにすればよい。
エリア区分データとしては、例えば、疑似ＲＡＭ領域の境界アドレスを用いることができる。例えば、境界の先頭アドレス、最終アドレスを用いてもよい。また、先頭アドレスと、疑似ＲＡＭ領域の容量を用いても良い。疑似ＲＡＭ領域が先頭アドレスから開始することが既知の場合には、最終アドレスまたは疑似ＲＡＭ領域の容量のみをエリア区分データとして用いることもできる。
エリア区分データをソフトウェア的に設定可能としておけば、機種や処理内容に応じて、比較的容易に最適サイズで疑似ＲＡＭ領域を設けることができる利点がある。
エリア区分データとしては、例えば、疑似ＲＡＭ領域の境界アドレスを用いることができる。例えば、境界の先頭アドレス、最終アドレスを用いてもよい。また、先頭アドレスと、疑似ＲＡＭ領域の容量を用いても良い。疑似ＲＡＭ領域が先頭アドレスから開始することが既知の場合には、最終アドレスまたは疑似ＲＡＭ領域の容量のみをエリア区分データとして用いることもできる。
エリア区分データをソフトウェア的に設定可能としておけば、機種や処理内容に応じて、比較的容易に最適サイズで疑似ＲＡＭ領域を設けることができる利点がある。
本発明において、メモリエリアデコード部を設ける場合には、更に、上位所定桁に基づいて、入出力ポートをアクティブにする入出力ポートセレクト信号を出力可能としてもよい。入出力ポートセレクト信号は、入出力ポートに伝達される。
こうすることによって、メモリアクセスコマンドによって入出力ポートからの信号授受が可能となる。入出力ポートの一部または全部を、メモリアクセスコマンドでアクセスするものとすれば、その分、入出力ポートアクセスコマンドによってアクセス可能となる疑似ＲＡＭ領域を増やすことができる。入出力ポート全部をメモリアクセスコマンドでアクセスするものとすれば、入出力ポートアクセスコマンドによって指定可能な全アドレス空間を疑似ＲＡＭ領域とすることが可能となる。この態様によれば、プログラムサイズの削減効果上、最も効果的な疑似ＲＡＭ領域のサイズを、柔軟に設定することが可能となるのである。
こうすることによって、メモリアクセスコマンドによって入出力ポートからの信号授受が可能となる。入出力ポートの一部または全部を、メモリアクセスコマンドでアクセスするものとすれば、その分、入出力ポートアクセスコマンドによってアクセス可能となる疑似ＲＡＭ領域を増やすことができる。入出力ポート全部をメモリアクセスコマンドでアクセスするものとすれば、入出力ポートアクセスコマンドによって指定可能な全アドレス空間を疑似ＲＡＭ領域とすることが可能となる。この態様によれば、プログラムサイズの削減効果上、最も効果的な疑似ＲＡＭ領域のサイズを、柔軟に設定することが可能となるのである。
本発明において、上述の特徴は、必ずしも全てが備えられている必要はなく、適宜、一部を省略したり、組み合わせたりしても良い。上述の特徴は、払出制御装置のみならず、主制御装置に適用することも可能である。
また、本発明において、入出力ポートには、シリアル信号を授受可能なシリアルポートを設けても良い。
例えば、第1のアドレス値でアクセスされ払出制御装置が外部から受信したデータを一時的に蓄積しておくためのデータ受信バッファと、第２のアドレス値でアクセスされ払出制御装置から外部へ送信すべきデータを一時的に蓄積しておくためのデータ送信バッファとを入出力ポートに設けておく。こうすることによって、払出制御装置と、データ受信バッファ、データ送信バッファとの間では、通常のデータバスを利用してパラレルでデータの授受が可能となる。
そして、入出力ポートには、更に、シリアルパラレル（ＳＰ）変換部をデータ受信バッファに接続し、パラレルシリアル（ＰＳ）変換部をデータ送信バッファに接続しておけばよい。ＳＰ変換部は、外部からシリアル形式で受信したデータをパラレル形式に変換して、データ受信バッファに蓄積する。ＰＳ変換部は、データ送信バッファに蓄積されたデータを、パラレル形式からシリアル形式に変換して、外部に出力する。これらの変換部を有することによって、外部との信号授受をシリアル形式で行うことが可能となる。
例えば、第1のアドレス値でアクセスされ払出制御装置が外部から受信したデータを一時的に蓄積しておくためのデータ受信バッファと、第２のアドレス値でアクセスされ払出制御装置から外部へ送信すべきデータを一時的に蓄積しておくためのデータ送信バッファとを入出力ポートに設けておく。こうすることによって、払出制御装置と、データ受信バッファ、データ送信バッファとの間では、通常のデータバスを利用してパラレルでデータの授受が可能となる。
そして、入出力ポートには、更に、シリアルパラレル（ＳＰ）変換部をデータ受信バッファに接続し、パラレルシリアル（ＰＳ）変換部をデータ送信バッファに接続しておけばよい。ＳＰ変換部は、外部からシリアル形式で受信したデータをパラレル形式に変換して、データ受信バッファに蓄積する。ＰＳ変換部は、データ送信バッファに蓄積されたデータを、パラレル形式からシリアル形式に変換して、外部に出力する。これらの変換部を有することによって、外部との信号授受をシリアル形式で行うことが可能となる。
上述の態様では、データ受信バッファの第1アドレス値とデータ送信バッファの第2アドレスを共通としても良いし、異ならせても良い。共通のアドレスとした場合には、リード／ライト信号によって、データ受信バッファと送信バッファとを切り換えるようにすればよい。異なるアドレスとした場合には、リード／ライト信号を用いるまでなく、データ受信バッファと送信バッファとを切り換え可能である。
アドレスが共通か否かに依らず、上述の態様によれば、データ受信バッファとデータ送信バッファを使い分けることが可能となり、単一のバッファに受信データと送信データが混在するといった事態を回避できるため、シリアル形式でのデータ授受を円滑に行うことができる。
もっとも、データ受信バッファ、データ送信バッファは、必ずしも送受信１回分のデータを蓄積可能なものである必要はなく、複数回分のデータを蓄積可能としてもよい。この場合には、ＦＩＦＯ（First In First Out）型とすることが好ましい。
アドレスが共通か否かに依らず、上述の態様によれば、データ受信バッファとデータ送信バッファを使い分けることが可能となり、単一のバッファに受信データと送信データが混在するといった事態を回避できるため、シリアル形式でのデータ授受を円滑に行うことができる。
もっとも、データ受信バッファ、データ送信バッファは、必ずしも送受信１回分のデータを蓄積可能なものである必要はなく、複数回分のデータを蓄積可能としてもよい。この場合には、ＦＩＦＯ（First In First Out）型とすることが好ましい。
本発明の実施例について以下の順序で説明する。
Ａ．パチンコ機の全体構造：
Ｂ．制御用ハードウェア構成：
Ｃ．メイン制御基板１１０の回路構成：
Ｄ．払出制御基板２１０の回路構成：
Ｅ．遊技の進行制御処理：
Ｅ１．主制御側電源投入時処理：
Ｅ２．主制御側タイマ割り込み処理：
Ｆ．サブ統合側リセット処理：
Ｇ．払出制御基板の各種制御処理：
Ｇ１．払出制御側電源投入時処理：
Ｇ２．主要動作設定処理：
Ｈ．効果：
Ｉ．変形例：
Ｉ１．回路構成の変形例（１）：
Ｉ２．回路構成の変形例（２）：
Ａ．パチンコ機の全体構造：
Ｂ．制御用ハードウェア構成：
Ｃ．メイン制御基板１１０の回路構成：
Ｄ．払出制御基板２１０の回路構成：
Ｅ．遊技の進行制御処理：
Ｅ１．主制御側電源投入時処理：
Ｅ２．主制御側タイマ割り込み処理：
Ｆ．サブ統合側リセット処理：
Ｇ．払出制御基板の各種制御処理：
Ｇ１．払出制御側電源投入時処理：
Ｇ２．主要動作設定処理：
Ｈ．効果：
Ｉ．変形例：
Ｉ１．回路構成の変形例（１）：
Ｉ２．回路構成の変形例（２）：
Ａ．パチンコ機の全体構造：
図１はパチンコ機１の全体構成を示す斜視図である。外枠２、本体枠３、扉枠５をそれぞれ開放した状態を示している。
外枠２は、島（図示しない）に設置されるアルミニウム合金製の矩形枠である。外枠２の下方前方には下部前面カバー板６が取り付けられている。
本体枠３は遊技盤４を装着するための枠であり、外枠２に対し開閉自在に軸支されている。
図示を省略したが、遊技盤４の表面には、種々の入賞口や役物が設けられている。パチンコ機１が、第１種または複合機と呼ばれる機種の場合、始動入賞口と呼ばれる入賞口に遊技球が入賞すると、乱数を用いた電子的な抽選が行われる。抽選の結果、大当たりとなると、遊技盤４に設けられた大入賞口が所定期間、所定回数、開閉し、賞球の払出を受けやすい有利な遊技状態（以下、「大当たり遊技」という）に移行する。パチンコ機１が、第２種または複合機の場合には、遊技球の動きによって機械的に抽選の当落を決定する機構が備えられている。この場合でも、大当たりが発生すると、機種に応じた大当たり遊技に移行する。
扉枠５は、遊技盤４前面を覆うガラス板５０等を備えており、本体枠３に開閉自在に軸支されている。扉枠５の上方には、スピーカ２９が取り付けられており、下方には遊技球を発射するためのハンドル８が設けられている。遊技者がハンドル８を操作すると、遊技球は、本体枠３に取り付けられた発射レール９を通じて、遊技盤４の遊技領域内に打ち込まれる。
図１はパチンコ機１の全体構成を示す斜視図である。外枠２、本体枠３、扉枠５をそれぞれ開放した状態を示している。
外枠２は、島（図示しない）に設置されるアルミニウム合金製の矩形枠である。外枠２の下方前方には下部前面カバー板６が取り付けられている。
本体枠３は遊技盤４を装着するための枠であり、外枠２に対し開閉自在に軸支されている。
図示を省略したが、遊技盤４の表面には、種々の入賞口や役物が設けられている。パチンコ機１が、第１種または複合機と呼ばれる機種の場合、始動入賞口と呼ばれる入賞口に遊技球が入賞すると、乱数を用いた電子的な抽選が行われる。抽選の結果、大当たりとなると、遊技盤４に設けられた大入賞口が所定期間、所定回数、開閉し、賞球の払出を受けやすい有利な遊技状態（以下、「大当たり遊技」という）に移行する。パチンコ機１が、第２種または複合機の場合には、遊技球の動きによって機械的に抽選の当落を決定する機構が備えられている。この場合でも、大当たりが発生すると、機種に応じた大当たり遊技に移行する。
扉枠５は、遊技盤４前面を覆うガラス板５０等を備えており、本体枠３に開閉自在に軸支されている。扉枠５の上方には、スピーカ２９が取り付けられており、下方には遊技球を発射するためのハンドル８が設けられている。遊技者がハンドル８を操作すると、遊技球は、本体枠３に取り付けられた発射レール９を通じて、遊技盤４の遊技領域内に打ち込まれる。
図２はパチンコ機１の背面斜視図である。本体枠３の背面に取り付けられたカバー７を開き、遊技盤４を取り外した状態を示した。
本体枠３の背面には、賞球を払い出すための払出機構が設けられている。遊技球は、賞球タンク２７に貯留されており、タンクレール２６、球通路２５を流下し、賞球払出装置２０によって払い出される。
パチンコ機１での遊技は、遊技制御基板ボックス１００に収納されたメイン制御基板によって制御される。賞球の払出しは、遊技制御基板ボックス１００の下側に配置された払出制御基板ボックス２００内の払出制御基板によって制御される。
本体枠３の背面には、賞球を払い出すための払出機構が設けられている。遊技球は、賞球タンク２７に貯留されており、タンクレール２６、球通路２５を流下し、賞球払出装置２０によって払い出される。
パチンコ機１での遊技は、遊技制御基板ボックス１００に収納されたメイン制御基板によって制御される。賞球の払出しは、遊技制御基板ボックス１００の下側に配置された払出制御基板ボックス２００内の払出制御基板によって制御される。
図３はパチンコ機１の分解斜視図である。
本体枠３には、遊技盤４、カバー７の他、下部に打球発射装置１０が取り付けられる。打球発射装置１０は、ハンドル８の操作に応じて遊技球を発射する装置である。
図示する通り、メイン制御基板を収納した遊技制御基板ボックス１００は、遊技盤４に取り付けられている。また、遊技制御基板ボックス１００に重なるようにして、その奥には、表示、ランプ点灯、音声出力などの演出制御を行うサブ制御基板を収納した演出制御基板ボックスが取り付けられている。払出制御基板ボックス２００およびその他の中継基板等を収納した基板ユニット２００Ｕは、遊技盤４ではなく、本体枠３の下部に取り付けられる。
各基板ボックス間は、ハーネスおよびコネクタによって接続されている。
本体枠３には、遊技盤４、カバー７の他、下部に打球発射装置１０が取り付けられる。打球発射装置１０は、ハンドル８の操作に応じて遊技球を発射する装置である。
図示する通り、メイン制御基板を収納した遊技制御基板ボックス１００は、遊技盤４に取り付けられている。また、遊技制御基板ボックス１００に重なるようにして、その奥には、表示、ランプ点灯、音声出力などの演出制御を行うサブ制御基板を収納した演出制御基板ボックスが取り付けられている。払出制御基板ボックス２００およびその他の中継基板等を収納した基板ユニット２００Ｕは、遊技盤４ではなく、本体枠３の下部に取り付けられる。
各基板ボックス間は、ハーネスおよびコネクタによって接続されている。
Ｂ．制御用ハードウェア構成：
図４はパチンコ機１の制御用ハードウェア構成を示すブロック図である。パチンコ機１は、メイン制御基板１１０、払出制御基板２１０、サブ制御基板３１０、装飾図柄制御基板３５０などの各制御基板の分散処理によって制御される。メイン制御基板１１０、払出制御基板２１０、サブ制御基板３１０は、それぞれ内部にＣＰＵ、ＲＡＭ、ＲＯＭなどを備えたマイクロコンピュータとして構成されており、ＲＯＭに記録されたプログラムに従って種々の制御処理を実現する。メイン制御基板１１０、払出制御基板２１０の回路構成は後述する。
本実施例では、サブ制御基板３１０と装飾図柄制御基板３５０とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板３１０の機能と装飾図柄制御基板３５０の機能を、複数のＣＰＵの分散処理で実現してもよいし、単独のＣＰＵで実現する構成としてもよい。
図４はパチンコ機１の制御用ハードウェア構成を示すブロック図である。パチンコ機１は、メイン制御基板１１０、払出制御基板２１０、サブ制御基板３１０、装飾図柄制御基板３５０などの各制御基板の分散処理によって制御される。メイン制御基板１１０、払出制御基板２１０、サブ制御基板３１０は、それぞれ内部にＣＰＵ、ＲＡＭ、ＲＯＭなどを備えたマイクロコンピュータとして構成されており、ＲＯＭに記録されたプログラムに従って種々の制御処理を実現する。メイン制御基板１１０、払出制御基板２１０の回路構成は後述する。
本実施例では、サブ制御基板３１０と装飾図柄制御基板３５０とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板３１０の機能と装飾図柄制御基板３５０の機能を、複数のＣＰＵの分散処理で実現してもよいし、単独のＣＰＵで実現する構成としてもよい。
実施例のパチンコ機１では、種々の不正を防止するため、メイン制御基板１１０への外部からの入力が制限されている。メイン制御基板１１０とサブ制御基板３１０とは単方向のパラレル電気信号で接続されており、メイン制御基板１１０と払出制御基板２１０とは、制御処理の必要上、双方向シリアル電気信号で接続されている。
払出制御基板２１０、サブ制御基板３１０は、それぞれメイン制御基板１１０からのコマンドに応じて動作する。装飾図柄制御基板３５０は、サブ制御基板３１０からのコマンドに応じて動作する。
パチンコ機１には、メイン制御基板１１０が直接に制御する機構もある。図中には、メイン制御基板１１０が制御する装置の一例として、大当たり遊技において、大入賞口を駆動するための大入賞口ソレノイド４３、および特別図柄表示装置４１を例示した。特別図柄表示装置４１とは、遊技中にメイン制御基板１１０が行った抽選の結果を、所定数のＬＥＤの点灯状態で表示する装置である。
メイン制御基板１１０は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。
また、メイン制御基板１１０には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器４２からの入力を例示した。入賞検出器４２とは、始動入賞口への入賞を検出するためのセンサである。メイン制御基板１１０は、入賞検出器４２からの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。メイン制御基板１１０には、他にも種々の入力がなされているが、ここでは説明を省略する。
払出制御基板２１０、サブ制御基板３１０は、それぞれメイン制御基板１１０からのコマンドに応じて動作する。装飾図柄制御基板３５０は、サブ制御基板３１０からのコマンドに応じて動作する。
パチンコ機１には、メイン制御基板１１０が直接に制御する機構もある。図中には、メイン制御基板１１０が制御する装置の一例として、大当たり遊技において、大入賞口を駆動するための大入賞口ソレノイド４３、および特別図柄表示装置４１を例示した。特別図柄表示装置４１とは、遊技中にメイン制御基板１１０が行った抽選の結果を、所定数のＬＥＤの点灯状態で表示する装置である。
メイン制御基板１１０は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。
また、メイン制御基板１１０には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器４２からの入力を例示した。入賞検出器４２とは、始動入賞口への入賞を検出するためのセンサである。メイン制御基板１１０は、入賞検出器４２からの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。メイン制御基板１１０には、他にも種々の入力がなされているが、ここでは説明を省略する。
遊技時におけるその他の制御は、払出制御基板２１０、サブ制御基板３１０を介して行われる。
払出制御基板２１０は、遊技中の遊技球の発射および払い出しを次の手順で制御する。
遊技球の発射は、直接的には発射制御基板４７によって制御される。即ち、遊技者が、ハンドル８を操作すると、発射制御基板４７は操作に応じて発射モータ４９を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部４８によって、ハンドル８に遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板２１０は、発射制御基板４７に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。
払出制御基板２１０は、遊技中の遊技球の発射および払い出しを次の手順で制御する。
遊技球の発射は、直接的には発射制御基板４７によって制御される。即ち、遊技者が、ハンドル８を操作すると、発射制御基板４７は操作に応じて発射モータ４９を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部４８によって、ハンドル８に遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板２１０は、発射制御基板４７に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。
遊技中に入賞した旨のコマンドをメイン制御基板１１０から受信すると、払出制御基板２１０は、賞球払出装置２０内の払出モータ２１を制御し、払出球検出器２２によって球数をカウントしながら規定数の球を払い出す。払出モータ２１の動作は、モータ駆動センサ２３によって監視されており、球ガミ、球切れなどの異常が検出された場合、払出制御基板２１０は、表示部４ａにエラーコードを表示する。エラー表示された時には、係員が異常を除去した後、操作スイッチ４ｂを操作することで復旧させることができる。
サブ制御基板３１０は、遊技中における音声、表示、ランプ点灯などの演出を制御する。サブ制御基板３１０は、これらの制御を実行するためのＣＰＵ、ＲＡＭ、ＲＯＭを備えたマイクロコンピュータとして構成されている。これらの演出は、通常時、入賞時、大当たり時など、遊技中のステータスに応じて変化する。メイン制御基板１１０から、各ステータスに応じた演出用のコマンドが送信されると、サブ制御基板３１０は、各コマンドに対応したプログラムを起動して、メイン制御基板１１０から指示された演出を実現する。
音声およびランプ点灯はサブ制御基板３１０が直接制御するが、ＬＣＤ１６の表示については、装飾図柄制御基板３５０を介して制御する。装飾図柄制御基板３５０の構成は後述する。
音声およびランプ点灯はサブ制御基板３１０が直接制御するが、ＬＣＤ１６の表示については、装飾図柄制御基板３５０を介して制御する。装飾図柄制御基板３５０の構成は後述する。
サブ制御基板３１０の制御対象となるランプには、遊技盤面に設けられたパネル装飾ランプ１２と、枠に設けられた枠装飾ランプ３１がある。サブ制御基板３１０は、ランプ中継基板３２、３４を介して、パネル装飾ランプ１２および枠装飾ランプ３１と接続されており、各ランプを個別に点滅させることができる。
図示を省略したが、スピーカ２９を制御するため、サブ制御基板３１０には、音源ＩＣおよびアンプが備えられている。ＣＰＵが、スピーカ２９から出力する音声を決めて音声出力コマンドを出力すると、音源ＩＣが予め用意された音源データから指定されたものを再生し、アンプで増幅してスピーカ２９から出力する。
図示を省略したが、スピーカ２９を制御するため、サブ制御基板３１０には、音源ＩＣおよびアンプが備えられている。ＣＰＵが、スピーカ２９から出力する音声を決めて音声出力コマンドを出力すると、音源ＩＣが予め用意された音源データから指定されたものを再生し、アンプで増幅してスピーカ２９から出力する。
また、サブ制御基板３１０は、遊技中の演出の他、エラー時、不正行為その他の異常が生じた時には、警報音を出力したり、ランプを警告用に点灯したりして、異常発生を報知する。メイン制御基板１１０のＲＡＭクリアスイッチが操作された時にも、同様に報知音が出力される。
警報音には、例えば、遊技中の効果音とは明らかに異なるブザー音を用いることができる。警告用のランプ点灯としては、例えば、遊技盤の周囲全体を赤く点滅させるなど、遊技中とは明らかに異なる態様での点灯・点滅をさせることができる。
警報音には、例えば、遊技中の効果音とは明らかに異なるブザー音を用いることができる。警告用のランプ点灯としては、例えば、遊技盤の周囲全体を赤く点滅させるなど、遊技中とは明らかに異なる態様での点灯・点滅をさせることができる。
図５は装飾図柄制御基板３５０の回路構成を示す説明図である。装飾図柄制御基板３５０は、サブ制御基板３１０から受けた表示コマンドに応じて、ＬＣＤ１６に画面を表示するための表示データを出力する。表示データは、ＬＣＤ１６にマトリックス状に備えられたＲ，Ｇ，Ｂの各画素の表示階調値を示すデータである。
装飾図柄制御基板３５０には表示データを生成する機能を実現するために、図示する種々の回路が用意されている。
装飾図柄制御基板３５０には、まず、表示データの生成を制御するためのマイクロコンピュータとしてＣＰＵ３５１、ＲＡＭ３５２、ＲＯＭ３５３が備えられている。
ＲＯＭ３５３には、表示データを生成するための表示プログラム、表示コマンドに対し表示すべき画面、表示の時間、表示の順序を規定するスケジューラ、ＬＣＤ１６の各画面構成を規定する画面データが記憶されている。画面データの内容については後述するが、この段階では、表示パネルの画素に対応したデータとなっている訳ではない。
ＣＰＵ３５１は、ＲＯＭ３５３を参照して、表示コマンドに応じた画面データを抽出し、描画コマンドとしてＶＤＰ（Video Display Processor）３５５に出力する。
装飾図柄制御基板３５０には、まず、表示データの生成を制御するためのマイクロコンピュータとしてＣＰＵ３５１、ＲＡＭ３５２、ＲＯＭ３５３が備えられている。
ＲＯＭ３５３には、表示データを生成するための表示プログラム、表示コマンドに対し表示すべき画面、表示の時間、表示の順序を規定するスケジューラ、ＬＣＤ１６の各画面構成を規定する画面データが記憶されている。画面データの内容については後述するが、この段階では、表示パネルの画素に対応したデータとなっている訳ではない。
ＣＰＵ３５１は、ＲＯＭ３５３を参照して、表示コマンドに応じた画面データを抽出し、描画コマンドとしてＶＤＰ（Video Display Processor）３５５に出力する。
キャラＲＯＭ３５６は、スプライトデータ、即ち画面に表示されるスプライトをビットマップで表したデータを格納している。
スプライトとは、ＬＣＤ１６の画面にまとまった単位として表示されるイメージを意味する。例えば、画面上に種々の人物を表示させる場合には、それぞれの人物を描くためのデータを「スプライト」と呼ぶ。複数の人物を表示させるためには、複数のスプライトを用いることになる。人物のみならず背景画像を構成する家、山、道路などをそれぞれスプライトとすることもできる。また、背景画像全体を一つのスプライトとしてもよい。本実施例では、上述の画面データによって、これらの各スプライトの画面上の配置を決め、スプライト同士が重なる場合の上下関係を決めることで、種々の表示内容を規定している。
本実施例では、データを扱う便宜上、各スプライトは縦横それぞれ６４ピクセルの矩形領域を複数組み合わせて構成した。この矩形領域を描くためのデータを「キャラクター」と呼ぶ。小さなスプライトの場合は、一つのキャラクターで表現することができるし、人物など比較的大きいスプライトの場合には、例えば、横２×縦３などで配置した合計６個のキャラクターで表現することができる。背景画像のように更に大きいスプライトであれば、更に多数のキャラクターを用いて表現することができる。キャラクターの数および配置は、スプライトごとに任意に指定可能である。
スプライトとは、ＬＣＤ１６の画面にまとまった単位として表示されるイメージを意味する。例えば、画面上に種々の人物を表示させる場合には、それぞれの人物を描くためのデータを「スプライト」と呼ぶ。複数の人物を表示させるためには、複数のスプライトを用いることになる。人物のみならず背景画像を構成する家、山、道路などをそれぞれスプライトとすることもできる。また、背景画像全体を一つのスプライトとしてもよい。本実施例では、上述の画面データによって、これらの各スプライトの画面上の配置を決め、スプライト同士が重なる場合の上下関係を決めることで、種々の表示内容を規定している。
本実施例では、データを扱う便宜上、各スプライトは縦横それぞれ６４ピクセルの矩形領域を複数組み合わせて構成した。この矩形領域を描くためのデータを「キャラクター」と呼ぶ。小さなスプライトの場合は、一つのキャラクターで表現することができるし、人物など比較的大きいスプライトの場合には、例えば、横２×縦３などで配置した合計６個のキャラクターで表現することができる。背景画像のように更に大きいスプライトであれば、更に多数のキャラクターを用いて表現することができる。キャラクターの数および配置は、スプライトごとに任意に指定可能である。
上述の通り、動画を構成する静止画データを格納するため、キャラＲＯＭ３５６は膨大な記憶容量を要する。本実施例では、かかる要求に応えるため、キャラＲＯＭ３５６としてＮＡＮＤ型フラッシュメモリ３５６Ｎを採用した。ＮＡＮＤ型フラッシュメモリ３５６Ｎは、周知の通り、ＮＯＲ型フラッシュメモリよりも、集積度を高め容量を大きくするのに適しているとともに、ブロック単位での高速での読み出しが可能という利点がある。キャラＲＯＭ３５６は、後述する通り、ＶＤＰ３５５が表示データを生成する際に、何度もアクセスするメモリであるため、ＮＡＮＤ型フラッシュメモリ３５６Ｎの大容量かつブロック単位での高速読み出し可能という特性がキャラＲＯＭ３５６としての使用に適しているのである。
もっとも、ＮＡＮＤ型フラッシュメモリ３５６Ｎには、メモリとしての機能が不全なブロック、いわゆるバッドブロックが少なからず存在するという短所がある。かかるバッドブロックは、使用中にも新たに生じることもある。こうした弊害に対応するため、本実施例では、ＮＡＮＤ型フラッシュメモリ３５６Ｎのコントローラ３５６ＣをキャラＲＯＭ３５６内に設けた。コントローラ３５６Ｃは、キャラＲＯＭ３５６の論理アドレスと、ＮＡＮＤ型フラッシュメモリ３５６Ｎの物理アドレスとを相互に変換する機能を奏する回路である。つまり、コントローラ３５６Ｃは、ＮＡＮＤ型フラッシュメモリ３５６Ｎのブロックのうちバッドブロックを除いた使用可能なブロックと、上述の論理アドレスとの対応関係を表す管理テーブルを保持しており、この管理テーブルに基づいて、論理アドレスと物理アドレスとの変換を行うのである。従って、例えば、ＶＤＰ３５５が論理アドレスで、キャラＲＯＭ３５６に所定のスプライトデータを要求すれば、コントローラ３５６Ｃは、管理テーブルに基づいて、論理アドレスを物理アドレスに変換し、ＮＡＮＤ型フラッシュメモリ３５６Ｎから要求されたデータを読み出すことができる。
本実施例では、このように、ＮＡＮＤ型フラッシュメモリ３５６Ｎとコントローラ３５６Ｃとを併用することによって、大容量かつブロック単位での高速読み出し可能なキャラＲＯＭ３５６を構成したが、キャラＲＯＭ３５６は、ＮＯＲ型フラッシュメモリを用いて構成することとも可能である。
本実施例では、このように、ＮＡＮＤ型フラッシュメモリ３５６Ｎとコントローラ３５６Ｃとを併用することによって、大容量かつブロック単位での高速読み出し可能なキャラＲＯＭ３５６を構成したが、キャラＲＯＭ３５６は、ＮＯＲ型フラッシュメモリを用いて構成することとも可能である。
ＶＤＰ３５５は、ＣＰＵ３５１から受け取った画面データに基づいて、表示すべきスプライトデータをキャラＲＯＭ３５６から抽出し、表示データ、即ち表示すべき画像をビットマップ展開したデータを生成して、パネルインタフェース３５７に出力する。この処理は、１６ｍｓｅｃ周期で行われる。ＬＣＤ１６への表示データの出力も同様である。ＶＤＰ３５５は、表示データと併せて、この周期に適合した同期信号も出力しており、この同期信号は、ＬＣＤ１６の駆動にそのまま利用される。
フレームメモリ３５８は表示データを格納するためのバッファであり、フィールド３５８［０］、３５８［１］という２つの領域に分けられている。これらのフィールドは、ダブルバッファとして機能する。例えば、ＶＤＰ３５５によって新規に生成された表示データをフィールド３５８［０］に書き込んでいる間には、フィールド３５８［１］から既に格納済みの表示データが読み出され、ＬＣＤ１６に出力される。フィールド３５８［０］への書き込みが完了すると、パネルインタフェース３５７は、各フィールドの書き込み／読み出しのモードを切り替え、フィールド３５８［０］から表側データをＬＣＤ１６に出力しつつ、新規に生成された表示データをフィールド３５８［１］に書き込む。この切り換えは、ＣＰＵ３５１から出力されるフィールド信号に応じて行われる。
パネルインタフェース３５７は、フレームメモリ３５８への表示データの格納または読み出し時に、表示データのサイズを表示パネルの画素数に適合するよう拡大または縮小可能としてもよい。例えば、ＶＤＰ３５５の描画能力がＬＣＤ１６の解像度に不足する場合には、ＶＤＰ３５５の描画能力内の低解像度で表示データを生成した上で、ＬＣＤ１６の解像度に適合するように、パネルインタフェース３５７で拡大処理を行えばよい。
パネルインタフェース３５７は、フレームメモリ３５８への表示データの格納または読み出し時に、表示データのサイズを表示パネルの画素数に適合するよう拡大または縮小可能としてもよい。例えば、ＶＤＰ３５５の描画能力がＬＣＤ１６の解像度に不足する場合には、ＶＤＰ３５５の描画能力内の低解像度で表示データを生成した上で、ＬＣＤ１６の解像度に適合するように、パネルインタフェース３５７で拡大処理を行えばよい。
Ｃ．メイン制御基板１１０の回路構成：
図６はメイン制御基板１１０の回路構成を示す説明図である。先に説明した通り、メイン制御基板１１０は、ＣＰＵ１１１、ＲＡＭ１１６、ＲＯＭ１１４を備えるマイクロコンピュータとして構成されている。図中には、ＣＰＵ１１１が、ＲＡＭ１１６、ＲＯＭ１１４にアクセスするための回路、および外部入出力（Ｉ／Ｏ）を行うための回路を示した。
本実施例では、ＣＰＵ１１１には、セキュリティ機能が備えられている。また、遊技機の規格上、プログラム容量は３ＫＢ以下、データ容量は３ＫＢ以下という厳しい制限下で動作するよう構成されている。
本実施例の回路は、ＣＰＵ１１１がＲＡＭ１１６にアクセスするために、ロード／ストアコマンドと呼ばれる通常のメモリ領域へのアクセス用のコマンドの他、イン／アウトコマンドというＩ／Ｏにアクセスするためのコマンドも使用可能な構成となっている。以下では、まず回路構成について概要を示した後、その動作について説明する。
図６はメイン制御基板１１０の回路構成を示す説明図である。先に説明した通り、メイン制御基板１１０は、ＣＰＵ１１１、ＲＡＭ１１６、ＲＯＭ１１４を備えるマイクロコンピュータとして構成されている。図中には、ＣＰＵ１１１が、ＲＡＭ１１６、ＲＯＭ１１４にアクセスするための回路、および外部入出力（Ｉ／Ｏ）を行うための回路を示した。
本実施例では、ＣＰＵ１１１には、セキュリティ機能が備えられている。また、遊技機の規格上、プログラム容量は３ＫＢ以下、データ容量は３ＫＢ以下という厳しい制限下で動作するよう構成されている。
本実施例の回路は、ＣＰＵ１１１がＲＡＭ１１６にアクセスするために、ロード／ストアコマンドと呼ばれる通常のメモリ領域へのアクセス用のコマンドの他、イン／アウトコマンドというＩ／Ｏにアクセスするためのコマンドも使用可能な構成となっている。以下では、まず回路構成について概要を示した後、その動作について説明する。
ＣＰＵ１１１からは、バスバッファ１１２を介して図示する種々の信号が出力される。アドレスＡ１５〜Ａ０は１６ビットの信号である。Ａ１５〜Ａ８を上位アドレス、Ａ７〜Ａ０を下位アドレスと呼ぶこともある。データバスは、Ｄ７〜Ｄ０の８ビットである。ＲＤ／ＷＲは読み書きの制御信号（以下、「リード・ライト」と呼ぶこともある）である。ＩＯＲＥＱは、Ｉ／Ｏへのアクセスの際にアクティブとなる１ビットの信号であり、ＭＲＥＱはメモリへのアクセスの際にアクティブとなる１ビットの信号である。
メモリエリアデコーダ１１３は、メモリへのアクセスを中継する回路である。メモリエリアデコーダ１１３からは、ＲＯＭ１１４へのアクセスを可能とするためのチップセレクタ信号ＭＣＳ２、ＲＡＭ１１６へのアクセスを可能とするためのチップセレクタ信号ＭＣＳ１が出力される。チップセレクタ信号ＭＣＳ１は、選択部１１５を介してＲＡＭ１１６に入力される。
エリア区分判定部１２０は、イン／アウトコマンドによって、ＲＡＭ１１６へのアクセスを可能とするための回路である。エリア区分判定部１２０内には、イン／アウトコマンドがＩ／Ｏへのアクセスを意味しているのか、ＲＡＭ１１６へのアクセスを意味しているのかを区分するための基準となるエリア区分データ１２１が格納されている。このデータは、予め固定値をハードウェア的に組み込んでおくようにしてもよいが、本実施例では、ＲＯＭ１１４に記憶された基準値を読み込んで、起動時に設定するものとした。
エリア区分判定部１２０からは、Ｉ／Ｏデコーダ１２２をアクティブにするためのＩＯエリア識別信号、およびＲＡＭ１１６へのチップセレクタ信号ＭＣＳ０が出力される。
エリア区分判定部１２０からは、Ｉ／Ｏデコーダ１２２をアクティブにするためのＩＯエリア識別信号、およびＲＡＭ１１６へのチップセレクタ信号ＭＣＳ０が出力される。
チップセレクタ信号ＭＣＳ０は、選択部１１５を介してＲＡＭ１１６に入力される。ＲＡＭ１１６は、メモリエリアデコーダ１１３からのチップセレクタ信号ＭＣＳ１、およびエリア区分判定部１２０からのチップセレクタ信号ＭＣＳ０のいずれかがアクティブとなっていれば、アクセス可能である。従って、選択部１１５は、例えば、オアゲートによって構成することができる。
ＩＯデコーダ１２２は、ＩＯエリア識別信号がアクティブとなっている時に稼働する。ＩＯデコーダ１２２は、下位アドレスＡ７〜Ａ０の値に応じて、アクセス先となるべきＩＯを指定するためのチップセレクタ信号ＩＯＣＳ１、ＩＯＣＳ２等を出力する。チップセレクタ信号は、下位アドレスＡ７〜Ａ０のアドレス空間に相当する本数、出力可能である。
図中には、Ｉ／Ｏポートの一つとして備えられているシリアルポートの構成を示した。チップセレクタ信号ＩＯＣＳ１、ＩＯＣＳ２は、パラレル入出力ポート１２３内に設けられた受信バッファ１２３ｒ、送信バッファ１２３ｓに対応している。受信バッファ１２３ｒ、送信バッファ１２３ｓの容量は、任意に設定可能であるが、本実施例では、データの入出力が可能なサイズとして３２バイトの容量を確保した。これらのバッファは、いわゆるＦＩＦＯ（First In First Out1）型である。
受信バッファ１２３ｒは、シリアル入出力制御部１２４内に構成されたＳＰ（シリアル／パラレル）変換部１２４ｓに接続され、送信バッファ１２３ｓは、ＰＳ（パラレル／シリアル）変換部１２４ｐに接続されている。外部からシリアル入力する際には、データは、ＳＰ変換部１２４ｓによって８ビットのパラレルデータに変換され、受信バッファ１２３ｒに蓄積される。ＣＰＵ１１１は、インコマンドによって、受信バッファ１２３ｒのデータを読み取ればよい。また、外部にシリアル出力する際には、ＣＰＵ１１１は、アウトコマンドによって送信バッファ１２３ｓにデータを格納すればよい。このデータは８ビットのパラレルデータとしてＰＳ変換部１２４ｐに伝達され、シリアルデータに変換されて、出力される。
受信バッファ１２３ｒは、シリアル入出力制御部１２４内に構成されたＳＰ（シリアル／パラレル）変換部１２４ｓに接続され、送信バッファ１２３ｓは、ＰＳ（パラレル／シリアル）変換部１２４ｐに接続されている。外部からシリアル入力する際には、データは、ＳＰ変換部１２４ｓによって８ビットのパラレルデータに変換され、受信バッファ１２３ｒに蓄積される。ＣＰＵ１１１は、インコマンドによって、受信バッファ１２３ｒのデータを読み取ればよい。また、外部にシリアル出力する際には、ＣＰＵ１１１は、アウトコマンドによって送信バッファ１２３ｓにデータを格納すればよい。このデータは８ビットのパラレルデータとしてＰＳ変換部１２４ｐに伝達され、シリアルデータに変換されて、出力される。
図７はメイン制御基板１１０の動作を示す説明図である。先に説明した通り、本実施例では、ＣＰＵ１１１は、ＲＡＭ１１６に対して、ロード／ストアコマンドと、イン／アウトコマンドの双方を用いてアクセスすることが可能である。図７では、かかるアクセスを実現するため、ロードコマンド、インコマンドを例にとって、ＣＰＵ１１１、メモリエリアデコーダ１１３、エリア区分判定部１２０、ＩＯデコーダ１２２の機能をそれぞれ示した。
ＣＰＵ１１１が、ＬＤ（ロード）命令を出力したとする（処理Ｓ１）。メモリエリアに直接アクセス可能とするため、ＬＤ命令では、アドレスＡ１５〜Ａ０の全てをコマンド内で指定する必要がある。従って、図中に示す通り、このコマンドは、「ＬＤ、下位アドレス、上位アドレス」という３バイトで構成される。ＬＤコマンド出力と併せて、ＭＲＥＱおよびＲＤ信号がアクティブとなるが、図の煩雑化回避のため、図示を省略した。
メモリエリアデコーダ１１３は、アドレスに基づき、アクセス先が、ＲＯＭ１１４かＲＡＭ１１６かを判定する（処理Ｓ２）。
ＲＯＭ１１４へのアクセスが指定されている場合には、ＲＯＭ１１４に対応するチップセレクタ信号ＭＣＳ２をアクティブにする。この結果、ＲＯＭ１１４内において、Ａ１２〜Ａ０で指定された領域に格納されているデータが読み出される。
ＲＡＭ１１６へのアクセスが指定されている場合には、ＲＡＭ１１６に対応するチップセレクタ信号ＭＣＳ１をアクティブにする。この結果、ＲＡＭ１１６内において、下位アドレスで指定された領域に格納されているデータが読み出される。この場合、ＣＰＵ１１１は、ＲＡＭ１１６のメモリ領域（アドレス００Ｈ〜ＦＦＨ）のうち任意の領域にアクセス可能である。ＲＡＭ１１６のメモリ領域は設定により５１２バイトおよび２５６バイトに切り換えることが可能であるが、本実施例では、２５６バイトと設定されている場合を例にとって説明する。
ＲＯＭ１１４へのアクセスが指定されている場合には、ＲＯＭ１１４に対応するチップセレクタ信号ＭＣＳ２をアクティブにする。この結果、ＲＯＭ１１４内において、Ａ１２〜Ａ０で指定された領域に格納されているデータが読み出される。
ＲＡＭ１１６へのアクセスが指定されている場合には、ＲＡＭ１１６に対応するチップセレクタ信号ＭＣＳ１をアクティブにする。この結果、ＲＡＭ１１６内において、下位アドレスで指定された領域に格納されているデータが読み出される。この場合、ＣＰＵ１１１は、ＲＡＭ１１６のメモリ領域（アドレス００Ｈ〜ＦＦＨ）のうち任意の領域にアクセス可能である。ＲＡＭ１１６のメモリ領域は設定により５１２バイトおよび２５６バイトに切り換えることが可能であるが、本実施例では、２５６バイトと設定されている場合を例にとって説明する。
次に、ＩＮ命令を出力したとする（処理Ｓ３）。ＩＮ命令では、アクセス可能なＩＯが下位アドレスで指定される２５６カ所に制限されているため、コマンドは図示する通り、「ＩＮ、下位アドレス」の２バイトで構成される。
エリア区分判定部１２０は、エリア区分データに基づいて、アクセス先が、ＲＡＭかＩＯかを判別する（処理Ｓ４）。
例えば、図中のＲＡＭ１１６内のハッチングの領域（００Ｈ〜＊＊Ｈ）（以下、この領域を「疑似ＲＡＭ領域」と呼ぶこともある）がＩＮ命令でもアクセス可能な領域として設定されているとする。エリア区分判定部１２０は、下位アドレスＡ７〜Ａ０が、「００Ｈ〜＊＊Ｈ」に含まれる場合には、アクセス先は疑似ＲＡＭ領域であると判断し、その他の場合にはＩＯであると判断する。
エリア区分判定部１２０は、エリア区分データに基づいて、アクセス先が、ＲＡＭかＩＯかを判別する（処理Ｓ４）。
例えば、図中のＲＡＭ１１６内のハッチングの領域（００Ｈ〜＊＊Ｈ）（以下、この領域を「疑似ＲＡＭ領域」と呼ぶこともある）がＩＮ命令でもアクセス可能な領域として設定されているとする。エリア区分判定部１２０は、下位アドレスＡ７〜Ａ０が、「００Ｈ〜＊＊Ｈ」に含まれる場合には、アクセス先は疑似ＲＡＭ領域であると判断し、その他の場合にはＩＯであると判断する。
アクセス先がＲＡＭ１１６と判断される場合には、エリア区分判定部１２０は、チップセレクタ信号ＭＣＳ０をアクティブにする。この結果、ＲＡＭ１１６内において、下位アドレスで指定された領域に格納されているデータが読み出される。
アクセス先がＩＯであると判断される場合には、エリア区分判定部１２０は、ＩＯエリア識別信号をアクティブにする。この結果、ＩＯデコーダ１２２が稼働し、下位アドレスＡ７〜Ａ０に基づいてＩＯ選択し、対応するチップセレクタ信号ＩＯＣＳ１、ＩＯＣＳ２等をアクティブにする（処理Ｓ５）。
アクセス先がＩＯであると判断される場合には、エリア区分判定部１２０は、ＩＯエリア識別信号をアクティブにする。この結果、ＩＯデコーダ１２２が稼働し、下位アドレスＡ７〜Ａ０に基づいてＩＯ選択し、対応するチップセレクタ信号ＩＯＣＳ１、ＩＯＣＳ２等をアクティブにする（処理Ｓ５）。
本実施例では、このように、ＲＡＭ１１６内に設けられた疑似ＲＡＭ領域には、ロード／ストアコマンド、イン／アウトコマンドの双方でアクセスすることが可能である。疑似ＲＡＭ領域は、任意に設定可能である。ＩＯへのアクセスに必要なアドレス空間を除き、全てを疑似ＲＡＭ領域に割り当てても良い。疑似ＲＡＭは、上述の通り、イン／アウトコマンドでアクセスできる分、アクセス１回につき１バイトずつプログラム容量を削減することができる。
疑似ＲＡＭ領域へのアクセスには、下位アドレスＡ７〜Ａ０をそのまま利用することができる点で、疑似ＲＡＭ領域は、ＲＡＭ１１６の先頭アドレスから設定することが好ましい。
疑似ＲＡＭ領域へのアクセスには、下位アドレスＡ７〜Ａ０をそのまま利用することができる点で、疑似ＲＡＭ領域は、ＲＡＭ１１６の先頭アドレスから設定することが好ましい。
先頭アドレスから疑似ＲＡＭ領域を設定することには、遊技機の規格との関係でも次に示す利点がある。
不正防止の観点から、遊技機では、メイン制御基板１１０での制御処理において使用するワークは、ＲＡＭ領域の先頭アドレスから連続した領域に設ける。このため、疑似ＲＡＭ領域を先頭アドレスから設けておけば、疑似ＲＡＭ領域をワークに十分に活用することが可能となるのである。これに対し、疑似ＲＡＭ領域を、先頭アドレスとは異なる任意のアドレス（説明の便宜上仮に「ＡＡＨ」としておく）から設けると、先頭アドレスからＡ９Ｈの領域をワークとして使用した上で、更にメモリ容量が不足する場合にのみ疑似ＲＡＭ領域がワークに使用されるに過ぎなくなる。
不正防止の観点から、遊技機では、メイン制御基板１１０での制御処理において使用するワークは、ＲＡＭ領域の先頭アドレスから連続した領域に設ける。このため、疑似ＲＡＭ領域を先頭アドレスから設けておけば、疑似ＲＡＭ領域をワークに十分に活用することが可能となるのである。これに対し、疑似ＲＡＭ領域を、先頭アドレスとは異なる任意のアドレス（説明の便宜上仮に「ＡＡＨ」としておく）から設けると、先頭アドレスからＡ９Ｈの領域をワークとして使用した上で、更にメモリ容量が不足する場合にのみ疑似ＲＡＭ領域がワークに使用されるに過ぎなくなる。
Ｄ．払出制御基板２１０の回路構成：
図８は払出制御基板２１０の回路構成を示す説明図である。払出制御基板２１０は、ＣＰＵ２１１、ＲＡＭ２１６、ＲＯＭ２１４を備えるマイクロコンピュータとして構成されている。図中には、ＣＰＵ２１１が、ＲＡＭ２１６、ＲＯＭ２１４にアクセスするための回路、および外部出力（Ｉ／Ｏ）を行うための回路を示した。
ＣＰＵ２１１がセキュリティ機能を有している点、およびプログラム容量、データ容量が厳しく制限されている点については、メイン制御基板１１０と同様である。
また、ＣＰＵ２１１がＲＡＭ２１６にアクセスするために、ロード／ストアコマンド、イン／アウトコマンドの双方を利用可能な回路構成となっている点もメイン制御基板１１０と同様である。
図８は払出制御基板２１０の回路構成を示す説明図である。払出制御基板２１０は、ＣＰＵ２１１、ＲＡＭ２１６、ＲＯＭ２１４を備えるマイクロコンピュータとして構成されている。図中には、ＣＰＵ２１１が、ＲＡＭ２１６、ＲＯＭ２１４にアクセスするための回路、および外部出力（Ｉ／Ｏ）を行うための回路を示した。
ＣＰＵ２１１がセキュリティ機能を有している点、およびプログラム容量、データ容量が厳しく制限されている点については、メイン制御基板１１０と同様である。
また、ＣＰＵ２１１がＲＡＭ２１６にアクセスするために、ロード／ストアコマンド、イン／アウトコマンドの双方を利用可能な回路構成となっている点もメイン制御基板１１０と同様である。
メイン制御基板１１０と同様、ＣＰＵ２１１からは、バスバッファ２１２を介して、アドレスＡ１５〜Ａ０、データＤ７〜Ｄ０、ＲＤ／ＷＲ、ＩＯＲＥＱ、ＭＲＥＱなどの信号が出力される。
メモリエリアデコーダ２１３は、メモリへのアクセスを中継する回路であり、ＲＯＭ２１４へのチップセレクタ信号ＭＣＳ２、ＲＡＭ２１６へのチップセレクタ信号ＭＣＳ１が出力される。チップセレクタ信号ＭＣＳ１は、選択部２１５を介してＲＡＭ２１６に入力される。本実施例では、払出制御基板２１０のＲＯＭ２１４は、メイン制御基板１１０のＲＯＭ１１４よりも小容量としたため、ＲＯＭ２１４にはアドレスＡ１１〜Ａ０が接続されている。メイン制御基板１１０のＲＯＭ１１４と同サイズのＲＯＭ２１４を用いる場合には、アドレスＡ１２〜Ａ０を接続すればよい。
メモリエリアデコーダ２１３は、メモリへのアクセスを中継する回路であり、ＲＯＭ２１４へのチップセレクタ信号ＭＣＳ２、ＲＡＭ２１６へのチップセレクタ信号ＭＣＳ１が出力される。チップセレクタ信号ＭＣＳ１は、選択部２１５を介してＲＡＭ２１６に入力される。本実施例では、払出制御基板２１０のＲＯＭ２１４は、メイン制御基板１１０のＲＯＭ１１４よりも小容量としたため、ＲＯＭ２１４にはアドレスＡ１１〜Ａ０が接続されている。メイン制御基板１１０のＲＯＭ１１４と同サイズのＲＯＭ２１４を用いる場合には、アドレスＡ１２〜Ａ０を接続すればよい。
エリア区分判定部２２０は、イン／アウトコマンドによって、ＲＡＭ２１６へのアクセスを可能とするための回路である。エリア区分判定部２２０内には、先に図７で示したように、イン／アウトコマンドがＩ／Ｏ、ＲＡＭ２１６のいずれへのアクセスを意味しているのかを区分するための基準となるエリア区分データ２２１が格納されている。
エリア区分判定部２２０からは、Ｉ／Ｏデコーダ２２２をアクティブにするためのＩＯエリア識別信号、およびＲＡＭ２１６へのチップセレクタ信号ＭＣＳ０が出力される。チップセレクタ信号ＭＣＳ０は、選択部２１５を介してＲＡＭ２１６に入力される。
エリア区分判定部２２０からは、Ｉ／Ｏデコーダ２２２をアクティブにするためのＩＯエリア識別信号、およびＲＡＭ２１６へのチップセレクタ信号ＭＣＳ０が出力される。チップセレクタ信号ＭＣＳ０は、選択部２１５を介してＲＡＭ２１６に入力される。
ＩＯデコーダ２２２は、ＩＯエリア識別信号がアクティブとなっている時に稼働する。ＩＯデコーダ２２２は、下位アドレスＡ７〜Ａ０の値に応じて、アクセス先となるべきＩＯを指定するためのチップセレクタ信号ＩＯＣＳ１、ＩＯＣＳ２等を出力する。図の例では、チップセレクタ信号ＩＯＣＳ１によって受信バッファ２２３にアクセス可能となり、チップセレクタ信号ＩＯＣＳ２によって送信バッファ２２４にアクセス可能となる。
チップセレクタ信号は、下位アドレスＡ７〜Ａ０のアドレス空間に相当する本数、出力可能である。
本実施例では、払出制御基板２１０には、パラレルのＩＯポートのみを設けたが、メイン制御基板１１０と同様、シリアルポートを設けても良い。本実施例の構成において、メイン制御基板１１０と払出制御基板２１０との間でシリアル信号を授受するためには、両者の間、例えば払出制御基板２１０上または中継基板などに、図６で示したシリアル入出力制御部１２４を設ければよい。
チップセレクタ信号は、下位アドレスＡ７〜Ａ０のアドレス空間に相当する本数、出力可能である。
本実施例では、払出制御基板２１０には、パラレルのＩＯポートのみを設けたが、メイン制御基板１１０と同様、シリアルポートを設けても良い。本実施例の構成において、メイン制御基板１１０と払出制御基板２１０との間でシリアル信号を授受するためには、両者の間、例えば払出制御基板２１０上または中継基板などに、図６で示したシリアル入出力制御部１２４を設ければよい。
本実施例では、払出制御基板２１０においても、疑似ＲＡＭ領域を利用可能としたが、かかる構成は必須のものではない。例えば、メイン制御基板１１０でのみ疑似ＲＡＭ領域を利用可能とし、払出制御基板２１０では、ＲＡＭ１２６にはロード／ストアコマンドのみでアクセスするようにしてもよい。この場合には、払出制御基板２１０からは、エリア区分判定部２１０および選択部１１５を省略した回路構成とすればよい。
Ｅ．遊技の進行制御処理：
以下、電源投入後のメイン制御基板１１０の制御処理について説明する。メイン制御基板１１０は、遊技の進行を制御する。遊技中には、種々の乱数を用いて、大当たりの発生などの抽選を行う。ただし、本実施例における乱数は、いわゆる乱数関数によってその都度発生させるものではなく、所定の初期値から所定周期で順次、一定値ずつ更新される変数を言う。遊技機では、入賞口への入賞などをトリガとして抽選が行われ、乱数を使用するタイミングが不定期となるため、一定の規則に従って更新される変数であっても、結果として乱数としての機能を果たすのである。本明細書では、この意味で乱数という用語を用いる。
以下、電源投入後のメイン制御基板１１０の制御処理について説明する。メイン制御基板１１０は、遊技の進行を制御する。遊技中には、種々の乱数を用いて、大当たりの発生などの抽選を行う。ただし、本実施例における乱数は、いわゆる乱数関数によってその都度発生させるものではなく、所定の初期値から所定周期で順次、一定値ずつ更新される変数を言う。遊技機では、入賞口への入賞などをトリガとして抽選が行われ、乱数を使用するタイミングが不定期となるため、一定の規則に従って更新される変数であっても、結果として乱数としての機能を果たすのである。本明細書では、この意味で乱数という用語を用いる。
本実施例で用いる乱数としては、例えば次のものが挙げられる。
（１）大当たり判定用乱数…大当たり遊技状態を発生させるか否かの決定に用いられる乱数；
（２）大当たり判定用初期値決定用乱数…大当たり判定用乱数の初期値の決定に用いられる乱数；
（３）リーチ判定用乱数…大当たり遊技状態を発生させないときにリーチを発生させるか否かの決定に用いられる乱数；
（４）変動表示パターン用乱数…特別図柄表示装置４１に表示する変動表示パターンの決定に用いられる乱数；
（５）大当たり図柄用乱数…大当たり遊技状態を発生させるときに特別図柄表示装置４１に表示する特別図柄の組み合わせを決定するのに用いられる乱数；
（６）大当たり図柄用初期値決定用乱数…大当たり図柄用乱数の初期値の決定に用いられる乱数；
（７）普通図柄当り判定用乱数…始動入賞口の開閉翼を開閉動作させるか否かの決定に用いられる乱数；
（８）普通図柄当り判定用初期値決定用乱数…普通図柄当り判定用乱数の初期値の決定に用いられる乱数；
（９）普通図柄変動表示パターン用乱数…普通図柄表示器に表示する変動表示パターンの決定に用いられる乱数；
（１）大当たり判定用乱数…大当たり遊技状態を発生させるか否かの決定に用いられる乱数；
（２）大当たり判定用初期値決定用乱数…大当たり判定用乱数の初期値の決定に用いられる乱数；
（３）リーチ判定用乱数…大当たり遊技状態を発生させないときにリーチを発生させるか否かの決定に用いられる乱数；
（４）変動表示パターン用乱数…特別図柄表示装置４１に表示する変動表示パターンの決定に用いられる乱数；
（５）大当たり図柄用乱数…大当たり遊技状態を発生させるときに特別図柄表示装置４１に表示する特別図柄の組み合わせを決定するのに用いられる乱数；
（６）大当たり図柄用初期値決定用乱数…大当たり図柄用乱数の初期値の決定に用いられる乱数；
（７）普通図柄当り判定用乱数…始動入賞口の開閉翼を開閉動作させるか否かの決定に用いられる乱数；
（８）普通図柄当り判定用初期値決定用乱数…普通図柄当り判定用乱数の初期値の決定に用いられる乱数；
（９）普通図柄変動表示パターン用乱数…普通図柄表示器に表示する変動表示パターンの決定に用いられる乱数；
Ｅ１．主制御側電源投入時処理：
図９および図１０は主制御側電源投入時処理の一例を示すフローチャートである。メイン制御基板１１０のＣＰＵ１１１が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
図９および図１０は主制御側電源投入時処理の一例を示すフローチャートである。メイン制御基板１１０のＣＰＵ１１１が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
処理が開始されると、ＣＰＵ１１１は、スタックポインタに初期値を設定し、エリア区分判定部１２０（図６参照）にエリア区分データを設定する（ステップＳ１０）。スタックポインタは、例えば、使用中のレジスタの内容、サブルーチンを終了して本ルーチンに復帰するときの本ルーチンの復帰アドレスなど、制御処理を進める上で一時的に記憶する種々の情報の格納アドレスをスタックに順次、格納・読み出し可能とするために、スタック中での最新の情報の格納場所を表すレジスタである。
エリア区分データは、図６、７で説明した通り、疑似ＲＡＭ領域を規定するためのデータである。本実施例では、予めＲＯＭ１１４に疑似ＲＡＭ領域の境界となる値、即ち図７の例では、アドレス「＊＊Ｈ」を記憶させておき、上記ステップＳ１０の処理でこれを読み出して、エリア区分判定部１２０に設定するものとした。
エリア区分データは、図６、７で説明した通り、疑似ＲＡＭ領域を規定するためのデータである。本実施例では、予めＲＯＭ１１４に疑似ＲＡＭ領域の境界となる値、即ち図７の例では、アドレス「＊＊Ｈ」を記憶させておき、上記ステップＳ１０の処理でこれを読み出して、エリア区分判定部１２０に設定するものとした。
次に、ＣＰＵ１１１は停電クリア信号の出力を開始する（ステップＳ１２）。停電クリア信号は、電源基板に設けられた停電監視回路からの停電予告信号をラッチするＤタイプフリップフロップのラッチ状態を解除することによって、停電予告信号をラッチさせずに継続的に監視可能とするための処理である。
停電予告信号を論理反転して監視可能となると、ＣＰＵ１１１は、ウェイトタイマ処理１によって所定の待ち時間を経た後（ステップＳ１４）、停電予告信号が入力されているか否かを判定する（ステップＳ１６）。本実施形態では、待ち時間を２００ミリ秒（ｍｓ）とした。停電予告信号が入力されている場合には、ウェイトタイマ処理１による待ち時間（ステップＳ１４）を経てから再度検出を行う。こうすることによって、ＣＰＵ１１１は、停電予告信号が継続的に出力されているか否かを検出している。
このように継続的に検出する理由は次の通りである。停電予告信号は、停電又は瞬停によってパチンコ機１への供給電圧が所定の停電予告電圧より小さくなった時に出力される。電源投入時から所定電圧に上がるまでには、一定の時間を要するから、ステップＳ１４、Ｓ１６の処理によって継続的に停電予告信号を検出することによって、電圧が十分に上がる前に停電予告信号を誤検出することを回避できる。
このように継続的に検出する理由は次の通りである。停電予告信号は、停電又は瞬停によってパチンコ機１への供給電圧が所定の停電予告電圧より小さくなった時に出力される。電源投入時から所定電圧に上がるまでには、一定の時間を要するから、ステップＳ１４、Ｓ１６の処理によって継続的に停電予告信号を検出することによって、電圧が十分に上がる前に停電予告信号を誤検出することを回避できる。
停電予告信号が検出されず（ステップＳ１６）、電源電圧に異常がないと判断される時は、ＣＰＵ１１１は停電クリア信号の出力を停止し（ステップＳ１８）、Ｄタイプフリップフロップをラッチ状態にセットする。以後、Ｄタイプフリップフロップからは、供給電圧が停電予告電圧を下回った時に、停電予告信号を出力するようになる。
ＣＰＵ１１１はＲＡＭクリアスイッチが操作されている時は（ステップＳ２０）。ＲＡＭクリア報知フラグＲＣＬに値１をセットし（ステップＳ２２）、操作されていないときには値０をセットする（ステップＳ２４）。ＲＡＭクリアスイッチが操作されると、後述の通り、メイン制御基板１１０のＲＡＭ上の確率変動、未払い出し賞球等の遊技に関する遊技情報が消去されることになる。
次にＣＰＵ１１１はウェイトタイマ処理２で（ステップＳ２６）、装飾図柄制御基板３５０の起動を待つ。但し、メイン制御基板１１０は装飾図柄制御基板３５０から起動完了の通知を受信することはできないため、所定時間経過した時点で起動が完了したものとみなして次の処理を実行することになる。本実施例では、ブートするまでの時間（ブートタイマ）として２秒（ｓ）が設定されている。
ＣＰＵ１１１は、ＲＡＭクリア報知フラグＲＣＬが値０である時（図１０のステップＳ２８）、即ちＲＡＭクリアスイッチが操作されていない時には、ＲＡＭ１１６に記憶されている遊技情報のチェックサムを算出する（ステップＳ３０）。そして、チェックサムの値が前回の電源断時に予め算出されバックアップされていたチェックサムの値と一致しているか否かを判定する（ステップＳ３２）。
チェックサムが一致しているときには、バックアップフラグＢＫが値１であるか否かを判定する（ステップＳ３４）。バックアップフラグＢＫは、前回の電源断時に、遊技情報、チェックサムの値などが正常にバックアップされていることを表すフラグである。
バックアップフラグＢＫが値１であるときには、ＣＰＵ１１１はバックアップフラグＢＫに値０をセットし、ＲＡＭ１１６にＲＯＭ１１４から読み出した復電時の設定を行う（ステップＳ３６）。また、電源投入時コマンド作成処理、つまりバックアップされていた遊技情報に応じた各種コマンドをＲＡＭ１１６の所定記憶領域に記憶させる処理を行う（ステップＳ３８）。
チェックサムが一致しているときには、バックアップフラグＢＫが値１であるか否かを判定する（ステップＳ３４）。バックアップフラグＢＫは、前回の電源断時に、遊技情報、チェックサムの値などが正常にバックアップされていることを表すフラグである。
バックアップフラグＢＫが値１であるときには、ＣＰＵ１１１はバックアップフラグＢＫに値０をセットし、ＲＡＭ１１６にＲＯＭ１１４から読み出した復電時の設定を行う（ステップＳ３６）。また、電源投入時コマンド作成処理、つまりバックアップされていた遊技情報に応じた各種コマンドをＲＡＭ１１６の所定記憶領域に記憶させる処理を行う（ステップＳ３８）。
上述の通り、本実施例では、チェックサムによってバックアップ情報が正常か否かを検査するとともに、バックアップフラグＢＫに基づいて主制御側電源断時処理が正常に終了された否かを検査している。本実施例では、この２重チェックによってバックアップ情報が不正行為により記憶されたものであるか否かを検査しているのである。
一方、ＲＡＭクリア報知フラグＲＣＬが値１のとき（ステップＳ２８）、つまりＲＡＭクリアスイッチが操作されているときには、後述する通りＲＡＭ１１６を初期化する処理を行う。チェックサムの値が一致していないとき、またはバックアップフラグＢＫが値０であるときも同様である（ステップＳ３２、Ｓ３４）。バックアップが正常に行われていないと判断されるからである。
ＲＡＭ１１６の初期化として、ＣＰＵ１１１は、まずＲＡＭ１１６の全領域に値０を書き込むことによって、ＲＡＭ１１６をクリアする（ステップＳ４０）。この処理によって、大当たり判定用乱数や初期値更新型のカウンタ等の値は初期値０にセットされる。
次に、ＣＰＵ１１１はＲＯＭ１１４から読み出した初期情報をＲＡＭ１１６にセットする（ステップＳ４２）。
そして、ＣＰＵ１１１はＲＡＭクリア報知を行う（ステップＳ４４）。ＲＡＭクリア報知とは、ＲＡＭクリアが行われたことを報知する音声出力を指示するＲＡＭクリア報知コマンドをサブ制御基板３１０に出力する処理である。コマンドを受け取った時のサブ制御基板３１０の動作は後述する。
ＲＡＭ１１６の初期化として、ＣＰＵ１１１は、まずＲＡＭ１１６の全領域に値０を書き込むことによって、ＲＡＭ１１６をクリアする（ステップＳ４０）。この処理によって、大当たり判定用乱数や初期値更新型のカウンタ等の値は初期値０にセットされる。
次に、ＣＰＵ１１１はＲＯＭ１１４から読み出した初期情報をＲＡＭ１１６にセットする（ステップＳ４２）。
そして、ＣＰＵ１１１はＲＡＭクリア報知を行う（ステップＳ４４）。ＲＡＭクリア報知とは、ＲＡＭクリアが行われたことを報知する音声出力を指示するＲＡＭクリア報知コマンドをサブ制御基板３１０に出力する処理である。コマンドを受け取った時のサブ制御基板３１０の動作は後述する。
以上の処理を完了すると、ＣＰＵ１１１は割り込み初期設定を行い（ステップＳ４６）、タイマ割り込み処理の割り込み周期を設定する。本実施形態では割り込み周期は４ｍｓとした。
ＣＰＵ１１１が割り込み許可設定を行うと（ステップＳ４８）、上述の割り込み周期でタイマ割り込み処理が繰り返し行われるようになる。
ＣＰＵ１１１が割り込み許可設定を行うと（ステップＳ４８）、上述の割り込み周期でタイマ割り込み処理が繰り返し行われるようになる。
次にＣＰＵ１１１は主制御側メイン処理を実行する。
この処理は、ウォッチドックタイマクリアレジスタＷＣＬに予め設定された値Ａをセットする（ステップＳ５０）。これはウォッチドックタイマをクリア設定するために必要な処理の一つである。本実施例では、この値Ａの他、後述する主制御タイマ割り込み処理において、値Ｂ、値Ｃが順次、設定された時に、ウォッチドックタイマがクリア設定されるように構成されている。
図示する通り、主制御側メイン処理はループを構成しているため、この処理が正常に繰り返されるとともに、主制御タイマ割り込み処理が周期的に行われる限り、ウォッチドックタイマクリアレジスタＷＣＬには、値Ａ、Ｂ、Ｃが順に設定され、ウォッチドッグタイマは常にクリア設定され続ける。これに対し、ＣＰＵ１１１の処理に異常が生じると、ウォッチドックタイマクリアレジスタＷＣＬのクリア設定が行われなくなるため、ＣＰＵ１１１は異常発生と判断し、リセットして電源投入時の処理（ステップＳ１０以降）を再度実行することになる。
この処理は、ウォッチドックタイマクリアレジスタＷＣＬに予め設定された値Ａをセットする（ステップＳ５０）。これはウォッチドックタイマをクリア設定するために必要な処理の一つである。本実施例では、この値Ａの他、後述する主制御タイマ割り込み処理において、値Ｂ、値Ｃが順次、設定された時に、ウォッチドックタイマがクリア設定されるように構成されている。
図示する通り、主制御側メイン処理はループを構成しているため、この処理が正常に繰り返されるとともに、主制御タイマ割り込み処理が周期的に行われる限り、ウォッチドックタイマクリアレジスタＷＣＬには、値Ａ、Ｂ、Ｃが順に設定され、ウォッチドッグタイマは常にクリア設定され続ける。これに対し、ＣＰＵ１１１の処理に異常が生じると、ウォッチドックタイマクリアレジスタＷＣＬのクリア設定が行われなくなるため、ＣＰＵ１１１は異常発生と判断し、リセットして電源投入時の処理（ステップＳ１０以降）を再度実行することになる。
ウォッチドックタイマクリアレジスタＷＣＬに値Ａを設定した後、停電予告信号の入力がないときには（ステップＳ５２）、ＣＰＵ１１１は非当落乱数更新処理を行う（ステップＳ５４）。先に示した乱数のうち当落判定（大当たり判定）にかかわらない乱数、即ち大当たり判定用初期値決定用乱数、リーチ判定用乱数、変動表示パターン用乱数及び大当たり図柄用初期値決定用乱数等を更新する。また、普通図柄当り判定用初期値決定用乱数及び普通図柄変動表示パターン用乱数等も更新する。
本実施例では、大当たり判定用乱数は、上述の大当たり判定用初期値決定用乱数から始まって、主制御側タイマ割り込み処理が行われるごとに値１ずつカウントアップされ、所定の上限値に至ると、今度は所定の下限値から再度、カウントアップされる。上述の非当落乱数更新処理では、大当たり判定用初期値決定用乱数が更新されるため、上述のカウントアップの開始点が変化し、大当たり判定用乱数が特定の値となる周期が変動する。こうすることで、一定の周期でカウントアップするという単純な処理によりながら、大当たり判定用乱数に乱数としての機能を果たさせることができる。他の乱数についても同様である。
ＣＰＵ１１１は、主制御側メイン処理として、以上で説明したステップＳ５０〜ステップＳ５４を繰り返し行う。
本実施例では、大当たり判定用乱数は、上述の大当たり判定用初期値決定用乱数から始まって、主制御側タイマ割り込み処理が行われるごとに値１ずつカウントアップされ、所定の上限値に至ると、今度は所定の下限値から再度、カウントアップされる。上述の非当落乱数更新処理では、大当たり判定用初期値決定用乱数が更新されるため、上述のカウントアップの開始点が変化し、大当たり判定用乱数が特定の値となる周期が変動する。こうすることで、一定の周期でカウントアップするという単純な処理によりながら、大当たり判定用乱数に乱数としての機能を果たさせることができる。他の乱数についても同様である。
ＣＰＵ１１１は、主制御側メイン処理として、以上で説明したステップＳ５０〜ステップＳ５４を繰り返し行う。
一方、停電予告信号が入力されている場合（ステップＳ５２）、ＣＰＵ１１１は主制御側電源断時処理を行う。停電予告信号は、パチンコ遊技機１の電源が遮断されたり、停電又は瞬停したりして、基準電圧が停電予告電圧より低くなった時に、電源基板が発する信号である。
主制御側電源断時処理では、ＣＰＵ１１１はまず割り込み禁止設定を行う（ステップＳ５６）。ＲＡＭ１１６のバックアップをとっている最中に、主制御側タイマ割り込み処理が行われてＲＡＭ１１６への書き込みがなされることを防ぐためである。
ＣＰＵ１１１は、次に停電クリア信号を出力する（ステップＳ５８）。また、開閉翼ソレノイド、開閉板ソレノイド、特別図柄表示装置４１、特別図柄記憶ランプ、普通図柄表示器、普通図柄記憶ランプ、遊技状態表示ランプ、小当り表示ランプ、ラウンド表示ランプ等に出力している駆動信号を停止する。
そして、ＲＡＭ１１６の遊技情報に基づいてチェックサム算出し（ステップＳ６０）、バックアップフラグＢＫに値１をセットする（ステップＳ６２）。これによりバックアップ情報の記憶が完了する。
ＣＰＵ１１１は、次に停電クリア信号を出力する（ステップＳ５８）。また、開閉翼ソレノイド、開閉板ソレノイド、特別図柄表示装置４１、特別図柄記憶ランプ、普通図柄表示器、普通図柄記憶ランプ、遊技状態表示ランプ、小当り表示ランプ、ラウンド表示ランプ等に出力している駆動信号を停止する。
そして、ＲＡＭ１１６の遊技情報に基づいてチェックサム算出し（ステップＳ６０）、バックアップフラグＢＫに値１をセットする（ステップＳ６２）。これによりバックアップ情報の記憶が完了する。
その後、ウォッチドックタイマのクリア設定を行って（ステップＳ６４）、無限ループに入り、電源が遮断されることによりＣＰＵ１１１の動作は停止する。但し、電源が遮断されない場合には、無限ループ内で、ウォッチドックタイマがクリア設定されなくなるため、所定時間経過後にＣＰＵ１１１にリセットがかかり、ＣＰＵ１１１は主制御側電源投入時処理（ステップ１０以降）を再び行う。
Ｅ２．主制御側タイマ割り込み処理：
図１１は主制御側タイマ割り込み処理のフローチャートである。メイン制御基板１１０のＣＰＵ１１１によって、所定の割り込み周期（本実施形態では、４ｍｓ）ごとに繰り返し行われる処理である。
処理を開始すると、ＣＰＵ１１１は、レジスタを退避してから（ステップＳ７０）ウォッチドックタイマクリアレジスタＷＣＬに値Ｂをセットし（ステップＳ７２）、割り込みフラグをクリアする（ステップＳ７４）。
以下、ＣＰＵ１１１は、図示する各処理を順次、実行する。これらの処理の実行順序は、図示した順序に限らない。
図１１は主制御側タイマ割り込み処理のフローチャートである。メイン制御基板１１０のＣＰＵ１１１によって、所定の割り込み周期（本実施形態では、４ｍｓ）ごとに繰り返し行われる処理である。
処理を開始すると、ＣＰＵ１１１は、レジスタを退避してから（ステップＳ７０）ウォッチドックタイマクリアレジスタＷＣＬに値Ｂをセットし（ステップＳ７２）、割り込みフラグをクリアする（ステップＳ７４）。
以下、ＣＰＵ１１１は、図示する各処理を順次、実行する。これらの処理の実行順序は、図示した順序に限らない。
スイッチ入力処理（ステップＳ７６）はパチンコ機の各種スイッチの信号を入力する処理である。入力する信号としては、普通入賞口、始動入賞口、大入賞口に入球した遊技球の検出信号、賞球の払出コマンドの受信時に払出制御基板２１０が出力するＡＣＫ信号、などが挙げられる。
タイマ減算処理（ステップＳ７８）は、種々の時間管理に利用されるタイマ値を減算する処理である。初期値が設定されたタイマ値が、この減算処理によって４ｍｓずつ減算され、値０になることで、初期値に相当する時間の経過を検出することができる。タイマ値は、管理対象となる時間ごとに設けられている。管理対象となる時間としては、例えば、変動表示パターンに従って特別図柄表示装置４１が点灯する時間、普通図柄変動表示パターンに従って普通図柄表示器が点灯する時間、払出制御基板２１０からのＡＣＫ信号を入力するまでの所要時間などが挙げられる。
当落乱数更新処理（ステップＳ８０）は、種々の乱数値をカウントアップ等する処理である。更新対象となる乱数は、大当たり判定用乱数、大当たり図柄用乱数、大当たり判定用初期値決定用乱数、大当たり図柄用初期値決定用乱数である。普通図柄当り判定用乱数、普通図柄当り判定用初期値決定用乱数もこの当落乱数更新処理により更新される。
種々の初期値決定用乱数は、主制御側メイン処理（図１０のステップＳ５４）及び主制御側タイマ割り込み処理の双方で更新されている。こうすることによって、ランダム性をより高めることができるからである。
種々の初期値決定用乱数は、主制御側メイン処理（図１０のステップＳ５４）及び主制御側タイマ割り込み処理の双方で更新されている。こうすることによって、ランダム性をより高めることができるからである。
賞球制御処理（ステップＳ８２）は、払出制御基板２１０へのコマンド送出処理である。例えば、遊技球が入賞した時には、遊技球を払い出す旨を払出制御基板２１０に指示する賞球コマンドを作成し、払出制御基板２１０に送信する。また、払出制御基板２１０からＡＣＫ信号が所定時間内に入力されないときには、払出制御基板２１０との接続状態を確認するためのセルフチェックコマンドなどを作成し、払出制御基板２１０に送信する。
枠コマンド受信処理（ステップＳ８４）は、パチンコ機の枠側に取り付けられている払出制御基板２１０からメイン制御基板１１０にコマンドを送る処理である。払出制御基板２１０のコマンドには、例えば賞球ユニットが球がみを起こして遊技球を払い出せないなどの異常を表す状態コマンドが挙げられる。
不正行為検出処理（ステップＳ８６）は、賞球に関する異常状態を確認し報知する処理である。例えば、大当たり遊技状態でないときに大入賞口に遊技球が入球したのを検知した場合には、ＣＰＵ１１１は異常と判断して入賞異常報知コマンドを作成し、サブ制御基板３１０に出力する。
特別図柄及び特別電動役物制御処理（ステップＳ８８）では、ＣＰＵ１１１は、まず始動入賞口への入賞が検出された時に、大当たり判定用乱及び大当たり図柄用乱数等の値を始動情報として記憶する。
始動情報を記憶する領域には、始動情報記憶ブロック０〜３の４つのブロックが設けられている。始動情報は、始動情報記憶ブロック０〜３の順に時系列的に記憶されている。
始動情報記憶ブロックはＦＩＦＯ（First In First Out）型のメモリ領域であり、格納された順に読み出しが行われる。始動情報記憶ブロック０の始動情報が読み出されると、始動情報記憶ブロック１以降の始動情報は順次、始動情報記憶ブロック０以降に繰り上げて格納される。
ＣＰＵ１１１は、始動情報が記憶されている始動情報記憶ブロックの数だけ保留球として特別図柄記憶ランプを点灯させる。このために、ＣＰＵ１１１は特別図柄記憶ランプの点灯数に応じて、点灯信号を設定し、サブ制御基板３１０に出力する。本実施形態では、保留数は最大４個に設定されている。
始動情報を記憶する領域には、始動情報記憶ブロック０〜３の４つのブロックが設けられている。始動情報は、始動情報記憶ブロック０〜３の順に時系列的に記憶されている。
始動情報記憶ブロックはＦＩＦＯ（First In First Out）型のメモリ領域であり、格納された順に読み出しが行われる。始動情報記憶ブロック０の始動情報が読み出されると、始動情報記憶ブロック１以降の始動情報は順次、始動情報記憶ブロック０以降に繰り上げて格納される。
ＣＰＵ１１１は、始動情報が記憶されている始動情報記憶ブロックの数だけ保留球として特別図柄記憶ランプを点灯させる。このために、ＣＰＵ１１１は特別図柄記憶ランプの点灯数に応じて、点灯信号を設定し、サブ制御基板３１０に出力する。本実施形態では、保留数は最大４個に設定されている。
ＣＰＵ１１１は、始動情報記憶ブロック０に始動情報として格納されている大当たり判定用乱数の値を、ＲＯＭ１１４に予め記憶されている大当たり判定値と比較する。両者が一致していれば大当たりと判定する。
大当たりと判定されたときは、大当たり図柄用乱数の値から、特別図柄表示装置４１に表示する大当り図柄を決定する。ＣＰＵ１１１は、更に、変動表示パターン用乱数に基づいて変動表示パターンを決定する。
上述した大当たり判定値との比較処理は、始動入賞口への入賞が検出されたか否かに関わらず、特別図柄及び特別電動役物制御処理（ステップＳ８８）を実行する際において、始動情報として格納されている大当たり判定用乱数が残っているとき、特別図柄の変動開始ごとに実行される。
大当たりと判定されたときは、大当たり図柄用乱数の値から、特別図柄表示装置４１に表示する大当り図柄を決定する。ＣＰＵ１１１は、更に、変動表示パターン用乱数に基づいて変動表示パターンを決定する。
上述した大当たり判定値との比較処理は、始動入賞口への入賞が検出されたか否かに関わらず、特別図柄及び特別電動役物制御処理（ステップＳ８８）を実行する際において、始動情報として格納されている大当たり判定用乱数が残っているとき、特別図柄の変動開始ごとに実行される。
ＣＰＵ１１１は、上述の判定結果によって決定した遊技状態、および変動表示パターンを踏まえた演出を行わせるための遊技演出コマンドを作成し、サブ制御基板３１０に送信する。また、遊技状態に応じて、役物のソレノイドの駆動信号も出力する。例えば大当たり遊技状態の時は、ＣＰＵ１１１は大入賞口の開閉板を開閉動作させる駆動信号を出力する。
普通図柄及び普通電動役物制御処理（ステップＳ９０）では、ＣＰＵ１１１は、特別図柄及び特別電動役物制御処理（ステップＳ８８）と同様に、普通図柄当り判定用乱数に基づく当たり判定、普通図柄の変動制御および当たり時において入賞口の開閉翼を開閉動作させるための開閉翼ソレノイドの駆動制御を行う。
ポート出力処理（ステップＳ９２）は、上述の種々の処理で説明した信号を、主制御Ｉ／Ｏポートの出力端子から出力する処理である。本実施例では、ＣＰＵ１１１は、上述の各処理の実行時には、それぞれ出力すべき信号を設定して一旦、出力情報記憶領域に記憶させておき、ポート出力処理において、出力情報記憶領域の情報に基づいて各種信号を出力する。出力すべき信号としては、例えば、払出制御基板２１０に対するＡＣＫ信号、大入賞口等の開閉板の開閉板ソレノイドへの駆動信号、大当たり情報出力信号、確率変動中情報出力信号、特別図柄表示情報出力信号、普通図柄表示情報出力信号、時短中情報出力情報、始動口入賞情報出力信号等の遊技に関する各種情報（遊技情報）、表示ランプを点灯させる信号などが挙げられる。
サブ統合基板コマンド送信処理（ステップＳ９４）は、上述の種々の処理で設定した制御信号をサブ制御基板３１０に出力する処理である。本実施例では、ＣＰＵ１１１は、上述の各処理の実行時には、それぞれ制御信号を設定して、一旦、送信情報記憶領域に記憶させておき、サブ統合基板コマンド送信処理において、送信情報記憶領域の情報に基づいて制御信号を送信する。送信情報としては、例えば、遊技演出コマンド、ＲＡＭクリア報知コマンド、賞球異常報知コマンド及び状態コマンド、およびメイン制御基板１１０と払出制御基板２１０との基板間の接続状態を確認するときにセットされるセルフチェックフラグの値に基づいてその接続状態に不具合が生じているときに作成される接続不具合コマンドなどが挙げられる。
ＣＰＵ１１１は、以上の処理を終えた後、ウォッチドックタイマクリアレジスタＷＣＬに値Ｃをセットする（ステップＳ９６）。この処理、ステップＳ７２の処理、および主制御側メイン処理（図１０のステップＳ５０）によって、ウォッチドックタイマクリアレジスタＷＣＬには、値Ａ、値Ｂそして値Ｃが順にセットされるため、ウォッチドックタイマがクリア設定される。
主制御側タイマ割り込み処理が開始された時点で、ＣＰＵ１１１は、汎用レジスタの内容をスタックに積んで退避させる。従って、以上の処理を完了すると、ＣＰＵ１１１は、スタックに積んで退避した内容を読み出し、もとのレジスタに書き込むことによって、レジスタの復帰を行い（ステップＳ９８）、割り込み許可の設定を行って、このルーチンを終了する。
Ｆ．サブ統合側リセット処理：
次に、サブ制御基板３１０が実行する制御処理について説明する。
図１２はサブ統合側リセット処理のフローチャートである。パチンコ遊技機１への電源投入に応じて、サブ制御基板３１０のＣＰＵによって実行される処理である。この処理は、停電又は瞬停によってリセットがかかった後の電力復旧時にも実行される。
処理が開始されると、ＣＰＵは、ＣＰＵを初期化する処理と、リセット後のウェイトタイマを設定する処理等の初期設定処理を行う（ステップＳ７００）。ＣＰＵは、初期設定処理中では割り込み禁止とし、初期設定処理のあと割り込み許可とする。
次に、サブ制御基板３１０が実行する制御処理について説明する。
図１２はサブ統合側リセット処理のフローチャートである。パチンコ遊技機１への電源投入に応じて、サブ制御基板３１０のＣＰＵによって実行される処理である。この処理は、停電又は瞬停によってリセットがかかった後の電力復旧時にも実行される。
処理が開始されると、ＣＰＵは、ＣＰＵを初期化する処理と、リセット後のウェイトタイマを設定する処理等の初期設定処理を行う（ステップＳ７００）。ＣＰＵは、初期設定処理中では割り込み禁止とし、初期設定処理のあと割り込み許可とする。
次に、ステップＳ７００に続いて、１６ｍｓ経過フラグＳＴが値１となるまで待つ（ステップＳ７０２）。１６ｍｓ経過フラグＳＴは、１６ｍｓを計時するフラグであり、１６ｍｓ経過したとき値１に設定される。フラグの値は、後述する２ｍｓタイマ割り込み処理で更新される。
１６ｍｓ経過フラグＳＴが値１であるときには（ステップＳ７０２）、１６ｍｓ経過フラグＳＴを値０でクリアする（ステップＳ７０４）。
その後、１６ｍｓ定常処理を実行していることを表す１６ｍｓ処理中フラグＳＰに値１をセットし（ステップＳ７０６）、１６ｍｓ定常処理を行う（ステップＳ７０８）。１６ｍｓ定常処理では、メイン制御基板１１０からの各種コマンドを解析するコマンド解析処理、パネル装飾ランプ１２、枠装飾ランプ３１（図１参照）の点灯制御を行うランプ処理、演出用の音声や警報音などの出力処理、装飾図柄制御基板３５０を介してＬＣＤ１６に演出用の画面を表示させる処理、これらの処理が正常に行われていることを監視するウォッチドックタイマ処理、および役物の駆動パターンをスケジューラにセットする処理等を行う。
その後、１６ｍｓ定常処理を実行していることを表す１６ｍｓ処理中フラグＳＰに値１をセットし（ステップＳ７０６）、１６ｍｓ定常処理を行う（ステップＳ７０８）。１６ｍｓ定常処理では、メイン制御基板１１０からの各種コマンドを解析するコマンド解析処理、パネル装飾ランプ１２、枠装飾ランプ３１（図１参照）の点灯制御を行うランプ処理、演出用の音声や警報音などの出力処理、装飾図柄制御基板３５０を介してＬＣＤ１６に演出用の画面を表示させる処理、これらの処理が正常に行われていることを監視するウォッチドックタイマ処理、および役物の駆動パターンをスケジューラにセットする処理等を行う。
１６ｍｓ定常処理が完了すると、ＣＰＵは１６ｍｓ処理中フラグＳＰに値０をセットする（ステップＳ７１０）。
ＣＰＵは、以上の処理（ステップＳ７０２〜Ｓ７１０）を、繰り返し実行する。
ＣＰＵは、以上の処理（ステップＳ７０２〜Ｓ７１０）を、繰り返し実行する。
サブ制御基板３１０は、１６ｍｓ定常処理を繰り返し実行する他、種々の割り込み処理を行う。かかる割り込み処理としては、２ｍｓタイマ割り込み、コマンド受信割り込み処理、コマンド受信終了割り込み処理があげられる。
２ｍｓタイマ割り込み処理では、１６ｍｓ定常処理で設定された役物の駆動パターンに基づいての駆動処理を行い、８回実行されるごとに１６ｍｓ経過フラグＳＴに値１をセットして１６ｍｓ定常処理の実行タイミングを管理する。１６ｍｓ経過フラグＳＴに値１をセットした時には、２ｍｓタイマ割り込み処理で使用した作業領域のバックアップを行う。
コマンド受信割り込み処理では、メイン制御基板１１０からのコマンド送信指示に従って、コマンドを受信する。本実施例では、コマンドは１６ビット（２バイト）で構成されている。通信線のハード的な制約上、メイン制御基板１１０からは、コマンドは４ビット×４回／パケットで送信される。サブ制御基板３１０は、これらを順次、受信し、再結合してコマンドを生成する。
コマンドの受信が完了すると、コマンド受信終了割り込み処理によって、信号受信時に使用するカウンタを値０にリセットしたり、正常に受信が完了しなかったコマンドを破棄するなどの処理を行う。
コマンドの受信が完了すると、コマンド受信終了割り込み処理によって、信号受信時に使用するカウンタを値０にリセットしたり、正常に受信が完了しなかったコマンドを破棄するなどの処理を行う。
Ｇ．払出制御基板の各種制御処理：
Ｇ１．払出制御側電源投入時処理：
次に、払出制御基板２１０が行う各種制御処理について説明する。
図１３〜１５は払出制御側電源投入時処理の一例を示すフローチャートである。ＣＰＵ２１１が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
Ｇ１．払出制御側電源投入時処理：
次に、払出制御基板２１０が行う各種制御処理について説明する。
図１３〜１５は払出制御側電源投入時処理の一例を示すフローチャートである。ＣＰＵ２１１が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
処理が開始されると、ＣＰＵ２１１は、割り込みのモードを設定する（ステップＳ３００）。本実施形態では、後述する払出制御側タイマ割り込み処理が優先的に行われるよう設定している。
次に、ＣＰＵ２１１は、Ｉ／Ｏの入出力設定を行うとともに、主制御側電源投入時処理（図９）のステップＳ１０と同様、エリア区分データの設定を行う（ステップＳ３０２）。
その後、ウェイトタイマ処理１によって、電源電圧が十分にあがるのを待つ（ステップＳ３０４）。本実施例では、待ち時間は２００ｍｓとした。
待ち時間を経過した後、ＲＡＭクリアスイッチが操作されている場合には（ステップＳ３０６），ＣＰＵ２１１は払出ＲＡＭクリア報知フラグＨＲＣＬに値１をセットし（ステップＳ３０８）、操作されていない場合にはフラグＨＲＣに値０を設定する（ステップＳ３１０）。ＲＡＭクリア報知フラグＨＲＣＬが値１の時には、例えば賞球ストック数、実球計数、駆動指令数、各種フラグ、各種情報等の払い出しに関する払出情報など、ＲＡＭ２１６に記憶されている種々の情報の消去を許容することを意味する。
次に、ＣＰＵ２１１は、Ｉ／Ｏの入出力設定を行うとともに、主制御側電源投入時処理（図９）のステップＳ１０と同様、エリア区分データの設定を行う（ステップＳ３０２）。
その後、ウェイトタイマ処理１によって、電源電圧が十分にあがるのを待つ（ステップＳ３０４）。本実施例では、待ち時間は２００ｍｓとした。
待ち時間を経過した後、ＲＡＭクリアスイッチが操作されている場合には（ステップＳ３０６），ＣＰＵ２１１は払出ＲＡＭクリア報知フラグＨＲＣＬに値１をセットし（ステップＳ３０８）、操作されていない場合にはフラグＨＲＣに値０を設定する（ステップＳ３１０）。ＲＡＭクリア報知フラグＨＲＣＬが値１の時には、例えば賞球ストック数、実球計数、駆動指令数、各種フラグ、各種情報等の払い出しに関する払出情報など、ＲＡＭ２１６に記憶されている種々の情報の消去を許容することを意味する。
ＣＰＵ２１１が、ＲＡＭ２１６へのアクセスを許可し（ステップＳ３１２）、スタックポインタの設定を行う（ステップＳ３１４）。これによって、例えば払出情報のＲＡＭ２１６への書き込み（記憶）又は読み出しが可能となり、ＣＰＵ２１１がレジスタの内容をＲＡＭ２１６内のスタック領域に待避することが可能となる。
次に、ＣＰＵ２１１は、主制御側電源投入時処理（図１０）のステップＳ２８〜Ｓ４８と同様の処理を実行する（Ｓ３１６〜Ｓ３３２）。ただし、払出制御基板２１０は、電源投入時コマンド作成処理およびＲＡＭクリア報知等（図９のステップＳ３８、Ｓ４４）は行わない。ステップＳ３１６〜Ｓ３３２の処理によって、ＲＡＭクリアスイッチが操作されている場合、および電源断時のバックアップが正常に行われていない場合を除き、ＲＡＭ２１６は電源断時の状態に復旧される。
次に、ＣＰＵ２１１は、停電予告信号が入力されていない場合には（ステップＳ３３４）、払出制御側メイン処理を１．７５ｍｓ周期で実行する。本実施例では、１．７５ｍｓごとに値０から値１に変化する１．７５ｍｓ経過フラグＨＴをＣＰＵ２１１が監視し、このフラグＨＴが値１となる時に（ステップＳ３３６）、ステップＳ３３８以降の処理を実行するものとした。１．７５ｍｓ経過フラグＨＴの更新は、１．７５ｍｓ周期で実行する割り込み処理で管理する。
払出制御側メイン処理では、ＣＰＵ２１１は１．７５ｍｓ経過フラグＨＴを値０でリセットした後（ステップＳ３３８）、外部ウォッチドックタイマ（外部ＷＤＴ）にクリア信号を出力する（ステップＳ３４０）。払出制御側メイン処理が正常に行われている限り、外部ＷＤＴは周期的にクリアされるが、異常が生じて外部ＷＤＴがクリアされなくなると、所定時間経過後に強制的にリセットがかかることになる。
払出制御側メイン処理では、以下に示す処理が行われる。
払出制御側メイン処理では、以下に示す処理が行われる。
ポート出力処理（ステップＳ３４２）では、ＣＰＵ２１１はＲＡＭ２１６に記憶された各種情報をＩ／Ｏから出力する。出力すべき情報としては、例えば、メイン制御基板１１０からのコマンドに対するアクノリッジ（ＡＣＫ）、払出モータ２１への駆動情報、払い出した賞球数情報、エラー表示情報などが挙げられる。
ポート入力処理（ステップＳ３４４）では、ＣＰＵ２１１はＩ／Ｏから各種信号を入力する。入力すべき情報としては、例えば、エラー解除スイッチ、回転角スイッチ、計数スイッチ、満タンスイッチ、ＣＲユニット等からの検出信号、メイン制御基板１１０からのＡＣＫ信号等が挙げられる。
タイマ更新処理（ステップＳ３４６）では、払出制御に関する種々の時間管理を行うタイマの値を、それぞれ減算する。この処理は１．７５ｍｓ周期で実行されるので、各タイマ値は１．７５ｍｓごとに減算される。管理対象となるタイマ値の例として、球がみ判定時間が５００５ｍｓ、スキップ判定時間が２２．７５ｍｓ、球抜き判定時間が６００６０ｍｓ、満タン判定時間が５０４ｍｓ、球切れ判定時間が１１９ｍｓにそれぞれ設定されている。タイマ更新処理によって、これらのタイマ値は１．７５ｍｓずつ減算される。各タイマ値の減算結果が値０になると、それぞれ上述の所定時間が経過したことになる。
ＣＲ通信処理（ステップＳ３４８）では、ＣＲユニットから貸球要求信号が入力されている時は、貸球要求信号に基づく貸球情報をＲＡＭ２１６の貸球情報記憶領域に記憶する。ＣＲユニットを制御する別ルーチンでは、この貸球情報に基づいて、遊技球の貸出が行われる。貸球要求信号に異常がある場合には、その旨を伝える貸球要求エラー情報を出力する。
満タン及び球切れチェック処理（ステップＳ３５０）では、ＣＰＵ２１１は、賞球を払い出す上皿が満タンか否かの判定、賞球の球切れの有無の判定を行う。これらの判定は、それぞれ満タンスイッチ、球切れスイッチからの検出信号に基づいて行うことができる。判定結果を安定させるため、それぞれの検出信号がＯＦＦからＯＮに変化した後、所定時間、継続してＯＮとなっている時に、満タンまたは球切れであると判定するようにした。
コマンド受信処理（ステップＳ３５２）では、ＣＰＵ２２１は、払い出しに関する各種コマンドをメイン制御基板１１０から受信する。
また、コマンド解析処理（ステップＳ３５４）では、受信したコマンドを解析する。
そして、解析結果に基づいて主要動作設定処理を行う（ステップＳ３５６）。ここで実行される処理としては、優先度の高い順に、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理などが挙げられる。
これらの処理内容については後述する。
また、コマンド解析処理（ステップＳ３５４）では、受信したコマンドを解析する。
そして、解析結果に基づいて主要動作設定処理を行う（ステップＳ３５６）。ここで実行される処理としては、優先度の高い順に、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理などが挙げられる。
これらの処理内容については後述する。
ＬＥＤ表示データ作成処理（ステップＳ３５８）では、球切れその他の異常時に、エラー表示用のＬＥＤへの表示データを生成して出力する。
コマンド送信処理（ステップＳ３６０）では、上述した状態情報記憶領域から各種情報を読み出し、この各種情報に基づいてコマンドを作成してメイン制御基板１１０に送信する。ポート出力処理（ステップＳ３４２）、ＣＲ通信処理（ステップＳ３４８）、ＬＥＤ表示データ作成処理（ステップＳ３５８）等では、説明の便宜上、種々のコマンド等を出力する旨を示したが、実際には、これらの処理では、ＣＰＵ２１１は、出力すべき情報を生成して一旦ＲＡＭ２１６の所定領域に格納しておき、コマンド送信処理（ステップＳ３６０）でＲＡＭ２１６から情報を読み出して出力するという手順をとっている。
コマンド送信処理（ステップＳ３６０）では、上述した状態情報記憶領域から各種情報を読み出し、この各種情報に基づいてコマンドを作成してメイン制御基板１１０に送信する。ポート出力処理（ステップＳ３４２）、ＣＲ通信処理（ステップＳ３４８）、ＬＥＤ表示データ作成処理（ステップＳ３５８）等では、説明の便宜上、種々のコマンド等を出力する旨を示したが、実際には、これらの処理では、ＣＰＵ２１１は、出力すべき情報を生成して一旦ＲＡＭ２１６の所定領域に格納しておき、コマンド送信処理（ステップＳ３６０）でＲＡＭ２１６から情報を読み出して出力するという手順をとっている。
ＣＰＵ２１１は、上述の一連の処理の最後に、外部ＷＤＴへのクリア信号の出力を停止する（ステップＳ３６２）。外部ＷＤＴは、クリア信号解除時間の計時を開始するため、クリア信号が再び出力されないまま、所定時間経過してしまうと、ＣＰＵ２１１に強制リセットがかかる状態となる。先に説明した通り、正常に払出制御側メイン処理が正常に実行されている限り、周期的にクリア信号が出力されるため（ステップＳ３４０）、リセットはかからない。
停電予告信号の入力があったときには（ステップＳ３３４）、ＣＰＵ２１１は割り込み禁止設定を行って（ステップＳ３６４）、ＲＡＭ２１６への書き込みを防ぐことにより、ＲＡＭ２１６に格納された払出情報等を保護する。次に、ＣＰＵ２１１は、払出モータ２１への駆動信号の出力を停止し（ステップＳ３６６）、遊技球の払い出しを停止する。また、外部ＷＤＴにクリア信号をＯＮ／ＯＦＦして（ステップＳ３６８）、外部ＷＤＴを一旦、クリアした後、再度、強制リセットのための計時を開始させる。
ＣＰＵ２１１は、ＲＡＭ２１６の記憶内容に基づいてチェックサムを算出しバックアップ領域に記憶させるとともに（ステップＳ３７０）、払出バックアップフラグＨＢＫに値１をセットする（ステップＳ３７２）。そして、ＣＰＵ２１１は、ＲＡＭ２１６へのアクセスの禁止設定を行い（ステップＳ３７４）、ＲＡＭ２１６に記憶されているバックアップ情報を保護する。
以上の処理を終えた後、ＣＰＵ２１１が無限ループに入る。
ＣＰＵ２１１は、ＲＡＭ２１６の記憶内容に基づいてチェックサムを算出しバックアップ領域に記憶させるとともに（ステップＳ３７０）、払出バックアップフラグＨＢＫに値１をセットする（ステップＳ３７２）。そして、ＣＰＵ２１１は、ＲＡＭ２１６へのアクセスの禁止設定を行い（ステップＳ３７４）、ＲＡＭ２１６に記憶されているバックアップ情報を保護する。
以上の処理を終えた後、ＣＰＵ２１１が無限ループに入る。
Ｇ２．主要動作設定処理：
次に、払出制御側メイン処理の主要動作設定処理（ステップＳ３５６）で行われる、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理について説明する。
次に、払出制御側メイン処理の主要動作設定処理（ステップＳ３５６）で行われる、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理について説明する。
球抜きスイッチ操作判定処理は、球抜きスイッチからの検出信号に基づいて、その操作がなされているか否かを判定する処理である。操作されている時は、ＣＰＵ２１１は球抜きフラグＲＭＶに値１をセットする。この判定結果は、後述する通り、賞球払出装置２０に払出動作を行わせるか否かの制御に活用される。
回転角スイッチ履歴作成処理は、賞球払出装置２０において、遊技球を１つずつ払い出すスプロケットの回転位置を、回転角スイッチからの検出信号に基づいて判断する。スプロケットが所定角度だけ回転するたびに、１バイトの記憶容量を有する回転角スイッチ検出履歴情報ＲＳＷに記録する。スプロケットはその姿勢に応じて、回転角スイッチの光を遮断／非遮断するように構成されており、回転角スイッチからは、遮断から非遮断への遷移およびその逆の遷移のそれぞれに応じて、値１又は値０が出力される。回転角スイッチ検出履歴情報ＲＳＷは、従前の信号を１ビットずつ上位にシフトした上で、回転角スイッチからの最新の検出信号を最下位ビットに格納する情報である。
スプロケット定位置判定スキップ処理は、スプロケットが定位置にあるか否かの定位置判定の実行を制御する処理である。
定位置判定をスキップする条件が整っていない時には、ＣＰＵ２１１は、回転角スイッチ検出履歴情報ＲＳＷと定位置判定値との対比によって定位置判定を行う。本実施例の定位置判定値は、「００００１１１１」、つまり上位４ビットが値０、下位４ビットが値１である。回転角スイッチ検出履歴情報ＲＳＷと定位置判定値の下位５ビットが一致していれば、スプロケットは定位置にあると判断されるため、ＣＰＵ２１１は定位置判定をスキップする。下位５ビットが値「０１１１１」となるのは、回転角スイッチが非遮断から遮断への遷移が少なくとも１回検出された後、遮断から非遮断に遷移した検出信号が４回の検出周期で連続して検出されたことをあらわしている。
定位置判定をスキップする条件が整っていない時には、ＣＰＵ２１１は、回転角スイッチ検出履歴情報ＲＳＷと定位置判定値との対比によって定位置判定を行う。本実施例の定位置判定値は、「００００１１１１」、つまり上位４ビットが値０、下位４ビットが値１である。回転角スイッチ検出履歴情報ＲＳＷと定位置判定値の下位５ビットが一致していれば、スプロケットは定位置にあると判断されるため、ＣＰＵ２１１は定位置判定をスキップする。下位５ビットが値「０１１１１」となるのは、回転角スイッチが非遮断から遮断への遷移が少なくとも１回検出された後、遮断から非遮断に遷移した検出信号が４回の検出周期で連続して検出されたことをあらわしている。
球がみ判定処理は、スプロケットに遊技球が噛み込んで動かなくなる状態、いわゆる球がみ状態が生じているか否かを、回転角スイッチ検出履歴情報ＲＳＷに回転角スイッチからの検出信号があるか否かに基づいて判定する処理である。回転角スイッチの光を非遮断から遮断に遷移した状態の検出信号がある場合には、球がみは生じていないと判断する。判断結果は、球がみ判定中フラグＶＡＬに格納する。球がみが生じていない時には値０、生じている時には値１で表す。
賞球用賞球ストック数加算処理は、メイン制御基板１１０からの賞球コマンドを解析して、新たに払い出す球数を求め、従来の払出球数のうち、まだ払出が完了していない未払い数に加算して、払い出すべき残数を求める処理である。
貸球用賞球ストック数加算処理は、ＣＲユニットからの貸球要求信号に基づいて払い出す球数を加算する処理である。ＣＰＵ２１１は、貸球要求信号があると、未払いの賞球数を表す賞球ストック数ＰＢＳに、新たに貸し出すべき貸球数ＲＢＶを加算して、払出すべき遊技球の総数を求める。もっとも、本実施例では、貸球よりも賞球を優先して扱うため、賞球の払い出しが完了してから、貸球の払い出しを行うように制御される。
ストック監視処理とは、遊技者が遊技球を上皿に満タンにした状態で遊技を続けていないか監視する処理である。ＣＰＵ２１１は、賞球ストック数ＰＢＳが予め設定されたしきい値ＴＨ（本実施例では５０とした）以上になると、注意フラグＣＡに値１をセットする。このフラグの値に基づき、払出制御基板２１０からメイン制御基板１１０にコマンドが送信され、扉枠装飾ランプの点灯による報知が行われる。
払出球抜き判定設定処理は、賞球払出装置２０の動作の制御処理である。遊技状態等に応じて、賞球払出装置２０に、貯留皿への賞球の払出し、賞球タンク２７及びタンクレール２６からの遊技球の抜き取り、又はこのような払い出しや排出を行わないといういずれかの動作を行わせる処理である。
図１６は払出球抜き判定設定処理の一例を示すフローチャートである。ＣＰＵ２１１が、払出制御側メイン処理（図１５）の主要動作設定処理（ステップＳ３５６）において実行する処理である。
図１６は払出球抜き判定設定処理の一例を示すフローチャートである。ＣＰＵ２１１が、払出制御側メイン処理（図１５）の主要動作設定処理（ステップＳ３５６）において実行する処理である。
処理を開始するとＣＰＵ２１１は、球がみ中フラグＰＢＥが値０、即ち払出モータ２１に球がみが生じていない時には、賞球ストック数ＰＢＳをＲＡＭ２１６から読み出す（ステップＳ４７２）。賞球ストック数ＰＢＳが値０より大きい場合、即ち払い出すべき遊技球の残数がある場合には（ステップＳ４７４）、上皿が遊技球で満タンでなければ（ステップＳ４７６）、払出設定処理を行う（ステップＳ４７８）。払出設定処理は、払出モータ２１を駆動して遊技球を払い出すための設定を行う処理である。処理内容は後述する。
上皿が遊技球で満タンのときには、払出不能と判断し、このルーチンを終了する。
上皿が遊技球で満タンのときには、払出不能と判断し、このルーチンを終了する。
ＣＰＵ２１１は、球がみ中フラグＰＢＥが値１、つまり球がみが生じている時（ステップＳ４７０）または、賞球ストック数ＰＢＳが値０のとき、つまり未払い出し球数がないときには、球抜きフラグＲＭＶが値１であれば（ステップＳ４８０）、球抜き設定処理を行う（ステップＳ４８２）。球抜き設定処理とは、賞球タンク２７及びタンクレール２６に貯留されている遊技球を排出する処理である。処理内容は後述する。球抜きフラグＲＭＶが値０であれば、球抜きは不要と判断して、何も行わずにこのルーチンを終了する。
図１７は球抜き設定処理の一例を示すフローチャートである。払出球抜き判定設定処理（図１６）のステップＳ４８２に相当する処理であり、賞球タンク２７及びタンクレール２６に貯留されている遊技球を排出するための処理である。
処理を開始し、球抜き判定時間が経過するまでの間（ステップＳ５３０）、ＣＰＵ２１１は、球抜き動作を行うよう払出モータ２１への駆動信号を出力する（ステップＳ５３６）。球抜き判定時間の時間管理は、先に説明した通り払出制御側メイン処理（図１５）のステップＳ３４６で行われている。
球抜き判定時間が経過すると（ステップＳ５３０）、ＣＰＵ２１１は払出モータ２１への駆動信号を停止して（ステップＳ５３２）、球抜き動作を終了する。そして、球抜きが完了したと判断して、ＣＰＵ２１１は、球抜きフラグＲＭＶに値０をセットし（ステップＳ５３４）、このルーチンを終了する。
処理を開始し、球抜き判定時間が経過するまでの間（ステップＳ５３０）、ＣＰＵ２１１は、球抜き動作を行うよう払出モータ２１への駆動信号を出力する（ステップＳ５３６）。球抜き判定時間の時間管理は、先に説明した通り払出制御側メイン処理（図１５）のステップＳ３４６で行われている。
球抜き判定時間が経過すると（ステップＳ５３０）、ＣＰＵ２１１は払出モータ２１への駆動信号を停止して（ステップＳ５３２）、球抜き動作を終了する。そして、球抜きが完了したと判断して、ＣＰＵ２１１は、球抜きフラグＲＭＶに値０をセットし（ステップＳ５３４）、このルーチンを終了する。
図１８は払出設定処理の一例を示すフローチャートである。払出設定処理は、払出モータ２１を駆動して遊技球を払い出す設定を行う処理である。
処理が開始されると、ＣＰＵ２１１は駆動指令数ＤＲＶをＲＡＭ２１６から読み出す（ステップＳ４９０）。駆動指令数ＤＲＶは、あと何個分の遊技球を払い出すように払出モータ２１を駆動するかを表す変数である。
処理が開始されると、ＣＰＵ２１１は駆動指令数ＤＲＶをＲＡＭ２１６から読み出す（ステップＳ４９０）。駆動指令数ＤＲＶは、あと何個分の遊技球を払い出すように払出モータ２１を駆動するかを表す変数である。
駆動指令数ＤＲＶが値０のとき（ステップＳ４９２）、つまり未払いの遊技球数がゼロ個であるときには、払出モータ２１への駆動信号の出力を停止する（ステップＳ４９４）。
そして、賞球ストック数ＰＢＳおよび実球計数ＰＢをＲＡＭ２１６から読み出す（ステップＳ４９６、Ｓ４９８）。実球計数ＰＢとは、払出モータ２１が実際に払い出した遊技球の球数を計数スイッチからの検出信号に基づいてカウントした値である。
賞球ストック数ＰＢＳから実球計数ＰＢを引いた値が未払いの遊技球数となるから、ＣＰＵ２１１は、この値で、賞球ストック数ＰＢＳ及び駆動指令数ＤＲＶを更新し（ステップＳ５００）、実球計数ＰＢに値０をセットし（ステップＳ５０２）、このルーチンを終了する。
そして、賞球ストック数ＰＢＳおよび実球計数ＰＢをＲＡＭ２１６から読み出す（ステップＳ４９６、Ｓ４９８）。実球計数ＰＢとは、払出モータ２１が実際に払い出した遊技球の球数を計数スイッチからの検出信号に基づいてカウントした値である。
賞球ストック数ＰＢＳから実球計数ＰＢを引いた値が未払いの遊技球数となるから、ＣＰＵ２１１は、この値で、賞球ストック数ＰＢＳ及び駆動指令数ＤＲＶを更新し（ステップＳ５００）、実球計数ＰＢに値０をセットし（ステップＳ５０２）、このルーチンを終了する。
駆動指令数ＤＲＶが値０でないとき（ステップｓ４９２）、つまり未払いの遊技球があるときには、払出モータ２１に駆動信号を出力する（ステップＳ５０４）。
ＣＰＵ２１１は、球がみ判定中フラグＶＡＬが値０（ステップＳ５０６）、即ち球がみが生じていない場合には、遊技球が払い出されていることを意味するから、スプロケットが定位置となるごとに、未払い数を表す駆動指令数ＤＲＶから値１を引く（ステップＳ５０８）。また、計数スイッチからの検出信号があれば（ステップＳ５１０）、実際に遊技球の払出が検出されたことを意味するから、実球計数ＰＢを値１増加させる（ステップＳ５１２）。計数スイッチからの検出信号がない場合には、実球計数ＰＢをカウントアップすることなく、このルーチンを終了する。
上述のステップＳ５１０において、計数スイッチからの検出信号の有無の判断は、払出モータへの駆動信号の出力から、実際に計数スイッチで遊技球が検出されるまでの所要時間以上の待ち時間を経てから行うことが好ましい。
ＣＰＵ２１１は、球がみ判定中フラグＶＡＬが値０（ステップＳ５０６）、即ち球がみが生じていない場合には、遊技球が払い出されていることを意味するから、スプロケットが定位置となるごとに、未払い数を表す駆動指令数ＤＲＶから値１を引く（ステップＳ５０８）。また、計数スイッチからの検出信号があれば（ステップＳ５１０）、実際に遊技球の払出が検出されたことを意味するから、実球計数ＰＢを値１増加させる（ステップＳ５１２）。計数スイッチからの検出信号がない場合には、実球計数ＰＢをカウントアップすることなく、このルーチンを終了する。
上述のステップＳ５１０において、計数スイッチからの検出信号の有無の判断は、払出モータへの駆動信号の出力から、実際に計数スイッチで遊技球が検出されるまでの所要時間以上の待ち時間を経てから行うことが好ましい。
球がみ判定中フラグＶＡＬが値１のとき（ステップＳ５０６）、つまり球がみが生じているときには、球がみ判定時間が経過するまで（ステップＳ５１４）、球がみを解消させるように払出モータ２１を動作させる駆動信号を出力する（ステップＳ５１６）。また、払出モータ２１による球がみ動作を行っていることを示す球がみ中フラグＰＢＥに値１をセットし（ステップＳ５１８）、このルーチンを終了する。
球がみ判定時間が経過したときには（ステップＳ５１４）、払出モータ２１への駆動信号を停止し（ステップＳ５２０）、球がみ動作を終了させる。また、球がみ中フラグＰＢＥに値０をセットして（ステップＳ５２２）、このルーチンを終了する。
Ｈ．効果：
実施例で説明した種々の制御処理において、メイン制御基板１１０および払出制御基板２１０が出力する種々のコマンドは、一旦、ＲＡＭ１１６、２１６に蓄えられた後、所定のタイミングでＲＡＭ１１６、２１６から読み出されて出力される。また、制御処理で用いられる種々のフラグや、情報もＲＡＭ１１６、２１６上に構築されたワークを利用して管理されている。
このように、実施例の制御処理では、ＲＡＭ１１６、２１６に頻繁にアクセスが行われる。
実施例で説明した種々の制御処理において、メイン制御基板１１０および払出制御基板２１０が出力する種々のコマンドは、一旦、ＲＡＭ１１６、２１６に蓄えられた後、所定のタイミングでＲＡＭ１１６、２１６から読み出されて出力される。また、制御処理で用いられる種々のフラグや、情報もＲＡＭ１１６、２１６上に構築されたワークを利用して管理されている。
このように、実施例の制御処理では、ＲＡＭ１１６、２１６に頻繁にアクセスが行われる。
本実施例では、図６〜８で説明した通り、メイン制御基板１１０、払出制御基板２１０のＣＰＵ１１１、２１１は、それぞれＲＡＭ１１６、２１６に対して、ロード／ストアコマンドおよびイン／アウトコマンドの双方でアクセスすることができる。このように疑似ＲＡＭは、イン／アウトコマンドでアクセスできる分、アクセス１回につき１バイトずつプログラム容量を削減することができる。プログラム中に疑似ＲＡＭへのイン／アウトコマンドでのアクセス箇所が増えるほど、プログラム容量の削減効果は大きくなる。
図１９は疑似ＲＡＭの効果を示す説明図である。ある遊技機において、疑似ＲＡＭの有無でのプログラム容量の変化を比較して示した。
最上段は、疑似ＲＡＭを設けない場合である。つまり、ＲＡＭへのアクセスは、全てロード／ストアコマンドによって行われる場合を示している。この時の容量は５５０バイト強となっている。
２〜４段目は、疑似ＲＡＭを設けた場合である。それぞれ疑似ＲＡＭの容量を６４バイト、１２８バイト、１９２バイトに変化させた場合を示した。図示する通り、プログラムの容量は、疑似ＲＡＭが６４バイトの場合に１０％、１２８バイトの場合に１８％、１９２バイトの場合に３１％削減される。
このように、本実施例によれば、イン／アウトコマンドでＲＡＭへのアクセスを可能とする回路、つまりエリア区分判定部１２０を設けることによって、プログラムの容量を削減することが可能となる。ＲＡＭへのアクセスコマンド一つ当たりの削減量は１バイトに過ぎないが、頻繁に使用されるコマンドであるため、制御プログラム全体では、大きな削減効果を生むことができるのである。
最上段は、疑似ＲＡＭを設けない場合である。つまり、ＲＡＭへのアクセスは、全てロード／ストアコマンドによって行われる場合を示している。この時の容量は５５０バイト強となっている。
２〜４段目は、疑似ＲＡＭを設けた場合である。それぞれ疑似ＲＡＭの容量を６４バイト、１２８バイト、１９２バイトに変化させた場合を示した。図示する通り、プログラムの容量は、疑似ＲＡＭが６４バイトの場合に１０％、１２８バイトの場合に１８％、１９２バイトの場合に３１％削減される。
このように、本実施例によれば、イン／アウトコマンドでＲＡＭへのアクセスを可能とする回路、つまりエリア区分判定部１２０を設けることによって、プログラムの容量を削減することが可能となる。ＲＡＭへのアクセスコマンド一つ当たりの削減量は１バイトに過ぎないが、頻繁に使用されるコマンドであるため、制御プログラム全体では、大きな削減効果を生むことができるのである。
Ｉ．変形例：
制御基板の回路構成は、以下に示す通り、種々の変形例が可能である。ここでは、メイン制御基板１１０の変形例を示すが、払出制御基板２１０についても同様の変形例が適用可能である。
Ｉ１．回路構成の変形例（１）：
図２０はメイン制御基板の変形例（１）を示す説明図である。実施例では、ＩＯにアクセスするためのアドレス空間を確保しておく必要上、疑似ＲＡＭ領域は、８ビットのアドレス空間の一部にとどまる例を示した。変形例では、８ビットのアドレス空間全体を疑似ＲＡＭ領域とすることができる回路例を示す。
制御基板の回路構成は、以下に示す通り、種々の変形例が可能である。ここでは、メイン制御基板１１０の変形例を示すが、払出制御基板２１０についても同様の変形例が適用可能である。
Ｉ１．回路構成の変形例（１）：
図２０はメイン制御基板の変形例（１）を示す説明図である。実施例では、ＩＯにアクセスするためのアドレス空間を確保しておく必要上、疑似ＲＡＭ領域は、８ビットのアドレス空間の一部にとどまる例を示した。変形例では、８ビットのアドレス空間全体を疑似ＲＡＭ領域とすることができる回路例を示す。
変形例の回路では、メモリエリアデコーダ１１３ＡおよびＩＯデコーダ１２２の構成が、実施例（図６）と相違する。その他の構成は、実施例と同じであるため説明を省略する。
メモリエリアデコーダ１１３Ａは、アドレスに基づいてアクセス先がＲＯＭ、ＲＡＭ、ＩＯ領域（受信バッファ１２３ｒ、送信バッファ１２３ｓ）のいずれに当たるかを判断し、それぞれチップセレクタ信号ＭＣＳ２、ＭＣＳ１、およびＭＩＯＣＳ１、ＭＩＯＣＳ２を出力する。ここでは２種類のＩＯを備える例を示したが、更に多くのＩＯを設けても良い。この場合には、メモリエリアデコーダ１１３Ａから、各ＩＯに対してチップセレクタ信号が接続される。
メモリエリアデコーダ１１３Ａは、アドレスに基づいてアクセス先がＲＯＭ、ＲＡＭ、ＩＯ領域（受信バッファ１２３ｒ、送信バッファ１２３ｓ）のいずれに当たるかを判断し、それぞれチップセレクタ信号ＭＣＳ２、ＭＣＳ１、およびＭＩＯＣＳ１、ＭＩＯＣＳ２を出力する。ここでは２種類のＩＯを備える例を示したが、更に多くのＩＯを設けても良い。この場合には、メモリエリアデコーダ１１３Ａから、各ＩＯに対してチップセレクタ信号が接続される。
変形例の構成では、エリア区分判定部１２０は実施例と同様の機能を果たす（図６、図７参照）。つまり、イン／アウトコマンドが入力された時、指定された８ビットのアドレス値と、エリア区分データ１２１とを比較して、アクセス先がＩＯか疑似ＲＡＭ領域かを判定し、ＩＯエリア識別信号またはチップセレクタ信号ＭＣＳ０を出力する。
変形例の構成によれば、実施例と同様に、８ビットのアドレス空間の一部を疑似ＲＡＭ領域に割り当てることができる。この場合には、イン／アウトコマンドが入力された時に、エリア区分判定部１２０がアクセス先を切り換える機能を果たすことになる。
変形例では、更に、８ビットのアドレス空間全体を疑似ＲＡＭ領域に割り当てることも可能となる。エリア区分データ１２１に、「ＦＦＨ」、つまり８ビットのアドレス空間の最大値を設定しておけば、エリア区分判定部１２０は無条件に疑似ＲＡＭ領域へのアクセスが要求されているものと判断するようになり、アドレスバスＡ７〜Ａ０によって確保し得るＲＡＭ１１６の疑似ＲＡＭ領域全体にアクセスすることが可能となる。
この時、ＩＯへのアクセスはロード／ストアコマンドによって確保される。メモリエリアデコーダ１１３Ａにおいて、ＲＡＭの全領域を除く範囲にＩＯ領域を設定しておけばよい。具体的には、アドレス空間の上位の所定ビットの差異によって、ＲＡＭ１１６、ＲＯＭ１１４、ＩＯ領域を規定することになる。こうしておけば、ＲＡＭ１１６，ＩＯのそれぞれに対して、下位８ビット分のアドレスを確保することができる。
この時、ＩＯへのアクセスはロード／ストアコマンドによって確保される。メモリエリアデコーダ１１３Ａにおいて、ＲＡＭの全領域を除く範囲にＩＯ領域を設定しておけばよい。具体的には、アドレス空間の上位の所定ビットの差異によって、ＲＡＭ１１６、ＲＯＭ１１４、ＩＯ領域を規定することになる。こうしておけば、ＲＡＭ１１６，ＩＯのそれぞれに対して、下位８ビット分のアドレスを確保することができる。
ＩＯへのアクセスを行う場合、ＣＰＵ１１１がＩＯ領域に対応するアドレスを指定してロード／ストアコマンドを出力すると、メモリエリアデコーダ１１３Ａはアクセス先がＩＯであると判断してチップセレクタ信号ＭＩＯＣＳ１、ＭＩＯＣＳ２のいずれかをアクティブにする。この結果、指定されたＩＯにアクセスすることが可能となる。
また、メモリエリアデコーダ１１３Ａは、アドレスＡ１５〜Ａ０の全空間に基づいてチップセレクタの出力が可能であるため、変形例の回路によれば、ＲＡＭおよびＩＯの双方にロード／ストアコマンドでアクセスすることが可能である。
また、実施例と同様、ＲＡＭ１１６の一部が疑似ＲＡＭ領域となるようエリア区分判定部１２０のエリア区分データ１２１において設定しておけば、疑似ＲＡＭ領域に対しては、イン／アウトコマンドでアクセス可能となる。この時、疑似ＲＡＭ領域に割り当てられなかった領域、つまり８ビットのアドレス空間の最後の方の領域は、イン／アウトコマンドでアクセス可能なＩＯ領域となる。
このように設定することにより、ＲＡＭ１１６およびＩＯそれぞれの一部について、ロード／ストアコマンドおよびイン／アウトコマンドの双方でアクセスすることが可能となる。
また、実施例と同様、ＲＡＭ１１６の一部が疑似ＲＡＭ領域となるようエリア区分判定部１２０のエリア区分データ１２１において設定しておけば、疑似ＲＡＭ領域に対しては、イン／アウトコマンドでアクセス可能となる。この時、疑似ＲＡＭ領域に割り当てられなかった領域、つまり８ビットのアドレス空間の最後の方の領域は、イン／アウトコマンドでアクセス可能なＩＯ領域となる。
このように設定することにより、ＲＡＭ１１６およびＩＯそれぞれの一部について、ロード／ストアコマンドおよびイン／アウトコマンドの双方でアクセスすることが可能となる。
このように変形例の回路によれば、ＲＡＭ１１６およびＩＯの双方について、ロード／ストアコマンド、イン／アウトコマンドの双方でのアクセスが可能となる。疑似ＲＡＭ領域を大きくすれば、イン／アウトコマンドでＲＡＭ１１６にアクセスすることができる分、プログラムの削減効果も大きくなる。しかし、一方、疑似ＲＡＭ領域を大きくすることによって、ＩＯへのアクセスにロード／ストアコマンドを使用する必要が生じると、その分、プログラムサイズが大きくなる。ＲＡＭ１１６およびＩＯへのアクセス数は、プログラムの内容によって異なるから、上述の相反する効果を考慮して、プログラムサイズを最小にすることができる最適の疑似ＲＡＭ領域のサイズもプログラムごとに求めることができる。
Ｉ２．回路構成の変形例（２）：
図２１はメイン制御基板の変形例（２）を示す説明図である。この変形例では、ＲＡＭ１１６の全領域を疑似ＲＡＭ領域とし、ＩＯへのアクセスはロード／ストアコマンドによって行う回路例を示す。
図２１はメイン制御基板の変形例（２）を示す説明図である。この変形例では、ＲＡＭ１１６の全領域を疑似ＲＡＭ領域とし、ＩＯへのアクセスはロード／ストアコマンドによって行う回路例を示す。
図示する通り、この変形例の回路では、エリア区分判定部１２０は存在しない。ＣＰＵ１１１は、ＲＡＭ１１６にアクセスする際には、イン／アウトコマンドとともに、下位アドレスＡ７〜Ａ０を指定する。ＩＯＲＥＱは、直接、ＲＡＭ１１６のチップセレクタ信号として入力されているため、イン／アウトコマンドは無条件にＲＡＭ１１６へのアクセスを意味することになる。ＣＰＵ１１１は、イン／アウトコマンドによって、ＲＡＭ１１６の下位アドレスＡ７〜Ａ０に対応する全領域へのアクセスが可能となる。
一方、メモリエリアデコーダ１１３Ｂからは、チップセレクタ信号ＩＯＣＳ１，ＩＯＣＳ２が受信バッファ１２３ｒ、送信バッファ１２３ｓにそれぞれ出力される。ＣＰＵ１１１が、ロード／ストアコマンドを出力すると、メモリエリアデコーダ１１３Ｂは、指定されたアドレスに基づいてＲＯＭ１１４、ＩＯ（受信バッファ１２３ｒ、送信バッファ１２３ｓ）のいずれへのアクセスかを判断し、チップセレクタ信号ＭＣＳ２、ＩＯＣＳ１，ＩＯＣＳ２のいずれかをアクティブにする。この結果、ＲＯＭおよびＩＯにそれぞれアクセスすることが可能となる。
この変形例の回路によれば、ＲＡＭ１１６へのアクセスを全てイン／アウトコマンドで行うことができるため、プログラムサイズを削減することができる。また、エリア区分判定部１２０を設けなくてもすむ分、回路構成が簡素なもので済むという利点もある。
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができることはいうまでもない。
実施例では、パチンコ機１への適用例を示したが、本発明はスロットマシンへの適用も可能である。
また、実施例では、メイン制御基板１１０、払出制御基板２１０の双方に疑似ＲＡＭを設ける構成を示したが、いずれか一方にのみ設けても良い。
図２０、２１で示した変形例は、それぞれ払出基板に適用することも可能である。
実施例では、ＲＡＭ領域にイン／アウトコマンドでアクセス可能とする例を示したが、同様の構成をＲＯＭに適用することによって、インコマンドでＲＯＭにアクセス可能としてもよい。
実施例では、パチンコ機１への適用例を示したが、本発明はスロットマシンへの適用も可能である。
また、実施例では、メイン制御基板１１０、払出制御基板２１０の双方に疑似ＲＡＭを設ける構成を示したが、いずれか一方にのみ設けても良い。
図２０、２１で示した変形例は、それぞれ払出基板に適用することも可能である。
実施例では、ＲＡＭ領域にイン／アウトコマンドでアクセス可能とする例を示したが、同様の構成をＲＯＭに適用することによって、インコマンドでＲＯＭにアクセス可能としてもよい。
１…パチンコ機
２…外枠
３…本体枠
４…遊技盤
４ａ…表示部
４ｂ…操作スイッチ
５…扉枠
６…下部前面カバー板
７…カバー
８…ハンドル
９…発射レール
１０…打球発射装置
１２…パネル装飾ランプ
１６…ＬＣＤ
２０…賞球払出装置
２１…払出モータ
２２…払出球検出器
２３…モータ駆動センサ
２５…球通路
２６…タンクレール
２７…賞球タンク
２９…スピーカ
３１…枠装飾ランプ
３２、３４…ランプ中継基板
４１…特別図柄表示装置
４２…入賞検出器
４３…大入賞口ソレノイド
４７…発射制御基板
４８…タッチ検出部
４９…発射モータ
５０…ガラス板
１００…遊技制御基板ボックス
１１０…メイン制御基板
１１１…ＣＰＵ
１１２…バスバッファ
１１３、１１３Ａ、１１３Ｂ…メモリエリアデコーダ
１１３ｄ…エリア区分データ
１１４…ＲＯＭ
１１５…選択部
１１６…ＲＡＭ
１２０…エリア区分判定部
１２１…エリア区分データ
１２２…ＩＯデコーダ
１２３…パラレル入出力ポート
１２３ｓ…送信バッファ
１２３ｒ…受信バッファ
１２４…シリアル入出力制御部
１２４ｓ…ＳＰ変換部
１２４ｐ…ＰＳ変換部
２００…払出制御基板ボックス
２００Ｕ…基板ユニット
２１０…払出制御基板
２１１…ＣＰＵ
２１２…バスバッファ
２１３…メモリエリアデコーダ
２１４…ＲＯＭ
２１５…選択部
２１６…ＲＡＭ
２２０…エリア区分判定部
２２１…エリア区分データ
２２２…ＩＯデコーダ
２２３…受信バッファ
２２４…送信バッファ
３１０…サブ制御基板
３５０…装飾図柄制御基板
３５１…ＣＰＵ
３５２…ＲＡＭ
３５３…ＲＯＭ
３５６…キャラＲＯＭ
３５６Ｃ…コントローラ
３５６Ｎ…ＮＡＮＤ型フラッシュメモリ
３５７…パネルインタフェース
３５８…フレームメモリ
２…外枠
３…本体枠
４…遊技盤
４ａ…表示部
４ｂ…操作スイッチ
５…扉枠
６…下部前面カバー板
７…カバー
８…ハンドル
９…発射レール
１０…打球発射装置
１２…パネル装飾ランプ
１６…ＬＣＤ
２０…賞球払出装置
２１…払出モータ
２２…払出球検出器
２３…モータ駆動センサ
２５…球通路
２６…タンクレール
２７…賞球タンク
２９…スピーカ
３１…枠装飾ランプ
３２、３４…ランプ中継基板
４１…特別図柄表示装置
４２…入賞検出器
４３…大入賞口ソレノイド
４７…発射制御基板
４８…タッチ検出部
４９…発射モータ
５０…ガラス板
１００…遊技制御基板ボックス
１１０…メイン制御基板
１１１…ＣＰＵ
１１２…バスバッファ
１１３、１１３Ａ、１１３Ｂ…メモリエリアデコーダ
１１３ｄ…エリア区分データ
１１４…ＲＯＭ
１１５…選択部
１１６…ＲＡＭ
１２０…エリア区分判定部
１２１…エリア区分データ
１２２…ＩＯデコーダ
１２３…パラレル入出力ポート
１２３ｓ…送信バッファ
１２３ｒ…受信バッファ
１２４…シリアル入出力制御部
１２４ｓ…ＳＰ変換部
１２４ｐ…ＰＳ変換部
２００…払出制御基板ボックス
２００Ｕ…基板ユニット
２１０…払出制御基板
２１１…ＣＰＵ
２１２…バスバッファ
２１３…メモリエリアデコーダ
２１４…ＲＯＭ
２１５…選択部
２１６…ＲＡＭ
２２０…エリア区分判定部
２２１…エリア区分データ
２２２…ＩＯデコーダ
２２３…受信バッファ
２２４…送信バッファ
３１０…サブ制御基板
３５０…装飾図柄制御基板
３５１…ＣＰＵ
３５２…ＲＡＭ
３５３…ＲＯＭ
３５６…キャラＲＯＭ
３５６Ｃ…コントローラ
３５６Ｎ…ＮＡＮＤ型フラッシュメモリ
３５７…パネルインタフェース
３５８…フレームメモリ
Claims (7)
- 所定の遊技媒体を用いて遊技を行う遊技機であって、
前記遊技の進行を統合制御する主制御装置と、
所定の条件下で、前記遊技媒体を遊技者に払い出す払出装置と、
前記主制御装置からの指示情報に従って、前記払出しを制御する払出制御装置とを有し、
前記主制御装置と払出制御装置とは、双方向通信可能な通信線で接続されており、
前記払出制御装置は、
前記払出制御を実行するためのＣＰＵと、
前記ＣＰＵが実行するプログラムを格納するためのメモリとしてのＲＯＭと、
前記払出制御に用いられる種々の情報を格納するためのメモリとしてのＲＡＭと、
前記払出制御において、前記払出制御装置の外部との信号を入出力するための入出力ポートとを有し、
前記ＣＰＵは、メモリへのアクセスに使用されるコマンドであって２バイト以上のアドレス値を含むコマンド体系を有するメモリアクセスコマンドと、外部との信号の入出力に使用されるコマンドであって入出力先を指定するためのアドレス値が前記メモリアクセスコマンドよりも１バイト以上少ないコマンド体系を有する入出力ポートアクセスコマンドとを使用可能であり、
前記入出力ポートアクセスコマンドに応じて稼働すべき対象を指定する入出力ポートリクエスト信号は、前記ＣＰＵから直接または間接に前記ＲＡＭに入力可能に構成されている遊技機。 - 請求項１記載の遊技機であって、
前記入出力ポートアクセスコマンドで指定されるアドレス値に基づいて、アクセス先を前記ＲＡＭおよび入出力ポートに切り換え、前記ＲＡＭおよび入出力ポートのいずれかをアクティブにするセレクタ信号を出力するエリア区分判定部を備え、
前記入出力ポートリクエスト信号は、前記ＣＰＵから前記エリア区分判定部に入力されている遊技機。 - 請求項２記載の遊技機であって、更に、
前記メモリアクセスコマンドで指定されるアドレス値の上位所定桁に基づいて、アクセス先となる前記ＲＯＭおよびＲＡＭのいずれかをアクティブにするためのメモリセレクト信号を出力するメモリエリアデコード部を有し、
前記メモリアクセスコマンドに応じて稼働すべき対象を指定するメモリリクエスト信号は、前記ＣＰＵから前記メモリエリアデコード部に入力されている遊技機。 - 請求項２または３記載の遊技機であって、
前記ＲＡＭのアドレス空間と、前記入出力ポートアクセスコマンドで指定可能なアドレス空間とが等しい遊技機。 - 請求項２〜４いずれか記載の遊技機であって、
前記エリア区分判定部は、前記入出力ポートで指定されるアドレス値が、先頭アドレスを含む所定範囲内の時に、アクセス先を前記ＲＡＭと判断する遊技機。 - 請求項２〜５いずれか記載の遊技機であって、
前記エリア区分判定部は、前記アクセス先の判定に使用するエリア区分データを記憶するエリア区分データ記憶部を有し、
前記ＣＰＵは、起動時に前記エリア区分データ記憶部に、前記エリア区分データを設定する遊技機。 - 請求項３記載の遊技機であって、
前記メモリエリアデコード部は、更に、前記上位所定桁に基づいて、前記入出力ポートをアクティブにする入出力ポートセレクト信号を出力可能である遊技機。
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