JP4167695B2 - 遊技機 - Google Patents

Description

本発明は、画像表示制御に係る制御プログラムを実行する副制御基板を有する遊技機に関し、特に、画像表示機能の信頼性を確保することが可能な遊技機に関する。

一般に、遊技機用のコンピュータシステムは、遊技の統括的な制御に係る制御プログラムを実行する主制御基板と、画像表示制御に係る制御プログラムを実行する副制御基板と、から構成されており、各々の制御プログラムは、各々の制御基板に搭載されたＲＯＭ（Read Only Memory）に格納されている。また、副制御基板には、制御プログラムを格納するＲＯＭとは別に、静止画像データ，動画データなどのコンテンツデータを格納するキャラクタＲＯＭが搭載されている。

例えば、液晶表示パネルを有する遊技機では、その液晶表示パネルを使用して様々な視覚的演出が行われる。具体的には、上述した副制御基板が、上述した主制御基板からの指令に基づいて、画像表示制御に係る制御プログラムを実行し、キャラクタＲＯＭから種々のコンテンツデータを読み出し、所定のキャラクタ画像や背景画像を構成し、これを液晶表示パネルに表示させる。このようにして、液晶表示パネルでは、例えばキャラクタ画像が突然現れたり、移動したり、消えたり、光ったりするなど、様々な視覚的演出が行われる。

現在の遊技機において、液晶表示パネルの表示解像度は、３２０ピクセル×２４０ピクセルのＱＶＧＡや６４０ピクセル×４８０ピクセルのＶＧＡが主流であり、キャラクタ画像や背景画像を構成するコンテンツデータは比較的小さな容量となっている。そのため、副制御基板は、容量の小さいコンテンツデータを転送・演算処理する能力があれば足りることから、例えば８ビット又は１６ビットマイコンを搭載した制御基板が用いられている。

ところが近年になって、液晶表示パネルの高解像度化が進み、例えば８００ピクセル×６００ピクセルのＳＶＧＡや１０２４ピクセル×７６８ピクセルのＸＧＡ、更には１２８０ピクセル×１０２４ピクセルのＳＸＧＡといった高解像度の液晶表示パネルが登場してきている。このような高解像度の液晶表示パネルを、遊技機における視覚的演出（例えば大容量のコンテンツデータを必要とする３次元コンピュータグラフィックスなど）に使用しようと考えた場合、高解像度の利点を損なわないようにするために、従来よりも容量の大きなコンテンツデータを迅速かつ安定に転送・演算処理することが必要になる。

そこで、副制御基板に、従来から搭載しているマイコンではなく、３２ビットのマイクロプロセッサや高性能グラフィックスＬＳＩ（Large Scale Integration）を搭載し、一般に事務用パソコンやサーバシステムに使用されている汎用アーキテクチャシステム（例えばｘ８６アーキテクチャシステム）を構築することによって、大容量コンテンツデータに基づく精緻かつ多彩な視覚的演出を行うことを考える。

具体的には、副制御基板用のコンピュータシステムとして、例えば特許文献１に開示されたコンピュータシステムを構築することが考えられる。特許文献１に開示されたコンピュータシステムでは、ＣＰＵ（Central Processing Unit）等とハードディスクドライブがシステムバスを介して接続されており、このハードディスクドライブよって、ハードディスクから大容量コンテンツデータを読み出したり、ハードディスクに大容量コンテンツデータを書き込んだりする。また、特許文献１には開示されていないが、近年になって、ＮＡＮＤ（Not AND）型フラッシュメモリがハードディスクにとって代わりつつある。なお、ＮＡＮＤ型フラッシュメモリとは、書き換え可能な不揮発性半導体メモリの一種のことである。

このように、副制御基板用のコンピュータシステムにおいて、ハードディスクやＮＡＮＤ型フラッシュメモリを用いて、大容量コンテンツデータを迅速かつ安定に転送・演算処理することによって、精緻かつ多彩な視覚的演出を実現できるとも考えられる。

特開２００６−１８８１３号公報（段落番号［００１６］、図１）

しかしながら、副制御基板用のコンピュータシステムにおいて、大容量コンテンツデータを記憶する記憶装置として、書き換え可能なハードディスクやＮＡＮＤ型フラッシュメモリを用いるとなると、画像表示機能の信頼性が低下するという問題がある。

詳細に説明すると、副制御基板用のコンピュータシステムでは、不正なデータ変更やデータ削除が行われることを事前に防ぐため、画像表示制御に係る制御プログラムやコンテンツデータの改変（すなわち書き換え処理）が許されていない。そのため、精緻かつ多彩な視覚的演出を行うために、副制御基板用のコンピュータシステムとして汎用アーキテクチャシステムを構築する一方で、データ改変を防ぐために、コンテンツデータを記憶する記憶装置として読出専用のＲＯＭを用いてしまうと、仮に、書き換え指令が読出専用のＲＯＭに送られた場合、ＲＯＭの故障を招来したり、副制御基板に搭載されたＣＰＵなどの各種電気要素が安定動作しなくなったりするなど、画像表示機能の信頼性を損ない兼ねない。

本発明は、以上の点に鑑みてなされたものであり、その目的は、副制御基板用のコンピュータシステムとして汎用アーキテクチャシステム（例えばｘ８６アーキテクチャシステム）を構築した場合であっても、画像表示機能の信頼性を保つことが可能な遊技機を提供することにある。

以上のような課題を解決するために、本発明は、以下のものを提供する。

（１） 遊技の統括的な制御に係る制御プログラムを実行する主制御基板と、画像表示制御に係る制御プログラムを実行する副制御基板と、少なくとも、前記画像表示制御に用いる画像データを記憶する書き換え不可能な画像データメモリを有するメモリ部と、前記副制御基板に配置され、前記主制御基板からの指示に基づき前記画像データメモリに対してコマンドを送信する情報処理ユニットと、を有する遊技機において、前記画像データメモリと前記情報処理ユニットとの間に介在し、前記情報処理ユニットから書込コマンドを受信したとき、当該書込コマンドを無効化させるメモリコントローラを備え、前記メモリコントローラは、読出コマンドを受信したとき、前記画像データメモリから当該読出コマンドに基づく画像データを読み出し、これを前記情報処理ユニットへ送信するコマンド処理実行手段を備え、前記コマンド処理実行手段は、前記書込コマンドを受信したとき、コマンド処理を実行することなく、コマンド処理が完了した旨のレスポンスデータを、前記情報処理ユニットへ送信することを特徴とする遊技機。

本発明によれば、主制御基板と、副制御基板と、画像表示制御に用いる画像データを記憶する画像データメモリを有するメモリ部と、副制御基板に配置されるとともに、画像データメモリに対してコマンド送信する情報処理ユニットと、を有する遊技機に、画像データメモリと情報処理ユニットとの間に介在し、情報処理ユニットから書込コマンドを受信したとき、その書込コマンドを無効化させるメモリコントローラを設けることとしたので、仮に、情報処理ユニットから画像データメモリに向けて書込コマンドが送られたとしても、画像データメモリに届く前にメモリコントローラで無効化される。

従って、副制御基板用のコンピュータシステムで読出専用の画像データメモリ（例えばマスクＲＯＭやＯＴＰ（One Time Programmable）ＲＯＭなど）を用いた場合であっても、その画像データメモリが書込コマンドを受信するのを防止することができるため、画像データメモリの故障を防いだり、副制御基板に搭載された各種電気要素が安定動作しなくなるのを防いだりすることができ、ひいては画像表示機能の信頼性を保つことができる。

ここで、メモリコントローラは、情報処理ユニットから受信した書込コマンドを「無効化させる」機能を有しているが、この無効化の態様は、実際に画像データメモリに対して書き込み処理を行わないような態様であれば如何なるものであっても構わない。例えば、受信した書込コマンドを無視してもよいし、受信した書込コマンドを破棄してもよいし、書込コマンドを受信したとき、エラー処理を実行して、書き込み不可である旨を情報処理ユニットに送信してもよい。更には、後述するように、コマンド処理が完了した旨のレスポンスデータを情報処理ユニットに送信してもよい。

本発明によれば、上述したメモリコントローラに、読出コマンドを受信すれば、画像データメモリから画像データを読み出して、これを情報処理ユニットへ送信する一方で、書込コマンドを受信すれば、コマンド処理を実行することなく、コマンド処理が完了した旨のレスポンスデータを情報処理ユニットへ送信しうるコマンド処理実行手段を設けることとしたので、情報処理ユニットから見れば、メモリコントローラにおいて読出コマンドも書込コマンドも正常に処理されているように見える一方で、画像データメモリから見れば、読出コマンドは届くが自己を故障せしめ兼ねない書込コマンドは届かない。

従って、上述した遊技機と同様に、副制御基板用のコンピュータシステムで書き換え不可能な画像データメモリを用いた場合であっても、画像データメモリの故障や、副制御基板に搭載された各種電気要素の不安定動作を防ぐことができ、ひいては画像表示機能の信頼性を保つことができる。

（２） 前記情報処理ユニットから送信される前記コマンドは、ＡＴＡ／ＡＴＡＰＩ又はＵＳＢ規格に準拠したコマンドであることを特徴とする遊技機。

本発明によれば、上述した情報処理ユニットから送信されるコマンドは、ＡＴＡ（AT Attachment）／ＡＴＡＰＩ（AT Attachment Packet Interface）規格か、或いは、ＵＳＢ（Universal Serial Bus）規格に準拠したコマンドであることとしたので、一般的に広く普及しているＡＴＡバス，ＡＴＡＰＩバス又はＵＳＢバスと、画像表示制御に用いる画像データを記憶する画像データメモリ（例えばマスクＲＯＭやＯＴＰＲＯＭなど）との間に介在し、書込コマンドを無効化させるメモリコントローラによって、汎用性を確保しつつ、画像表示機能の信頼性を保つことができる。

以上説明したように、本発明は、書込コマンドを無効化させるメモリコントローラを利用することとしているので、画像表示制御に用いる画像データを記憶する画像データメモリに書込コマンドが届くのを防いで、画像データメモリの故障等を防ぎ、ひいては画像表示機能の信頼性を保つことができる。

以下、本発明を実施するための最良の形態について、図面に基づいて説明する。

［スロットマシンの外観構成］
図１は、本発明の実施の形態に係るスロットマシン１の外観構成を示す図である。なお、本実施形態においては、遊技機の一例としてスロットマシン１を採用しているが、その他、例えばパチンコ機など視覚的な演出が行われる遊技機であれば、如何なるものであっても構わない。

図１において、本発明の実施の形態に係るスロットマシン１は、前面が開放している箱形形状を有している筐体２と、この筐体２に対して開閉自在に取り付けられている前扉３とを備えている。前扉３の中央部正面には、正面パネル４が装着されている。この正面パネル４の主要部には、表示窓５が形成されている。この表示窓５は、主として、筐体２内の３つの回転リール６ａ〜６ｃを観察するためのものである。

表示窓５の左側には、５つの賭けライン表示ランプ７ａ〜７ｅが設けられている。これら賭けライン表示ランプ７ａ〜７ｅは、１回の遊技において有効化された賭けラインを示すために点灯するランプである。他方、表示窓５の右側には、スタートランプ８、投入指示ランプ９、リプレイランプ１０、ＡＴ告知ランプ１１及びゲームオーバーランプ１２が設けられている。表示窓５上には、当該表示窓５の窓面を横切る５本の賭けライン１３ａ〜１３ｅが設けられている。表示窓５の下方には、払出数表示器１４、ゲーム数表示器１５及びクレジット数表示器１６が設けられている。これらは７セグメント表示器であって、正面パネル４上で左から右に向かってこの順で配置されている。

前扉３の上部には、上パネル１７が装着されている。この上パネル１７の中央部には、ＬＣＤ１８が設けられている。ＬＣＤ１８は、役抽選の抽選結果に関する情報を画像として遊技者に表示（告知）するものであって、役抽選によって当選した役の入賞を支援する。役抽選の抽選結果として内部的に役が成立した場合には、その役の入賞を示す図柄や目押しをアシストするキャラクタ画像や背景画像などを表示する。このように、ＬＣＤ１８において、遊技者に対する視覚的な演出が行われる。

ＬＣＤ１８を挟んだ左右両側には、一対のスピーカー１９ａ，１９ｂが上パネル１７に装着されている。これらスピーカー１９ａ，１９ｂは、遊技の状況に応じて効果音を発するためのものである。他方、前扉３の下部には、下パネル２０が装着されている。この下パネル２０には、機種名及びイメージデザイン等が印刷されており、その下方には、メダル払出口２１及びメダル受け皿２２が設けられている。

正面パネル４と下パネル２０との間には、操作部２３が設けられている。この操作部２３には、メダル投入口２４、ベットボタン２５、始動レバー２６、停止ボタン２７ａ〜２７ｃ及びクレジット／精算切替ボタン２８が備えられている。メダル投入口２４は、操作部２３の上面の右側に配置されている。ベットボタン２５は、メダル投入口２４から投入されたメダルを何枚賭けるかを設定する際に使用されるボタンであって、操作部２３の上面の始動レバー２６及び停止ボタン２７ａの中間位置に配置されている。

マニュアル投入モードでゲームを行う際には、投入指示ランプ９が点灯又は点滅している間に、メダルをメダル投入口２４に投入する。それゆえ、有効化される賭けラインは、メダルの投入枚数によって異なる。有効化された賭けライン、即ち有効ライン上において、予め定める役の成立を示す図柄の組み合わせが揃うことによって、その役が入賞した場合には、その入賞役の種類に応じた枚数のメダルがメダル払出口２１からメダル受け皿２２に払い出される。

他方、クレジットモードにおいて有効化される賭けラインは、ベットボタン２５の押圧回数によって異なる。有効ライン上で予め定める役の成立を示す図柄の組み合わせが揃うことによって、その役が入賞した場合には、クレジットの上限を超えない範囲で払い出されるメダル数がクレジットとしてスロットマシン１にストアされる。クレジットの上限を超える場合には、その上限を超えた数のメダルがメダル払出口２１からメダル受け皿２２に払い出される。

マニュアル投入モード或いはクレジットモードの手順に則して賭け対象となるメダルの枚数が設定されると、制御装置１００（図３参照）は、この設定された賭け枚数分のメダルを取り込む。このメダルの取り込みにより、遊技を開始する条件が整う。このとき、スタートランプ８が点灯又は点滅する。このスタートランプ８の作動状態において、始動レバー２６が操作されると、制御装置１００は、全ての回転リール６ａ〜６ｃを一斉に回転させる。

停止ボタン２７ａ〜２７ｃを押圧操作すると、その操作に対応する回転リールの回転が停止する。全回転リール６ａ〜６ｃの回転が停止したときに、有効ライン上に予め定める役の成立を示す図柄の組み合わせが揃うと、制御装置１００は、入賞役の種類に従って、予め定められている利益を上記メダルの入力モードに応じた態様で遊技者に付与する。

［内部構成］
図２は、本発明の実施の形態に係るスロットマシン１の内部構成を示す図である。

図２において、筐体２内には、回転リール６ａ〜６ｃ、ホッパー３０、及び確率設定ボックス３１などが備えられている。

回転リール６ａ〜６ｃは、筐体２内の中央部に配置されている。一方で、ホッパー３０は、メダルの貯留・放出を行うための手段であって、回転リール６ａ〜６ｃの下方において、筐体２の底面に取り付けられている。また、確率設定ボックス３１は、ホッパー３０の左側において、筐体２の底面に取り付けられている。この確率設定ボックス３１には、キースイッチＳＷ１、確率設定スイッチＳＷ２、及びリセットスイッチＳＷ３（図４参照）などが内蔵されている。

［電気的構成］
図３は、本発明の実施の形態に係るスロットマシンの電気的構成を示すブロック図である。

図３において、本発明の実施の形態に係るスロットマシン１に内蔵された制御装置１００は、遊技の統括的な制御に係る制御プログラムを実行する主制御基板（主制御部）２００と、この主制御基板２００からの指令に基づいて、画像表示制御に係る制御プログラムを実行する副制御基板（副制御部）３００と、これら主制御基板２００及び副制御基板３００の両者を中継するＩ／Ｏポート４００とを備えている。副制御基板３００は、Ｉ／Ｏポート４００を介して、主制御基板２００からのワンウェイ通信で接続されている。換言すると、副制御基板３００には、主制御基板２００からのみアクセス可能となっている。また、本実施形態では、副制御基板３００に、画像表示制御に係る制御プログラムだけでなく、音出力制御に係る制御プログラムも実行しうるようにしている。

図４は、図３に示す主制御基板２００の電気的構成を示すブロック図である。

図４において、主制御基板２００は、ＣＰＵ２００１と、ＲＡＭ２００２と、ＲＯＭ２００３と、クロックパルス発生回路２００４と、乱数発生器２００５と、モーター駆動制御回路２００６と、表示器駆動制御回路２００７と、ホッパー駆動制御回路２００８と、ランプ駆動制御回路２００９と、を備えている。

ＣＰＵ２００１は、スロットマシン１の制御中枢を司るものであって、ＲＯＭ２００３に格納されているプログラムに従って種々の制御を行う。このＣＰＵ２００１の制御対象は、回転リール６ａ〜６ｃの駆動源であるステッピングモーターＳＭＬ，ＳＭＣ，ＳＭＲ、払出数表示器１４、ゲーム数表示器１５、クレジット数表示器１６、賭けライン表示ランプ７ａ〜７ｅ、スタートランプ８、投入指示ランプ９、リプレイランプ１０、ＡＴ告知ランプ１１、ゲームオーバーランプ１２、及びメダルの貯留・放出を行うホッパー３０を挙げることができる。これら各制御要素に対する制御信号は、それぞれモーター駆動制御回路２００６、表示器駆動制御回路２００７、ランプ駆動制御回路２００９、及びホッパー駆動制御回路２００８を介して、ＣＰＵ２００１から与えられる。

ＣＰＵ２００１には、ベットボタン２５、始動レバー２６、停止ボタン２７ａ〜２７ｃ、及びクレジット／精算切替ボタン２８の各操作信号と、メダル投入検知センサ１５００及びメダル排出検知センサー６００の各センシング出力と、回転位置検出回路７００の検出信号と、キースイッチＳＷ１、確率設定スイッチＳＷ２、及びリセットスイッチＳＷ３の各スイッチング信号とが与えられる。

停止ボタン２７ａ〜２７ｃの操作信号は、回転リール停止信号処理回路８００によって所定の処理が施された後、回転リール停止信号としてＣＰＵ２００１に入力される。

メダル投入検知センサ１５００は、メダル投入口２４（図１参照）から投入されたメダルを検知するためのセンサーであって、メダル投入口２４に関連して設けられている。他方、メダル排出検知センサー６００は、ホッパー３０のメダル排出位置に関連して設けられており、そのセンシング信号は、メダル排出完了信号処理回路９００によって所定の処理が施された後、メダル排出完了信号としてＣＰＵ２００１に入力される。

回転位置検出回路７００は、ステッピングモーターＳＭＬ，ＳＭＣ，ＳＭＲに送るパルスをカウントするなどして、回転リール６ａ〜６ｃの回転位置を検出するものであって、回転リール６ａ〜６ｃに関連して設けられた光センサーや、ステッピングモーターＳＭＬ，ＳＭＣ，ＳＭＲの近傍に設けられたロータリエンコーダを含んでいる。回転リール６ａ〜６ｃの回転が停止したときに、ＣＰＵ２００１は、回転位置検出回路７００の検出信号に基づいて、有効ライン上での回転リール６ａ〜６ｃの停止図柄の種類を特定する。

キースイッチＳＷ１、確率設定スイッチＳＷ２、及びリセットスイッチＳＷ３は、上述した確率設定ボックス３１（図２参照）に内蔵されている。キースイッチＳＷ１は、遊技モードと確率設定モードとを互いに切り替えるためのスイッチである。他方、確率設定スイッチＳＷ２は、複数種類の役の成立についての抽選に関する設定レベルを設定するためのスイッチであって、そのスイッチング信号は、キースイッチＳＷ１によって確率設定モードになっている場合に限り、ＣＰＵ２００１に入力が受け付けられる。

遊技を開始する前に、遊技者によりメダル投入口２４にメダルが投入され、その検出信号が入力されるか、或いは、ベットボタン２５が押圧操作され、その操作信号が入力されると、ＣＰＵ２００１は、入力された操作信号が示す値に応じた枚数のメダルを賭け対象としてスロットマシン１に投入させる。

遊技を開始するために、遊技者によって始動レバー２６が操作され、その操作信号が入力されると、ＣＰＵ２００１は、回転リール６ａ〜６ｃの回転を開始させるべく、モーター駆動制御回路２００６を介してステッピングモーターＳＭＬ，ＳＭＣ，ＳＭＲに始動信号を出力する。そうすると、回転リール６ａ〜６ｃの回転が開始される。その結果、表示窓５内において回転リール６ａ〜６ｃの図柄の変動が開始される。

他方、回転リール６ａ〜６ｃの回転を停止するために、遊技者によって停止ボタン２７ａ〜２７ｃが押圧操作され、その操作信号が入力されると、ＣＰＵ２００１は、操作された停止ボタン２７ａ〜２７ｃに対応する回転リール６ａ〜６ｃの回転を停止させるべく、モーター駆動制御回路２００６を介してステッピングモーターＳＭＬ，ＳＭＣ，ＳＭＲに停止信号を出力する。その結果、表示窓５内において回転リール６ａ〜６ｃの図柄の変動が順次停止される。

ＲＡＭ２００２は、ＣＰＵ２００１のワーキングエリアとして機能する。それゆえ、ＲＡＭ２００２の所定のメモリ領域上では、ＣＰＵ２００１によって、遊技や図柄変動の制御に必要なフラグや変数の値の書き込み及び読み出しが行われる。

ＲＯＭ２００３には、スロットマシン１を制御してメダルを払い出すための遊技プログラムと、この遊技プログラムで用いる変数の初期値と、が格納されている。また、役に対応する乱数値データの範囲を示す参照テーブルも、設定レベルに応じて複数格納されている。さらに、回転リール６ａ〜６ｃの回転位置と図柄種類との位置関係を記憶した図柄テーブルも格納されている。

クロックパルス発生回路２００４は、基準クロックパルスを発生させるための回路であって、発生させた基準クロックパルスをＣＰＵ２００１に供給する。乱数発生器２００５は、役の成立に関する役抽選（電子抽選）に用いるものであって、所定範囲の乱数を常時発生させる。そして、ＣＰＵ２００１により、この発生させた乱数の中から任意の乱数が所定のタイミングで抽出される。

表示器駆動制御回路２００７は、ＣＰＵ２００１からの指示信号に基づいて表示器駆動信号を生成し、この生成した表示器駆動信号を払出数表示器１４，ゲーム数表示器１５，クレジット数表示器１６に与える。その結果、払出数表示器１４，ゲーム数表示器１５，クレジット数表示器１６は、所定のデータを表示する。

ホッパー駆動制御回路２００８は、ＣＰＵ２００１からの指示信号に基づいてホッパー駆動信号を生成し、この生成したホッパー駆動信号をホッパー３０に与える。その結果、ホッパー３０は、貯留しているメダルをメダル受け皿２２に放出する。

ランプ駆動制御回路２００９は、ＣＰＵ２００１からの指示信号に基づいてランプ駆動信号を生成し、この生成したランプ駆動信号を賭けライン表示ランプ７ａ〜７ｅ，スタートランプ８，投入指示ランプ９，リプレイランプ１０，ＡＴ告知ランプ１１，ゲームオーバーランプ１２に与える。その結果、これらの各種ランプは、所定のタイミングで点灯又は点滅する。

主制御基板２００の制御の結果としての遊技状況は、Ｉ／Ｏポート４００を介して、副制御基板３００に全てコマンドとして送信される。例えば、上述した役抽選に当選し、かつ、ＬＣＤ１８において視覚的演出を行わせることが決定された際には、ＬＣＤ１８において視覚的演出を行わせるためのコマンド等が副制御基板３００に送信される。

ここで、本実施形態に係るスロットマシン１では、副制御基板３００において、副制御基板用のコンピュータシステムとして汎用アーキテクチャシステム（例えばｘ８６アーキテクチャシステム）が構築されている。この副制御基板３００の電気的構成については、図５を用いて詳述する。

図５は、図３に示す副制御基板３００の電気的構成を示すブロック図である。

図５に示すように、副制御基板３００は、情報処理ユニット３０１と、バス３０２と、ＩＤＥ（Integrated Drive Electronics）インターフェース３０３と、メモリコントローラ３０４と、メモリモジュール３０５と、ＬＣＤ駆動制御回路３０６と、音出力制御回路３０７と、を備えている。

情報処理ユニット３０１は、副制御基板３００の制御中枢を司るものであって、Ｉ／Ｏポート４００を介して送られてきた（主制御基板２００からの）指示に従って、各種情報処理を実行する。例えば、主制御基板２００からの指示に基づき、メモリモジュール３０５に対して各種コマンドを送信する。なお、情報処理ユニット３０１は、ＣＰＵだけでなく、システムメモリ（システムＲＯＭ）やワーキングメモリ（ＷＲＡＭ）も有している。システムメモリには、システム起動時などに実行されるＢＩＯＳ（Basic Input/Output System）プログラムとともに、画像表示制御に係る制御プログラム（例えばＬＣＤ１８に画像を表示させるためのプログラムなど）が格納されている。なお、本実施形態では、画像表示制御に係る制御プログラムは、情報処理ユニット３０１に格納されていることとしたが、例えばメモリモジュール３０５内に格納されても構わない。また、本実施形態では、画像演出パターンに関する抽選テーブルなども情報処理ユニット３０１に格納されていることとしたが、例えばメモリモジュール３０５内に格納されても構わない。

バス３０２は、ＬＣＤ駆動制御回路３０６や音出力制御回路３０７などのシステム要素を情報処理ユニット３０１に結合するものである。また、バス３０２には、ＩＤＥインターフェース３０３やＩ／Ｏポート４００なども接続されている。なお、バス３０２には様々な種類のものがあり、例えば、ＡＴＡバス，ＡＴＡＰＩバス，ＰＣＩ（Peripheral Components Interconnect）バス，ＡＧＰ（Accelerated Graphics Port）バス，ＩＳＡ（Industry Standard Architecture）バス，ＭＣＡ（Micro Channel Architecture）バス，ＶＥＳＡ（Video Electronics Standards Association）ローカルバスなど、その種類の如何は問わない。

音出力制御回路３０７は、情報処理ユニット３０１からの指示に基づいて音出力信号を生成し、この生成した音出力信号をスピーカ１９に与える。その結果、スピーカ１９は効果音を発する。

ＬＣＤ駆動制御回路３０６は、主に、ＧＰＵ（Graphics Processing Unit）３０６１と、ＲＡＭＤＡＣ（RAM Digital to Analog Converter）３０６２と、ＶＲＡＭ（Video Random Access Memory）３０６３と、を備えている。その他、図示しないがビデオＢＩＯＳも備えている。

ＧＰＵ３０６２は、描画位置や解像度、色の濃さなどＬＣＤ１８上におけるレンダリングに関する各種要素を制御する画像処理専用のチップである。ＧＰＵ３０６２は、情報処理ユニット３０１によってメモリモジュール３０５から読み出され、情報処理ユニット３０１によって送られてきたコンテンツデータやフレームデータを、一旦ＶＲＡＭ３０６３に書き込む。この意味で、ＶＲＡＭ３０６３は、フレームバッファでもある。ＶＲＡＭ３０６３に格納されたデータは、デジタルビットマップとして展開される。そして、ＧＰＵ３０６１は、このデジタルビットマップからなるキャラクタ画像や背景画像をＲＡＭＤＡＣに送る。ＲＡＭＤＡＣでは、デジタルビットマップが、ＬＣＤ１８の表示形式と整合性が取れるようにアナログ信号に変換され、このアナログ信号（制御信号）がＬＣＤ１８に対して出力される。その結果、ＬＣＤ１８では、キャラクタ画像や背景画像が表示されることになる。

このように、情報処理ユニット３０１は、主制御基板２００からＩ／Ｏポート４００を介して送られてきた役抽選の結果に応じた情報やＬＣＤ画像表示指令情報などを取得すると、静止画像データ，動画データ，３次元コンピュータグラフィックスデータといったコンテンツデータをメモリモジュール３０５から読み出し、ＬＣＤ駆動制御回路３０６を介してＬＣＤ１８に制御信号（アナログ信号）を送信する。その結果、ＬＣＤ１８では、例えばキャラクタ画像が突然現れたり、移動したり、消えたり、光ったりするなど、様々な視覚的演出が行われることになる。

ここで、本実施形態に係るスロットマシン１の特徴として、図５に示すように、情報処理ユニット３０１とメモリモジュール３０５との間には、情報処理ユニット３０１から書込コマンドを受信したとき、その書込コマンドを無効化させるメモリコントローラ３０４が介在している。より具体的には、メモリコントローラ３０４は、ＡＴＡ規格で構成されるＩＤＥインターフェース３０３及びバス３０２（ＡＴＡバス）を介して情報処理ユニット３０１に接続されている一方で、画像表示制御に用いる画像データ（例えば上述したコンテンツデータ）を記憶する、読出専用のＲＯＭ３０５ａ〜３０５ｅを有するメモリモジュール３０５（メモリ部の一例に相当）にも接続されている。

なお、メモリモジュール３０５内にあるＲＯＭ３０５ａ〜ＲＯＭ３０５ｅとしては、例えばマスクＲＯＭやＯＴＰＲＯＭを用いることができる。一般的に、マスクＲＯＭは、ＬＳＩ製造時に情報を書き込む方式のＲＯＭであり、ＯＴＰＲＯＭは、ＥＰＲＯＭチップを紫外線照射用窓のないプラスチックモールド等のパッケージに封入したもので、外部より電気信号を与えて一度だけ情報を書き込む方式のＲＯＭである。これらのＲＯＭは、いずれも読出専用となっており、書き込むことはできない。また、本実施形態では、メモリモジュール３０５内のメモリとして、読出専用のメモリを用いているが、例えばＮＡＮＤ型フラッシュメモリなど、書き込み可能なメモリを用いても構わない。

また、上述したように、画像表示制御に係る制御プログラムや画像演出パターンに関する抽選テーブルがＲＯＭ３０５ａ〜ＲＯＭ３０５ｅに格納されていてもよい。また、メモリモジュール３０５内には、ＲＯＭ３０５ａ〜ＲＯＭ３０５ｅのメモリ管理を行うＣＰＵ等が設けられていてもよい。

以下、メモリコントローラ３０４の電気的構成及び無効化機能について、図６及び図７を用いて詳細に説明する。図６は、図５に示すメモリコントローラ３０４の電気的構成を示すブロック図である。図７は、図５に示すメモリコントローラ３０４の動作フローを説明するためのフローチャートである。

図６において、メモリコントローラ３０４は、ＡＴＡコマンド送受信部３０４１と、ＡＴＡ−ＲＯＭコマンド変換部３０４２と、ＲＯＭコマンド送受信部３０４３と、を備えている。また、ＡＴＡコマンド送受信部３０４１は、ＩＤＥインターフェース３０３に接続されているとともに、ＡＴＡ−ＲＯＭコマンド変換部３０４２に接続されている。一方、ＲＯＭコマンド送受信部３０４３は、メモリモジュール３０５に接続されているとともに、ＡＴＡ−ＲＯＭコマンド変換部３０４２に接続されている。

図７に示すように、メモリコントローラ３０４が処理を開始（起動）すると、まず、コマンドを受信したか否かが判断される（ステップＳ１）。より具体的には、ＡＴＡコマンド送受信部３０４１は、ＩＤＥインターフェース３０３を介して、情報処理ユニット３０１から何らかのコマンドを受信したか否かを判断する。これを受信していない場合には（ステップＳ１：ＮＯ）、これを受信するまで待機する。

一方で、何らかのコマンドを受信した場合には（ステップＳ１：ＹＥＳ）、ＡＴＡコマンド送受信部３０４１において、受信したコマンドが読出コマンドであるか否かが判断される（ステップ２）。ＡＴＡコマンド送受信部３０４１は、読出コマンドであると判定した場合には（ステップＳ２：ＹＥＳ）、その読出コマンドをＡＴＡ−ＲＯＭコマンド変換部３０４２に転送し、実際にデータの読み出しが行われる（ステップＳ３）。より具体的には、読出コマンドが転送されたＡＴＡ−ＲＯＭコマンド変換部３０４２では、その読出コマンドが、ＲＯＭ３０５ａ〜ＲＯＭ３０５ｅに格納されているコンテンツデータ等を読み出すためのコマンドに変換され、変換されたコマンドがＲＯＭコマンド送受信部３０４２に転送される。そして、ＲＯＭコマンド送受信部３０４２がメモリモジュール３０５にアクセスすることによって、ＲＯＭ３０５ａ〜ＲＯＭ３０５ｅに格納されているコンテンツデータ等が読み出される。

ＲＯＭコマンド送受信部３０４２によって読み出されたコンテンツデータ等は、ＡＴＡ−ＲＯＭコマンド変換部３０４２を介してＡＴＡコマンド送受信部３０４１まで転送された後、処理完了通知とともに、ＩＤＥインターフェース３０３を介して情報処理ユニット３０１に送信される（ステップＳ４）。

一方、ステップＳ２において、ＡＴＡコマンド送受信部３０４１が、読出コマンドではない（例えば書込コマンドである）と判定した場合には（ステップＳ２：ＮＯ）、ステップＳ３の読み出しが行われることなく、処理完了通知（例えば、コマンド処理が完了した旨のレスポンスデータなど）が送信される（ステップＳ４）。なお、ステップＳ４の処理が終了すると、再びステップＳ１の処理に戻り、コマンド受信の待機状態になる。

以上説明した動作フローをハードウェア間のタイミングチャートで示すと、図８に示すようになる。図８は、情報処理ユニット３０１，メモリコントローラ３０４及びメモリモジュール３０５間の動作フローを示すタイミングチャートである。

図８において、メモリコントローラ３０４のＡＴＡコマンド送受信部３０４１が、情報処理ユニット３０１から読出コマンドを受信したとき（ステップＳ１１，図７のステップＳ２：ＹＥＳ）、メモリコントローラ３０４のＲＯＭコマンド送受信部３０４２によって、メモリモジュール３０５内のＲＯＭ３０５ａ〜ＲＯＭ３０５ｅからコンテンツデータ等の読み出しが行われる（ステップＳ１２，図７のステップＳ３）。そして、読み出されたコンテンツデータ等は、メモリコントローラ３０４のＡＴＡコマンド送受信部３０４１によって、情報処理ユニット３０１に送信される（ステップＳ１３，図７のステップＳ４）。

一方で、メモリコントローラ３０４のＡＴＡコマンド送受信部３０４１が、書込コマンドを受信したとき（ステップＳ１４，図７のステップＳ２：ＮＯ）、コマンド処理を実行することなく、コマンド処理が完了した旨のレスポンスデータを情報処理ユニット３０１に送信する（ステップＳ１５，図７のステップＳ４）。

なお、ＡＴＡコマンド送受信部３０４１及びＲＯＭコマンド送受信部３０４２は、コマンド処理実行手段の一例として機能する。また、ＡＴＡコマンド送受信部３０４１は、受信したコマンドが読出コマンドか書込コマンドかを判定するためのロジックＩＣを有しており、また、ＲＯＭコマンド送受信部３０４２は、メモリモジュール３０５からコンテンツデータを読み出すためのロジックＩＣを有している。

また、図８に示す動作フローでは、ＡＴＡコマンド送受信部３０４１が書込コマンドを受信したとき、コマンド処理を実行することなく、コマンド処理が完了した旨のレスポンスデータを情報処理ユニット３０１に送信することとしたが、例えば図９に示す動作フローのように、ＡＴＡコマンド送受信部３０４１において書込コマンドを破棄してもよい。

図９は、情報処理ユニット３０１，メモリコントローラ３０４及びメモリモジュール３０５間の他の動作フローを示すタイミングチャートである。

図９によれば、情報処理ユニット３０１から読出コマンドが送信されたときには、コンテンツデータ等が適切に読み出され（ステップＳ２１→ステップＳ２２→ステップＳ２３）、情報処理ユニット３０１から書込コマンドが送信されたときには（ステップＳ２４）、メモリコントローラ３０４のＡＴＡコマンド送受信部３０４１において書込コマンドが破棄される（図９中の×印参照）。

以上説明したように、図８又は図９に示す動作フローによれば、仮に、情報処理ユニット３０１からメモリモジュール３０５に向けて書込コマンドが送信されたとしても、いずれの場合も、メモリモジュール３０５に届く前にメモリコントローラ３０４で無効化されるので、メモリモジュール３０５内のＲＯＭ３０５ａ〜ＲＯＭ３０５ｅが書込コマンドを受信するのを防止することができる。従って、ＲＯＭ３０５ａ〜ＲＯＭ３０５ｅの故障を防ぎ、ひいては画像表示機能の信頼性を保つことができる。

［変形例］
図１０は、図５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図１０に示す電気的構成が図５に示す電気的構成と異なる点は、メモリモジュール３０５が副制御基板３００の外部に配置されており、このメモリモジュール３０５と、副制御基板３００内のメモリコントローラ３０４とが、メモリバス等によって電気的に接続されている点である。副制御基板３００がこのような電気的構成であっても、画像表示機能の信頼性確保は可能である。また、メモリモジュール３０５を副制御基板３００の外部に配置することによって、メモリモジュール３０５，すなわちスロットマシンのコンテンツの交換が容易になり、汎用性を高めることができる。

図１１は、図５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図１１（ａ）に示す電気的構成が図５に示す電気的構成と異なる点は、メモリモジュール３０５だけでなく、メモリコントローラ３０４も副制御基板３００の外部に配置されている点である。副制御基板３００がこのような電気的構成であっても、画像表示機能の信頼性確保は可能である。また、メモリコントローラ３０４を副制御基板３００の外部に配置することによって、メモリコントローラ３０４の交換が容易になり、汎用性を高めることができる。なお、図１１（ｂ）に示すように、メモリコントローラ３０４は、メモリモジュール３０５内に配置されていても構わない。

図１２は、図５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図１２に示す電気的構成が図５に示す電気的構成と異なる点は、メモリモジュール３０５をＲＯＭ３０５ａ単体で置換している点である。この場合、図５と比べると記憶容量は小さくなるかもしれないが、それでも画像表示機能の信頼性確保は可能である。なお、図５に示す副制御基板３００では、メモリモジュール３０５内に、ＲＯＭ３０５ａ〜ＲＯＭ３０５ｅのメモリ管理を行うＣＰＵ等を設けることとしたが、図１２に示す副制御基板３００では、例えば、これをメモリコントローラ３０４内に設ければよい。

図１３は、図５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図５に示す電気的構成では、情報処理ユニット３０１から送信されるコマンドは、ＡＴＡ規格に準拠したコマンドである（ＡＴＡ規格を拡張したＡＴＡＰＩ規格でも構わない）。一方で、図１３に示す電気的構成では、情報処理ユニット３０１から送信されるコマンドは、ＵＳＢ規格に準拠したコマンドとなっている。具体的には、情報処理ユニット３０１から送信され、ＵＳＢ規格に準拠したコマンドは、ＵＳＢポート３０８を介してメモリコントローラ３０４に送信される。そして、メモリコントローラ３０４では、ＡＴＡコマンド送受信部３０４１（図６参照）の代わりに、例えばＵＳＢコマンド送受信部が設けられており、このＵＳＢコマンド送受信部によって、書込コマンドの無効化が行われる。従って、副制御基板３００がこのような電気的構成であっても、画像表示機能の信頼性確保は可能である。

図１４は、図５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図１４は、図１３に示す電気的構成に、ＵＳＢ−ＡＴＡ変換コントローラ３０９を設けた様子を示すブロック図である。

図１４に示すように、ＵＳＢポート３０８とメモリコントローラ３０４との間には、ＵＳＢ−ＡＴＡ変換コントローラ３０９が介在している。このＵＳＢ−ＡＴＡ変換コントローラ３０９は、ＡＴＡ／ＡＴＡＰＩ規格に準拠した４０ピンコネクタ（ハードディスク，ＣＤ−ＲＯＭ用）か、或いは、ＡＴＡ／ＡＴＡＰＩ規格に準拠した６８ピンコネクタ（ＰＣカード，メモリカード用）を備え、ＵＳＢ規格に準拠したコマンドを、ＡＴＡ／ＡＴＡＰＩ規格に準拠したコマンドに変換する機能を有している。

このように、ＵＳＢ−ＡＴＡ変換コントローラ３０９を用いることによって、ＡＴＡコマンド送受信部３０４１を有するメモリコントローラ３０４（図６参照）を、そのまま使用して、画像表示機能の信頼性を高めることができる。

［バッファリング機構によるデータ保存機能］
次に、副制御基板３００用のコンピュータシステムに汎用アーキテクチャシステムを構築した場合において、画像表示機能の信頼性を更に向上させるための手段について説明する。具体的に説明すると、汎用アーキテクチャシステムは、電源投入から稼動状態になるまで１０秒から３０秒くらいの起動時間を必要とすることから、副制御基板３００用のコンピュータシステムに汎用アーキテクチャシステムを構築した場合には、電源投入後、主制御基板２００が稼動状態になるタイミングと、副制御基板３００が稼動状態になるタイミングとでズレが生じることになる。従って、電源投入されて主制御基板２００が稼動状態になった後、副制御基板３００が稼動状態になるまでの間、主制御基板２００から副制御基板３００に向けて送信されたデータ（例えば制御データなど）が一部又は全部喪失してしまう虞がある。そこで、このようなデータ喪失を防いで画像表示機能の信頼性を向上させるために、主制御基板２００と副制御基板３００の間に、主制御基板２００から送信されるデータを一時的に保存するバッファ手段を介在させることとする。

なお、ここでいう「バッファ手段」とは、主制御基板２００から送信されるデータを「一時的に」保存し得るものをいうが、保存時間の如何は問わない。例えば、副制御基板３００が稼動状態になった後、直ちに副制御基板３００に送信するものであってもよいし、また、副制御基板３００が稼動状態になって所定時間が経過した後、副制御基板３００に送信するものであってもよい。また、本明細書における「制御基板」とは、制御プログラムを実行する電気要素（例えばＣＰＵやＲＯＭなど）が配置された基板とすることもできるし、制御プログラムを実行する電気要素（例えばＣＰＵやＲＯＭなど）自体とすることもできる。後者の意味により、本発明は、制御プログラムを実行する電気要素が配置された基板に、物理的に「バッファ手段」が配置されている場合も包含するものとなる。

図１５は、図５に示す副制御基板３００とＩ／Ｏポート４００の間に、バッファリング機構５００を介在させた電気的構成を示すブロック図である（図１５の点線枠参照）。バッファリング機構５００は、主制御基板２００が起動してから副制御基板３００が起動するまでの間、主制御基板２００から送信されるデータを一時的に保存するデータ保存機能を有している。以下、このバッファリング機構５００の電気的構成及びデータ保存機能について、図１６及び図１７を用いて詳細に説明する。図１６は、図１５に示すバッファリング機構５００の電気的構成を示すブロック図である。図１７は、図１５に示すバッファリング機構５００の動作フローを説明するためのフローチャートである。

図１６において、バッファリング機構５００は、データ送信部５００１と、データ処理部５００２と、データ受信部５００３と、を備えている。また、データ送信部５００１は、出力用バッファ５００４を備えるとともに、副制御基板３００及びデータ処理部５００２に接続されている。一方、データ受信部５００３は、入力用バッファ５００５を備えるとともに、Ｉ／Ｏポート４００及びデータ処理部５００２に接続されている。なお、図１６では、出力用バッファ５００４及び入力用バッファ５００５は、それぞれデータ送信部５００１及びデータ受信部５００３内に設けられているが、これらと別個独立に設けることとしてもよい。

図１７に示すように、主制御基板２００が起動してから副制御基板３００が起動するまでの間、主制御基板２００からデータの受信が行われる（ステップＳ３１）。より具体的には、データ受信部５００３は、Ｉ／Ｏポート４００を介して、主制御基板２００から送信されたデータ（例えば制御データなど）を受信する。そして、受信したデータは、入力用バッファ５００５に保存される（ステップＳ３２）。

次に、入力用バッファ５００５に保存されたデータは、データ処理部５００２に転送され、所定のデータ処理が施される（ステップＳ３３）。例えば、複数の制御データを１個の制御データへ統合する統合処理が行われる。これにより、バッファリング機構５００から副制御基板３００にデータ送信される際、統合した１個の制御データを送信すれば足りるようになることから、処理の効率化を図ることができる。その他、何らかのデータ形式の変換を行ってもよいし、データの信頼性を高める誤り訂正符号を付加してもよいし、その内容の如何は問わない。勿論、場合によっては、このデータ処理部５００２を省略することも可能である。

次に、所定のデータ処理が施されたデータは、データ送信部５００１に転送され、出力用バッファ５００４に保存される（ステップＳ３４）。この出力用バッファ５００４に保存されたデータが、副制御基板３００へ出力するためのデータになる。

ここで、データ送信部５００１は、出力用バッファ５００４から副制御基板３００へのデータの送信を許容する機能を有しており、データ送信許容部の一例として機能する。より具体的に説明すると、副制御基板３００が起動して稼動状態になったとき（すなわち、情報処理ユニット３０１内においてＢＩＯＳプログラムが実行された後、主制御基板２００からのデータを受信する態勢が整ったとき）、情報処理ユニット３０１から起動完了信号が送信されるが、データ送信部５００１は、この起動完了信号を受信するまで待機する（ステップＳ３５：ＮＯ）。そして、データ送信部５００１は、この起動完了信号を受信した場合には（ステップＳ３５：ＹＥＳ）、出力用バッファ５００４に保存されたデータを読み出して、これを副制御基板３００に送信する（ステップＳ３６）。

このように、データ送信部５００１は、出力用バッファ５００４から副制御基板３００へのデータの送信を許容する機能を有している。なお、ステップＳ３６において、例えば、出力用バッファ５００４からデータをパラレルで読み出して、シリアル変換を施した上で副制御基板３００に送信することも可能である。これにより、データ読出及びデータ送信の高速化を図ることができる。

以上説明した動作フローをハードウェア間のタイミングチャートで示すと、図１８に示すようになる。図１８は、Ｉ／Ｏポート４００，バッファリング機構５００及び副制御基板３００間の動作フローを示すタイミングチャートである。

図１８において、バッファリング機構５００のデータ受信部５００３は、Ｉ／Ｏポート４００を介して主制御基板２００からのデータを受信したとき（ステップＳ４１，図１７のステップＳ３１）、これを入力用バッファ５００５へ保存する（ステップＳ４２，図１７のステップＳ３２）。なお、この段階では、副制御基板３００は起動完了しておらず、稼動状態にないものとする（図１８において点線で示す）。

次に、データ受信部５００３は入力用バッファ５００５から適宜データを読み出して、データ処理部５００２に転送する。この転送タイミングは、データ処理部５００２の処理状況を考慮しつつ決せられる。すなわち、データ処理部５００２におけるデータ処理に余裕がある場合には、転送タイミングの間隔は短くなる一方で、データ処理部５００２におけるデータ処理が追いつかず、データ処理部５００２に転送するとデータのオーバーフローが起きそうな場合には、転送タイミングの間隔は長くなる（転送タイミングを適宜遅らせる）。このようにして、オーバーフローが起きるのを防止することができる。なお、データ処理部５００２に転送されたデータは、上述したように各種データ処理が施される（ステップＳ４３，図１７のステップＳ３３）。

次に、データ処理が施されたデータは、データ送信部５００１に転送され、出力用バッファ５００４に保存される（ステップＳ４４，図１７のステップＳ３４）。このように、ステップＳ４１〜ステップＳ４４の処理が行われることによって、副制御基板３００が稼動状態になるまでの１０秒〜３０秒の間、副制御基板３００へ出力するためのデータが出力用バッファ５００４に逐次保存されていくことになる。

一方で、副制御基板３００の情報処理ユニット３０１（図１５参照）において、ＢＩＯＳプログラムが実行された後、主制御基板２００からのデータを受信する態勢が整って、起動完了したとき（ステップＳ４５）、情報処理ユニット３０１から起動完了信号が送信される。そして、バッファリング機構５００のデータ送信部５００１は、これを受信する（ステップＳ４６，図１７のステップＳ３５：ＹＥＳ）。そうすると、データ送信部５００１は、出力用バッファ５００４に保存してあるデータを読み出して、副制御基板３００に向けて送信する（ステップＳ４７，図１７のステップＳ３６）。

なお、図１８に示す動作フローでは、バッファリング機構５００から副制御基板３００にデータ送信されるタイミングを、副制御基板３００から送信される起動完了信号に委ねることとしたが、例えば図１９に示す動作フローのように、予め定めた待機時間Ｔが経過した後、自動的に副制御基板３００にデータ送信してもよい。この場合、バッファリング機構５００には、例えば、タイマ回路（例えばロジックＩＣなど）と、タイマ回路のカウント値を判別する情報処理回路（例えばＣＰＵなど）とが設けられ、主制御基板２００と副制御基板３００の電源投入と同時に、主制御基板２００からバッファリング機構５００にカウント開始信号が送信されるものとする。詳細は、図１９を用いて説明する。

図１９は、Ｉ／Ｏポート４００，バッファリング機構５００及び副制御基板３００間の他の動作フローを示すタイミングチャートである。

図１９によれば、バッファリング機構５００がＩ／Ｏポート４００を介して上述したカウント開始信号を受信したとき（ステップＳ５１）、タイマ回路がカウントを開始する。また、受信したデータは、入力用バッファ５００５に一旦保存される（ステップＳ５２）。そして、所定のデータ処理を経て（ステップＳ５３）、出力用バッファ５００４に保存される（ステップＳ５４）。その後、上述した情報処理回路が、タイマ回路のカウント値を参照して、予め定めた待機時間Ｔ（例えば３０秒など）が経過したと判別した場合には、自動的に、出力用バッファ５００４に保存されたデータを副制御基板３００に送信する（ステップＳ５６）。このとき、副制御基板３００は、待機時間Ｔが経過したことによって、既に起動が完了している（ステップＳ５５）。

以上説明したように、図１８又は図１９に示す動作フローによれば、電源が投入されて主制御基板２００が稼動状態になった後、副制御基板３００が稼動状態になるまでの間、主制御基板２００から副制御基板３００に向けて送信されたデータは、バッファリング機構５００（出力用バッファ５００４）に一時的に保存されることになる。従って、そのデータの一部又は全部を喪失してしまうのを防ぐことができ、ひいては画像表示機能の信頼性を確保することができる。

図２０は、図１５に示す副制御基板３００の他の電気的構成を示すブロック図である。

図２０に示す電気的構成が図１５に示す電気的構成と異なる点は、バッファリング機構５００が、物理的に副制御基板３００上に配置されている点である。なお、バッファリング機構５００をこのように配置した場合、請求項記載の「副制御基板」は、例えば、副制御基板３００内の情報処理ユニット３０１を意味するものとする。これにより、スロットマシン全体として、部品点数を少なくすることができるし、また、部品管理も容易になる。

本発明に係る遊技機は、遊技機における画像表示機能の信頼性を保つことが可能なものとして有用である。

本発明の実施の形態に係るスロットマシンの外観構成を示す図である。 本発明の実施の形態に係るスロットマシンの内部構成を示す図である。 本発明の実施の形態に係るスロットマシンの電気的構成を示すブロック図である。 図３に示す主制御基板の電気的構成を示すブロック図である。 図３に示す副制御基板の電気的構成を示すブロック図である。 図５に示すメモリコントローラの電気的構成を示すブロック図である。 図５に示すメモリコントローラの動作フローを説明するためのフローチャートである。 情報処理ユニット，メモリコントローラ及びメモリモジュール間の動作フローを示すタイミングチャートである。 情報処理ユニット，メモリコントローラ及びメモリモジュール間の他の動作フローを示すタイミングチャートである。 図５に示す副制御基板の他の電気的構成を示すブロック図である。 図５に示す副制御基板の他の電気的構成を示すブロック図である。 図５に示す副制御基板の他の電気的構成を示すブロック図である。 図５に示す副制御基板の他の電気的構成を示すブロック図である。 図５に示す副制御基板の他の電気的構成を示すブロック図である。 図５に示す副制御基板とＩ／Ｏポートの間に、バッファリング機構を介在させた電気的構成を示すブロック図である。 図１５に示すバッファリング機構の電気的構成を示すブロック図である。 図１５に示すバッファリング機構の動作フローを説明するためのフローチャートである。 Ｉ／Ｏポート，バッファリング機構及び副制御基板間の動作フローを示すタイミングチャートである。 Ｉ／Ｏポート，バッファリング機構及び副制御基板間の他の動作フローを示すタイミングチャートである。 図１５に示す副制御基板の他の電気的構成を示すブロック図である。

符号の説明

１ スロットマシン
１８ ＬＣＤ
２０ スピーカ
１００ 制御装置
２００ 主制御基板
３００ 副制御基板
３０１ 情報処理ユニット
３０２ バス
３０３ ＩＤＥインターフェース
３０４ メモリコントローラ
３０５ メモリモジュール
３０５ａ〜３０５ｅ ＲＯＭ
３０６ ＬＣＤ駆動制御回路
３０６１ ＧＰＵ
３０６２ ＲＡＭＤＡＣ
３０６３ ＶＲＡＭ
３０７ 音出力制御回路
４００ Ｉ／Ｏポート

Claims (2)

1. 遊技の統括的な制御に係る制御プログラムを実行する主制御基板と、
   画像表示制御に係る制御プログラムを実行する副制御基板と、
   少なくとも、前記画像表示制御に用いる画像データを記憶する書き換え不可能な画像データメモリを有するメモリ部と、
   前記副制御基板に配置され、前記主制御基板からの指示に基づき前記画像データメモリに対してコマンドを送信する情報処理ユニットと、を有する遊技機において、
   前記画像データメモリと前記情報処理ユニットとの間に介在し、前記情報処理ユニットから書込コマンドを受信したとき、当該書込コマンドを無効化させるメモリコントローラを備え、
   前記メモリコントローラは、読出コマンドを受信したとき、前記画像データメモリから当該読出コマンドに基づく画像データを読み出し、これを前記情報処理ユニットへ送信するコマンド処理実行手段を備え、
   前記コマンド処理実行手段は、前記書込コマンドを受信したとき、コマンド処理を実行することなく、コマンド処理が完了した旨のレスポンスデータを、前記情報処理ユニットへ送信することを特徴とする遊技機。
2. 前記情報処理ユニットから送信される前記コマンドは、ＡＴＡ／ＡＴＡＰＩ又はＵＳＢ規格に準拠したコマンドであることを特徴とする請求項１記載の遊技機。

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