JP5080552B2 - 接合の作製方法 - Google Patents

Description

本発明は、制御されたドーパント（濃度）プロファイルを有するホモ接合またはヘテロ接合を含む半導体デバイス、および作製方法に関する。例えば、本発明は、ＢｉＣＭＯＳ技術のためのバイポーラデバイスや、エミッタ・ベース界面で制御されたドーパント（濃度）プロファイルを有する光起電デバイスに適切に適用することができる。

ｎｐｎ（ｐｎｐ）バイポーラトランジスタでは、エミッタ層は、エピタキシャル成長したベース構造の上に堆積したｎ型（ｐ型）半導体材料からなる。エミッタ自身は多結晶または単結晶のいずれかである。単結晶エミッタは、デバイスの集積の観点から好ましい。なぜなら寄生抵抗を減らし、トランジスタ性能の最適化の観点でエミッタスタックのバンドギャップエンジニアリングを可能にするからである。双方の場合、低抵抗エミッタ層を得るために、高ドーパント濃度（１Ｅ２０ａｔ／ｃｍ^３より大きい）が必要とされる。

今日、バイポーラトランジスタの作製は、ＢｉＣＭＯＳプロセスフローで行われ、これは、エミッタ層からベース層中にドーパントを動かす熱アニールが、また、デバイスのＣＭＯＳ部分の接合活性化アニールを提供することを意味する。この工程は、エミッタ層の堆積後に行われるスパイクアニールからなり、通常、プロセスフローのＣＭＯＳ部分の最適化により決められ、バイポーラデバイスの特性に悪い影響を与えるかもしれない比較的高い熱量を与える。

本発明は、バイポーラトランジスタのエミッタ−ベース界面において、ドーパント濃度プロファイルを制御する方法を提供する。

特に、本発明は、バイポーラトランジスタのエミッタ−ベース界面において、ドーパントのオーバーシュート（またはドーパント濃度のピーク）を制御する方法を提供する。

更に、本発明は、バイポーラトランジスタのエミッタ−ベース界面において、（従来の記載された方法に比較して）ドーピングプロファイルの制御を改良する方法を提供する。

本発明は、バイポーラトランジスタのエミッタ−ベース界面において、高速熱処理でのドーパントの拡散深さ（in-diffusion depth）の制御を改良する方法を提供する。

特に、本発明は、バイポーラ相補型金属酸化物半導体装置（ＢｉＣＭＯＳ）のエミッタ−ベース界面における、相補型金属酸化物半導体装置（ＣＭＯＳ）フローの活性化アニールを行う場合の、（従来の記載された方法に比較して）ドーパントの拡散深さの制御を改良する方法を提供する。

本発明は、バイポーラトランジスタ中に、ドーパント固溶限を超える（またはより高い）ドーパント濃度を有する高ドープされた半導体層を形成する方法を提供する。

本発明の一の形態では、制御されたドーパント（濃度）プロファイルを有する接合を作製する方法が提供され、この方法は、
第１濃度を有する第１ドーパントを含む第１半導体材料を形成する工程と、その上に、
第２濃度を有し、これにより接合を形成する、第２ドーパントを含む第２半導体材料を形成する工程と、
第２半導体材料を形成する前に、原子層エピタキシまたは気相ドーピングにより、第１半導体材料の上に、第２ドーパントを形成するのに適した、単分子層（monolayer）の前駆体を少なくとも一部分（fraction）堆積し、これにより接合における第２ドーパントの第２濃度を増加させる工程と、を含む（またはからなる）。第２濃度の増加は、第２半導体材料中の第２ドーパントの第２濃度（またはエミッタ領域中の第２ドーパントのバルク濃度）に対して、接合における第２ドーパントの、より高い濃度として定義される。

本発明の文脈中では、制御されたドーパント（濃度）プロファイルは、堆積した状態（as-deposited）の構造／層中の接合における、急勾配の（または急峻な、またはボックス形状の、または鋭い）第２ドーパントの（濃度）プロファイルをいう。

特に、本発明の方法では、第２ドーパントの第２濃度は、接合において部分的に増加する（またはオーバーシュートが形成される）。換言すれば、接合における第２ドーパント（濃度）プロファイルが、エミッタ−ベース接合における第２ドーパント（濃度）プロファイルを急勾配にすることで制御される。

本発明の方法では、第１半導体材料は単分子層でも良く、または、それぞれがエピタキシャル成長された複数の層を含んでも良い。単分子層は、半導体材料の単層であり、例えば複数の層と接触する。

本発明の方法では、第１半導体材料の第１ドーパントの第１濃度は、（約）１０^１８ｃｍ^−３と（約）１０^１９ｃｍ^−３との間に含まれ、好適には（約）１×１０^２０ｃｍ^−３より低い。

本発明の文脈中では、単分子層の前駆体の少なくとも一部分は、（半導体材料の）表面上の、単分子層より少ない堆積をいい、これにより前駆体によって表面は完全には覆われない（即ち、表面は不完全に被覆される）。更に、前駆体のクラスタは、単分子層の一部分には発生しない。

本発明の文脈中では、１単分子層（又は１ＭＬ、または１単原子層）の前駆体は、（半導体材料）の表面上に堆積し、これにより表面が前駆体によって完全に被覆されることをいう。更に、前駆体のクラスタは、単分子層中では発生しないことが理解される。

好適には、本発明にかかる方法では、第１半導体材料と第２半導体材料は同じ組成を有し、これによりホモ接合を形成する。

好適には、本発明にかかる方法では、第１半導体材料と第２半導体材料は異なる組成を有し、これによりヘテロ接合を形成する。

好適には、本発明にかかる方法では、第２半導体材料を形成する工程は、
第２半導体材料の層をエピタキシャル成長させる工程と、その上に、
原子層成長により、第２ドーパントの形成に適した単分子層の前駆体を堆積する工程と、
からなるシーケンスを行う工程と、
このシーケンスを少なくとも２回繰り返し、これにより第２半導体材料中の置換型サイトに第２ドーパントを入れる工程と、を含む。

好適には、本発明にかかる方法では、第２半導体材料中の第２ドーパントの第２濃度は、１×１０^２０ｃｍ^−３と等しいか、より高い。

好適には、本発明にかかる方法では、第２ドーパントはｎ型ドーパントである。

好適には、ｎ型ドーパントは、ヒ素（Ａｓ）またはリン（Ｐ）である。

好適には、ｎ型ドーパントの形成に適した前駆体は、アルシン（ＡｓＨ_３）またはフォスフィン（ＰＨ_３）である。

好適には、本発明にかかる方法では、第１ドーパントはｐ型ドーパントである。

好適には、ｐ型ドーパントはホウ素である。

好適には、本発明にかかる方法では、第２半導体材料は、Ｓｉ、Ｇｅ、またはそれらの組み合わせを含む。

好適には、本発明にかかる方法では、第２半導体材料は、バイポーラトランジスタのエミッタ領域である。

好適には、本発明にかかる方法では、第１半導体材料は、Ｓｉ、Ｇｅ、またはそれらの組み合わせを含む。

好適には、本発明にかかる方法では、第１半導体材料は、バイポーラトランジスタのベース領域である。

好適には、本発明にかかる方法は、更に、高速熱処理（または高速熱アニール（ＲＴＡ）またはスパイクアニール）を含む。

本発明にかかる方法では、高速熱処理は、第２半導体材料を形成する工程の後に行われる。

本発明の１つの形態では、高速熱処理は、第２半導体材料を形成する工程の後に行われ、同じ時に（または同時に）ＣＭＯＳデバイスの活性化アニールも行われる。

本発明の異なる具体例は、高速熱処理で、バイポーラトランジスタのエミッタ−ベース界面において、ドーパントの拡散深さを制御する方法を提供する。

本発明の文脈中では、拡散深さ（または電気的接合の深さ、または拡散長）は、高速熱処理を行った場合に、ドーパントがベース領域中に拡散する深さをいう。

本発明の方法では、高速熱処理は、従来から知られた方法を用いて行われ、より好適には、高速熱アニール、レーザーアニール、またはフラッシュアニールにより行われる。

好適には、高速熱アニール（またはスパイクアニール）の温度は、（約）１０５０℃と（約）１２００℃の間に含まれ、より好適には（約）１１００℃である。

好適には、高速熱処理は、ＣＭＯＳ技術で使用される典型的なＨＤＤ（highly doped drain）活性化アニールである。

好適には、高速熱処理を行った場合、ヒ素（Ａｓ）の第１半導体材料中への拡散深さは、１５ｎｍより低いか、または等しい。

他の形態では、本発明は、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）デバイスを製造するための、上述の方法の使用に関する。

更に他の形態では、本発明は、光起電デバイスを製造するための、上述の方法の使用に関する。

バイポーラトランジスタのエミッタ−ベースヘテロ接合（Ｓｉ／ＳｉＧｅ）を模式的に表し、（高速熱アニール後に）エミッタはｎ型に高ドープされベースはｐ型にドープされている。 バイポーラトランジスタのエミッタ−ベースヘテロ接合（Ｓｉ／ＳｉＧｅ）を模式的に表し、エミッタはｎ型に高ドープされベースはｐ型にドープされ、（高速熱アニール前に）エミッタ−ベース金属接合に存在するｎ型ドーパント（Ａｓ）のオーバーシュート（または濃度ピークの大きさ）を有する。ｎ型ドーパント（Ａｓ）のオーバーシュートは、続いて、連続する高速熱アニール（即ち、ベース領域中へのドーパントの拡散）中に、ドーパントの濃度プロファイルを調整するためのｎ型ドーパント（Ａｓ）の蓄積として使用される。 高速熱アニール時（を行った時、または行った後）の、図１ａのエミッタ−ベースヘテロ接合を模式的に示し、接合は電気的に活性化されている（図２ａの遷移領域またはエミッタ−ベースの界面領域は、ＳｉＧｅ_２領域に至る（またはこれを含む））。 高速熱アニール時（を行った時、または行った後）の、図１ｂのエミッタ−ベースヘテロ接合を模式的に示し、接合は電気的に活性化されている。 ＣＶＤリアクタ中で前駆体ガス（ＡｓＨ_３）に露出した時間の関数として、堆積したままの材料に対して、Ｘ線光電子分光法により測定したヒ素（Ａｓ）ドーズを示す。 原子層エピタキシ（ＡＬＥ）工程とエピタキシャル（オーバー）成長工程との、ｎ回（またはｎサイクル）の繰り返しを含み、ドーパントの固溶限を越えるドーパントドーズを達成するプロセスシーケンスを模式的に示す。 二次イオン質量分析法（ＳＩＭＳ）により測定したヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）濃度を示す（エミッタ領域とベース領域（のベースキャップ）との間の遷移領域が、図の上部に示されている）。深さ測定の原点は、ベース領域（または金属接合）の上部表面である。（曲線１）アニール無し、ＡＬＥ使用せず；（曲線２）アニール有り、ＡＬＥ使用せず；（曲線３）アニール無し、ＡＬＥ使用する；（曲線４）アニール有り、ＡＬＥ使用する。（高速）熱アニールは、１０８５℃で行われた（スパイクアニール）。図５ａの右図（即ち、曲線１と曲線３の拡大を描く）に、低減されたＡＬＥドーズ（単分子層以下）に対する期待されるプロファイルがシミュレーションされる。 二次イオン質量分析法（ＳＩＭＳ）により測定した（図５ａに表された）ヒ素（Ａｓ）の濃度のみを示す。 ＡＬＥを用いて成長したエミッタの技術的コンピュータ支援設計（ＴＣＡＤ）シミュレーションの結果（即ち、単分子エミッタ成長後、およびスパイクアニール後のそれぞれの、ＧｅおよびＡｓ濃度（ｃｍ^−３）と基板の深さ（μｍ））を示す。 ＡＬＥを用いて成長したエミッタの技術的コンピュータ支援設計（ＴＣＡＤ）シミュレーションの結果（即ち、単分子エミッタ成長後、およびスパイクアニール後のそれぞれの、ＧｅおよびＡｓ濃度（ｃｍ^−３）と基板の深さ（μｍ））を示す。

発明の詳細な説明

本発明の文脈中で、金属（エミッタ−ベース）接合とは、バイポーラトランジスタのエミッタ領域とベース領域（のベースキャップ）との間の物理的な接合を言う。本発明の文脈中で、（エミッタ−ベース）界面（領域）または遷移領域とは、ＳｉＧｅ領域に至る（およびこれを含む）金属接合からなる領域をいう。本発明の文脈で、ベース領域の上面とは、ベース（領域）上にエミッタ（領域）を堆積するための開始表面をいう。

本発明の文脈中で、電気的（エミッタ−ベース）接合とは、高速熱アニールを行うことで電気的に達成されたエミッタ−ベースのｎ−ｐヘテロ接合をいう。電気的接合は、熱アニールを行った場合の、ｎ型ドーパント濃度プロファイルとｐ型濃度プロファイルとの間の交わり部分に位置する。

本発明の文脈中で、エミッタ−ベース界面における急峻な（またはボックス形状の、鋭い、または急勾配の）ドーパント（濃度）プロファイルとは、基板の深さに対するドーパント濃度の曲線で表されるドーパント（濃度）プロファイルをいい、この曲線は、（例えば図１ａ、１ｂまたは図５ａ、５ｂ（曲線３）に表されるような）急勾配の傾きを有する。特に、この曲線の傾き（即ち、ｎｍ深さに対するドーピング濃度の減少）は、可能な限り急勾配であるべきである。典型的には、勾配曲線は、１．５ｎｍから３ｎｍの深さのドーピング濃度において、約１を示す。高速熱アニールを行った場合、ドーパントがベース領域に拡散することにより、この傾きは少し勾配が緩やかになり（または少し急峻でなくなり）、（図２ａ、２ｂまたは図５ａ、５ｂ（曲線４）に表されるような）キンクを示す。

一の発明の形態は、制御されたドーパント（濃度）プロファイルを有するホモ接合またはヘテロ接合を含む半導体デバイス、およびその作製方法に関する。

他の発明の形態は、エミッタ−ベース界面において制御されたドーパント（濃度）プロファイルを有し、かつ従来のＣＭＯＳフローと整合する（予め決められた）高速熱処理のための制御された拡散深を有する、（ＢｉＣＭＯＳ技術に適した）バイポーラデバイスを作製する方法に関する。好適には、（エミッタ−ベース）界面におけるドーパント（濃度）プロファイルは急勾配（即ち、急峻／ボックス形状）である。

他の発明の形態は、エミッタ−ベース界面において、制御されたドーパント（濃度）プロファイルを有する光起電デバイスを作製する方法に関する。好適には、界面におけるドーパント（濃度）プロファイルは急勾配（即ち、急峻／ボックス形状）である。

他の発明の形態は、ドーパントの固溶限を越えるドーパントを有する、光起電デバイスのための高ドープ半導体層（例えば、エミッタ層）を形成する方法に関する。

本発明の他の形態は、ドーパントの固溶限を越えるドーパントを有する、トンネル電界効果トランジスタ（ＦＥＴ）中の高ドープ半導体層を形成する方法に関する。

本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。請求の範囲中の参照符号は、範囲を制限するものと解釈すべきでない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。

バイポーラトランジスタにおいて、電気的接合は、（一般には）エミッタ領域とベース領域との間に形成される。

ｎｐｎバイポーラトランジスタの場合、エミッタ領域はｎ型高ドープ半導体材料を含み、ベース領域はｐ型ドープ半導体材料を含む（エミッタ層は、エピタキシャル成長したベース構造の表面上に堆積される）。

ｐｎｐバイポーラトランジスタの場合、エミッタ領域はｐ型高ドープ半導体材料を含み、ベース領域はｎ型ドープ半導体材料を含む（エミッタ層は、エピタキシャル成長したベース構造の表面上に堆積される）。

ベース領域は複数の層を含み、それらのそれぞれはエピタキシャル成長される。図示目的で、深さの方向は、例えば図１ａ（および図１ｂ）の上部（右）角部に矢印で示される。

本発明の異なる具体例は、Ｓｉおよび／またはＳｉＧｅを含むベース領域を示す。選択的に、Ｇｅの濃度は、平坦な（濃度）プロファイルを有する。代わりに、Ｇｅの濃度は、（ベース領域の）表面に向かって傾斜したプロファイルを有し、または基板に向かって傾斜したプロファイルを有する。

本発明の特定の具体例では、ベース領域は２ステップのＧｅプロファイルを有するように記載される。特に、ベース領域は、第１Ｇｅ濃度を有するＳｉＧｅ層（例えば図１ａおよび図１ｂ中のＳｉＧｅ１）を含み、その上に第２Ｇｅ濃度を有する第２ＳｉＧｅ層（例えば図１ａおよび図１ｂ中のＳｉＧｅ２）、およびＳｉのベースキャップ層を含む。好適には、第２Ｇｅ濃度は、第１Ｇｅ濃度より低い。

エミッタ領域は、多結晶または単結晶のいずれかである高ドープ半導体材料を含む。寄生抵抗を減らし、エミッタスタックのバンドギャップエンジニアリングを可能にするため、単結晶エミッタはデバイス集積化の観点から好ましい。記載を通じて、高ドープ半導体材料は、（約）１×１０^２０ａｔ／ｃｍ^３より高いドーパント濃度を有する半導体材料として定義される。高ドープエミッタは、低抵抗エミッタ領域を実現するために必要となる。

図１ａ（および図１ｂ）は、（高速）熱処理（またはアニール）を行う前の、Ｓｉ／ＳｉＧｅヘテロ接合バイポーラトランジスタを模式的に示す。選択的な（エピタキシャル成長した）エミッタ領域中のＧｅピークは、高周波性能を低下させることなくベース電流を増加させることでデバイス操作を改良するために設計される。

図２ａ（および図２ｂ）は、高速熱処理（またはアニール）を行った後の、図１ａ（および図１ｂのそれぞれ）のバイポーラトランジスタのＳｉ／ＳｉＧｅヘテロ接合を模式的に表す。図２ａ（および図２ｂ）に示すように、（高速熱処理を行うことで）接合は電気的に活性化され、エミッタ−ベースのｎ−ｐ（電気）接合が、ＳｉＧｅ２層中で起きる。

ヘテロ接合バイポーラトランジスタの良好な性能のために、多くの要求を満たすことが必要である。：（ａ）（エミッタ抵抗を減らすための）高ドーピングレベルのエミッタ領域、典型的には１×１０^２０ａｔ／ｃｍ^３より高い；（ｂ）エミッタ−ベース界面（例えば、図１ａおよび図１ｂ）における鋭い（即ち急峻な、または急勾配の）ドーピング（濃度）プロファイル；（ｃ）好適には低Ｇｅ含有量を有するＳｉＧｅ層（例えば、図２ａおよび図２ｂ中のＳｉＧｅ２、即ち、好適には全てのベース厚さに渡っては延びない電気的なエミッタ−ベース接合）中に存在する、電気的なエミッタ−ベース接合の位置を越えた良好な制御（即ち、ＶＰＥ／ＡＬＥプロセス制御の品質により与えられる、電気的接合の深さの制御）。傾斜したＧｅプロファイルを有するベース領域の場合、拡散深さは再現可能であるべきである（即ち、一定のＧｅ含有量に配置される電気的なエミッタ−ベース接合）。ベースＳｉキャップ層の一般的な厚さは、約７〜１５ｎｍであり、これは、金属接合から測定した（電気的な）接合深さは、１５ｎｍより小さく、好適には７ｎｍより小さくなるべきであることを意味する。

ＢｉＣＭＯＳフローでバイポーラトランジスタの作製が行われた場合、エミッタ層からベース領域にドーパントを移動させる（高速）熱アニールは、デバイスのＣＭＯＳ部分のためのＨＤＤ（highly Doped Drain）の活性化アニールとしても役に立つ。エミッタ層／領域の堆積後に行われるスパイク（即ち高速熱）アニールからなるこの工程は、通常、ＣＭＯＳプロセスフローの最適化により固定され、比較的高い熱量を与える。ＣＭＯＳフローのための典型的なスパイクアニールは、１０５０℃より高い温度、例えば１０８５℃における高速熱処理（またはアニール）である。

スパイクアニールの熱量は、エミッタドーパントの拡散深さと電気的なエミッタ−ベース接合の位置を決定し、デバイス特性に直接影響を有する。本発明の方法は、ドーパント深さに対する高い熱量の活性化アニールの影響の制御を可能にする。

一般に、エミッタ−ベース接合領域における、完全に鋭い（即ちボックス形状の）ドーパント（濃度）プロファイルの形成は、エミッタ層と基板（即ちベースキャップ）との間の遷移領域に急峻性が欠けることにより妨げられ、特に、例えば化学気相堆積チャンバ中でのその場ドーピングプロセスにより導入されるヒ素を有する高ドープ層のために妨げられる。

急峻な（即ち急勾配の）遷移（または（濃度）プロファイル）の実現が困難なことは、ドーパント（例えばＡｓ、Ｐ、Ｂ）の低い表面接着性と、成長中のドーパントの強い表面偏析の双方に起因する。偏析の影響は、数桁の大きさで、包含されたバルク濃度が表面濃度より低くなるという結果をもたらす。これらの組合わされた影響は、意図したボックス傾向（即ち急勾配）のプロファイル（図２ａ参照）に代わって、堆積させたままの構造中のエミッタ−ベース界面における濃度プロファイルの「角丸（corner-round）」（またはアンダーシュート）となる（図１ａ参照）。

本発明は、制御されたドーパント（濃度）プロファイルを有する接合を作製するための方法を開示し、この方法は、
第１濃度を有する第１ドーパントを含む第１半導体材料を形成する工程と、その上に、
第２濃度を有し、これにより（物理的／金属的）接合を形成する、第２ドーパントを含む第２半導体材料を形成する工程と、
第２半導体材料を形成する前に、原子層エピタキシまたは気相ドーピングにより、第１半導体材料の上に、第２ドーパントを形成するのに適した、少なくともわずかの単分子層の前駆体を堆積し、これにより（物理的／金属的）接合における第２ドーパントの第２濃度を部分的に増加させる工程と、を含む。

本発明の多くの具体例において、「制御されたドーパント（濃度）プロファイル」の用語は、堆積させたままの構造／層中の接合における、第２ドーパントの急勾配の（即ち急峻な／ボックス形状の）（濃度）プロファイルをいう。これは、接合において、第２ドーパントの第２濃度を局所的に増加させる（またはオーバーシュートを形成する）ことにより達成できる。上述の内容と一致して、エミッタ−ベース接合において第２ドーパント（濃度）プロファイルを急勾配にすることは、接合において（即ち、高速熱アニール工程の前に、金属接合において、続いて高速熱アニール工程を行った後に電気的接合において）、第２のドーパント（濃度）プロファイルを制御（またはその中でオーバーシュートを作製）することを意味する。

本発明の異なる具体例では、第１半導体材料と第２半導体材料が同じ材料から形成され、同じ組成を有し、これによりホモ接合を形成する。

本発明の他の具体例では、第１半導体材料と第２半導体材料が異なる材料から形成され、異なる組成を有し、これによりヘテロ接合を形成する。

本発明の方法は、第１ドーパントを含む第１半導体材料を形成する工程と、第２ドーパントを含む第２半導体材料を形成する工程との間に追加の工程を含んでも良い。ＢｉＣＭＯＳプロセスフローの場合、エミッタ成長は、ベース成長と同じプロセス工程中で行わない。プロセスフローは、エミッタウインドウを形成するための少なくともフォトリソグラフィック工程を含んでも良い。しかしながら、全ての場合、エミッタ層／領域は上に横たわり、ベース領域／スタックと接触する。

本発明の方法は、エミッタ−ベース界面でのドーパント（濃度）プロファイルの制御を可能にする。続いて行われる（高速）熱処理（または活性化アニール）中の拡散のためのドーパントを貯蓄するのに使用される、部分的に（高ドーパント濃度の）ドーパント含有層が提供される。

気相ドーピング（ＶＰＤ）は、化学気相堆積（ＣＶＤ）プロセスであって、ドーパントを形成するのに適した種（即ち前駆体）が、（例えば半導体材料のような）基板上に、例えばｐ型ドーピングのためにはジボラン（Ｂ_２Ｈ_６）、ｎ型ドーパントのためにはフォスフィン（ＰＨ_３）やアルシン（ＡｓＨ_３）のような前駆体ガスの熱分解を通して、気相から直接堆積される。

好適には、前駆体は水素ガス（Ｈ_２）や、窒素ガス（Ｎ_２）やアルゴン（Ａｒ）のような不活性ガス中で希釈される。

作製に使用される前駆体は、大抵水素中で希釈される（即ち、ドーパントの形成に適した種とＨ_２の混合である）。

ドーパント含有層の形成は、対応するｎ型ドーパント（Ａｓ、Ｐ）のドーパント脱離限界より低い温度で、およびｐ型ドーパント（Ｂ）のドーパント拡散限界より低い温度で、行われなければならない。ドーパントの脱離限界は、基板からドーパントが離脱を始める温度として定義される。ドーパントの拡散限界は、基板中のドーパントが拡散を始める温度として定義される。

ｎ型ドーパントの前駆体の典型的な例は、アルシン（ＡｒＨ_３）とフォスフィン（ＰＨ_３）である。特徴的に、アルシン／フォスフィン含有層の形成は、ドーパントの脱離限界と等しいか、より低い温度で行われる。アルシンの場合、ドーパント脱離限界は６００℃である。ドーパント脱離限界は、また、記載の他の部分で言及したような半導体材料のエピタキシャルオーバー成長（epitaxial overgrowth）の堆積温度も制限する・

ｐ型ドーパントの前駆体の典型的な例は、ジボラン（Ｂ_２Ｈ_６）である。特徴的に、ジボラン含有層の形成は、ドーパントの拡散限界と等しいか、より低い温度で行われる。

気相ドーピングプロセスで気相からのドーパント堆積工程が基板上にエピタキシャルに行われた場合、およびドーパント（またはドーパントドーズ）の量が（一般には通常のＶＰＤより低い温度で）原子的に制御された場合、この技術は原子層エピタキシ（ＡＬＥ）としても知られている。原子層エピタキシは、化学的気相堆積（ＣＶＤ）プロセスであり、ガス状の前駆体（例えばＡｓＨ_３、ＰＨ_３、Ｂ_２Ｈ_６）から熱分解により、ドーパント原子が加熱された基板上に化学吸着する。ｎ型ドーピングの場合、化学吸着メカニズムは、自己制限（self-limiting）であり、単原子層（即ち、１分子層）のドーパント原子となる（図３に示す）。ｐ型ドーパントの場合、自己制限は、１００℃程度の非常に低い温度でのみ観察される。

ｎ型ドーパント（例えばＡｓ）の場合、堆積は１分子層（ＭＬ）に自己制限される。１ＭＬより低い場合、堆積されたドーズは、図３に（１）で示す領域のように、気相の前駆体（ＡｓＨ_３）に露出する時間により決められる。

原子層エピタキシは、半導体材料のその場ドーピングに適用できる。この場合、半導体材料（例えばＳｉ、Ｇｅ、またはＳｉＧｅ）の層は、図４に示されるように、既に形成されたドーパント層の上にエピタキシャル成長される。

半導体材料のエピタキシャル（オーバー）成長中に、置換型のサイトにドーパント原子が全て入ることができるため、１分子層のドーパントへのＡＬＥの自己制限は、追加の長所である。成長プロセスは、（堆積プロセスの速度論（kinetics）に関連する）ドーパントの表面拡散温度より低い温度で行われる非平衡プロセスである。この方法では、ドーパントの固溶限より高い、非常に高いドーピングの活性レベルが得られる。化学吸着がＳｉ（１００）基板上に行われた場合、飽和ドーズ（即ち１分子層のドーズ）は、約６．８×１０^１４ａｔｏｍｓ／ｃｍ^２の表面濃度に相当する。

ドーパントの堆積工程とその後に続く半導体層のエピタキシャルオーバー成長を組み合わせる基本のシーケンスは、複数回（複数サイクル）繰り返される。それぞれの場合、オーバー成長された半導体層は、新しいドーパント層の形成を可能とする新鮮な表面を提供する。このプロセスは、図４に模式的に表される。

本発明の具体例は、約０．１Ｐａと約１ａｔｍ（１０１ｋＰａ）との間の圧力で、ドーパントを形成するのに適した、前駆体の１分子層の少なくとも一部分の堆積を開示する。反応チャンバは、例えば、エピタキシャルリアクタ、低圧気相堆積（ＬＰＣＶＤ）チャンバ、減圧化学気相堆積（ＲＰＣＶＤ）チャンバ、常圧化学気相堆積（ＡＰＣＶＤ）チャンバ、または超高真空化学気相堆積（ＵＨＣＶＤ）チャンバ、又はガスソース分子線エピタキシ（ＧＳＭＢＥ）チャンバである。

本発明の特定の具体例では、（従来に開示された方法と比較した場合）バイポーラトランジスタのエミッタとベース領域との間の界面において、ドーピングプロファイルの急峻性が改良される方法が開示される。第２に、この方法は、（従来に開示された方法と比較した場合）従来のＣＭＯＳフローの活性化アニールを行った場合、バイポーラＣＭＯＳのエミッタ−ベース界面において、ドーパントの拡散深さの良好な（改良された）制御を可能とする。

堆積したままのドーズは、０と１ＭＬの間の連続値で変化するため、ＡＬＥ、（エミッタ−ベース）界面でのプロファイルの急峻性と、同時に（高速熱アニール時の）ベース中の拡散距離に適合するように調整することができる。

エミッタのバルクは、従来のその場ドーピング技術（例えば化学気相堆積（ＣＶＤ）や複数サイクルのＡＬＥ）を行うことにより成長可能である。

エミッタ領域は、複数層を含み、それぞれの層はエピタキシャル成長される。

ドーパント堆積（ＡＬＥ）と、Ｓｉ、Ｇｅ、ＳｉＧｅのような半導体材料のエピタキシャルオーバー成長のシーケンスが、複数回繰り返される（図４）。オーバー成長した層は、ドーパント原子に対して新鮮な表面を提供するため、十分な回数のサイクルを行うことで、ドーパントドーズは任意の値まで増加できる。層成長により、構造の厚さは、サイクル数とともに増加する。

ＡＬＥ工程中の露出時間が十分に短い場合、基板表面はドーパントで飽和しない。露出時間の適当な選択により、堆積したままのドーズを必要な値に調整することが可能である（図３の符号（１）で示される領域参照）。

ＡＬＥに続いて（高速）熱処理（またはアニール）が行われた場合、半導体材料中でドーパント原子は活性化される。達成可能な最大活性化ドーパントレベルは、アニール温度における固溶限により決まる。ｎ型ドーパントの場合、ＡＬＥ工程の直後にキャップ層（またはオーバー成長半導体材料）の堆積を行わない場合、吸着した原子の殆どは、５５０℃から６００℃より高い温度におけるアニール工程中に離脱するであろう。それゆえに、半導体材料は、堆積したままのドーパントドーズを最小変化にするような保護キャップ層として働くための、離脱温度より低い温度で成長／堆積しなければならない。

図５ａ（および図５ｂ）では、エミッタ層中のＡｓ濃度の二次イオン質量分析法（ＳＩＭＳ）測定が、エミッタ領域（図の左側）とベース領域（図の右側）の間の物理的界面の近傍の４つの試料について示される（エミッタ領域とベース領域（のベースキャップ）との間の遷移領域は、図５ａ、図５ｂ、およびこれらの図の上部において、点線の四角形で表される）。ＡＬＥを用いて堆積したままの試料（曲線３）において、角丸プロファイル（曲線１）の問題は解決され、６．２Ｅ２０ａｔ／ｃｍ^３の大きさであるドーパント濃度ピークさえも得られる。濃度ピークのこの大きさは、１ＭＬのＡｓに対応するが、特定のデバイスの要求に応じて、アルシンの単分子層を部分的に堆積することにより、より低い値に調整／制御することができる。ドーパントオーバーシュート（または濃度ピークの大きさ）の制御性は、本発明の特別な長所である。

ＡＬＥの肯定的な効果として、ＡＬＥピークに近接したオーバー成長層の領域（図では、−５ｎｍと−１０ｎｍの間）中のＡｓ濃度（曲線３）は、ＡＬＥの無い試料のプロファイル（曲線１）と比較して、より均一である。理論に向かうことなく、−１４ｎｍにおけるドーパント（Ａｓ）濃度の小さな低下は、エミッタ中のＧｅの存在、またはＧｅの存在によるＳＩＭＳ測定の調整の問題によるものであろう。

１０５０℃におけるスパイクアニールの後に、ＡＬＥを用いた試料のドーパント（濃度）プロファイル（曲線４）は、ＡＬＥを用いない試料のプロファイル（曲線２）と比較して、より深い拡散を示す。違いは、ＡＬＥにより得ることができる高いドーパント量（１ＭＬ）によるものであり、これは、ドライブインアニール（drive-in anneal）中にドーパント原子の貯蓄部として働く。上述のように、このドーパント量は、必要とされる拡散深さを調節するために、単分子層の一部分まで減らすことができる。

図６ａ（および図６ｂ）は、（複数回の）ＡＬＥを用いて成長したエミッタのＴＣＡＤシミュレーション結果を表す。

図６ａは、ＡＬＥピーク（１）（灰色）から（５）（黒の破線）まで、大きさが増大することを示す。図６ｂは、ＡＬＥピーク（１）から（５）について、１０５０℃でスパイクアニールを行った後の、対応する拡散深さを示す。

シミュレーションは、エミッタ／ベース界面に近接したＡＬＥピークの大きさの適当な調整により、（高速）滅アニール後（またはその時の）拡散深さの制御が可能になることを示す。

ＡＬＥピークの大きさ（即ち、図６ａに示される（灰色の）ピーク（１）の頂点から（黒の破線の）ピーク（５）の頂点までで測定される距離）が大きくなるほど、図６ｂに矢印で示される方向に（即ち、灰色の曲線（１）から黒い破線の曲線（５）に向かって）、（ｘ軸上でミクロンで測定された）拡散深さはより高くなる。アニール時に、バルクエミッタ領域中の他のＡＬＥピークは、エミッタ中の同じバルク濃度に低下する。

本発明は、半導体デバイス製造の他の領域にも適用可能である。本発明は、バイポーラトランジスタと関連して、特にバイポーラＣＭＯＳ（ＢｉＣＭＯＳ）に関連して記載したが、この発明の利益が他の応用にも適用できることは、当業者にとって明らかであろう。他の可能な応用は、基板上の薄い高ドープ半導体層の成長である。本発明の方法は、例えば、光起電応用のための薄いｎ＋Ｓｉ層を形成するために、または光起電デバイスのエミッタ−ベース接合のドーパント（濃度）プロファイルの制御のために使用できる。

好適な具体例、特定の構造、および形状とともに、材料について、本発明にかかるデバイスについて、ここで議論したが、形状や細部における様々な変化や変形は、添付された請求の範囲で規定される本発明の範囲から離れることなく行えることを理解すべきである。

Claims (18)

1. 制御されたドーパントプロファイルを有する接合を作製するための方法であって、
   第１ドーパントでドープされた第１半導体材料を形成する工程と、次に、
   第１ドーパントとは異なる第２ドーパントのための前駆体の単分子層の少なくとも断片を、原子層エピタキシまたは気相ドーピングにより第１半導体材料の上に直接堆積する工程であって、第２ドーパントのための前駆体の堆積は、半導体材料の付随した堆積無しに行われる工程と、次に、
   第２ドーパントでドープされた第２半導体材料を、第２ドーパントの前駆体と第１半導体材料の上に形成する工程と、次に、
   第２ドーパントでドープされた第２半導体材料の形成後に高速熱処理を行う工程とを含む方法。
2. 第１半導体材料と第２半導体材料とは、同じ組成を有し、これによりホモ接合を形成する請求項１に記載の方法。
3. 第１半導体材料と第２半導体材料とは異なる組成を有し、これによりヘテロ接合を形成する請求項１に記載の方法。
4. 第２ドーパントでドープされた第２半導体材料を形成する工程は、
   第２半導体材料の層をエピタキシャル成長させる工程と、次に、
   原子層成長により、第２半導体材料の層の上に、第２ドーパントの形成に適した単分子層の前駆体を堆積する工程と、
   からなるシーケンスを行う工程と、
   このシーケンスを少なくとも２回繰り返し、これにより第２半導体材料中の置換型サイトに第２ドーパントを入れる工程と、を含む請求項１に記載の方法。
5. バルクの第２半導体材料中の第２ドーパントの濃度は、１×１０^２０原子／ｃｍ^３と等しいか、より高い請求項１に記載の方法。
6. 第１ドーパントはｎ型ドーパントで第２ドーパントはｐ型ドーパントであり、または第１ドーパントはｐ型ドーパントで第２ドーパントはｎ型ドーパントである請求項１に記載の方法。
7. ｎ型ドーパントは、ヒ素（Ａｓ）またはリン（Ｐ）である請求項６に記載の方法。
8. ｎ型ドーパントの形成に適した前駆体は、アルシン（ＡｓＨ_３）またはフォスフィン（ＰＨ_３）である請求項７に記載の方法。
9. ｐ型ドーパントはホウ素である請求項６に記載の方法。
10. 第１ドーパントはｐ型ドーパントで、第２ドーパントはｎ型ドーパントである請求項６に記載の方法。
11. 第２半導体材料は、Ｓｉ、Ｇｅ、またはそれらの組み合わせを含む請求項１に記載の方法。
12. 第２半導体材料はバイポーラトランジスタのエミッタ領域であり、接合は半導体接合である請求項１に記載の方法。
13. 第１半導体材料は、Ｓｉ、Ｇｅ、またはそれらの組み合わせを含む請求項１に記載の方法。
14. 第１半導体材料は、バイポーラトランジスタのベース領域である請求項１に記載の方法。
15. 更に、第２ドーパントでドープされた第２半導体材料の形成後に行われる、高速熱処理を含む請求項１に記載の方法。
16. 高速熱処理において、第１半導体材料中への第２ドーパントの拡散深さは、１５ｎｍと等しいか、またはより浅い請求項１５に記載の方法。
17. バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）デバイスを作製するための、請求項１に記載の方法の使用。
18. 光起電デバイスを作製するための、請求項１に記載の方法の使用。