JP5064171B2

JP5064171B2 - 連想記憶装置

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Publication number: JP5064171B2
Application number: JP2007283462A
Authority: JP
Inventors: 勝己堂阪; 和民有本; 吉雄松田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2012-10-31
Anticipated expiration: 2027-10-31
Also published as: US8169807B2; US20090113122A1; JP2009110616A

Description

本発明は、連想メモリ（ＣｏｎｔｅｎｔＡｄｄｒｅｓａｂｌｅＭｅｍｏｒｙ。以下、ＣＡＭという。）を備えた連想記憶装置に関する。

近年、ネットワークアドレス経路の検索装置等に、ＣＡＭセル又は３値連想メモリ（ＴｅｒｎａｒｙＣＡＭ。以下、ＴＣＡＭという。）セル（以下、総称してＣＡＭセルともいう。）により構成される連想記憶装置が用いられるようになってきている。ＣＡＭセルは、「０」及び「１」の２値の記憶データを保持するための１つの記憶セルと、「０」及び「１」の２つの検索データを検索するためのサーチラインと、マッチラインと、サーチラインの検索データと記憶セルの記憶データとを比較して当該比較結果を示す信号をマッチラインに出力する比較回路とを備えて構成される。また、ＴＣＡＭセルは、「０」，「１」及び「Ｘ（Ｄｏｎ’ｔｃａｒｅ；不定値）」の３値の記憶データを保持するための２つの記憶セルと、「０」及び「１」の２つの検索データを検索するためのサーチライン対と、マッチラインと、サーチライン対の検索データと記憶セルの記憶データとを比較して当該比較結果を示す信号を当該マッチラインに出力する比較回路とを備えて構成される。ここで、マッチラインは予めハイレベルにプリチャージされ、連想記憶装置の検索動作中に、検索データと記憶データとが一致しないことを示す比較回路からの出力信号に応答して放電される。この検索動作は、複数のＣＡＭセル又はＴＣＡＭセルから構成されるＣＡＭアレイ内の検索対象となるエントリの全てに対して同時に実行できる並列動作であるため、連想記憶装置においてデータ検索を高速に行える。

ＣＡＭセルを備えて構成される連想記憶装置において、上記検索動作期間中に、マッチラインの充放電時及びサーチラインの充放電時に、比較的大きなピーク電流が流れる。また、ＣＡＭアレイの大容量化に伴ってピーク電流が増加し、電源電圧に比較的大きな電圧ドロップが発生したり、ピーク電流による電磁干渉や電源ノイズが発生したりするという問題が顕在化してきている。さらに、連想記憶装置のトータルの消費電流もＣＡＭアレイの大容量化に伴って大きくなってきている。この対策として、電源及びグランドラインのインピーダンスを小さくするために電源配線を強化したり、電源パッドの数を多くしたり、パッケージのインピーダンスやＣＡＭのＬＳＩを実装しているボードの電源を強化する必要がある。また、電流増加に伴う発熱量の増加に対応するために、放熱フィン等の対応策が必要となる。これらは、いずれもＣＡＭのＬＳＩのコストを増加させたり、電源電圧下限動作劣化及び動作周波数の劣化等の動作マージンの劣化を発生させたりする。このことが、ＣＡＭアレイの大容量化を困難にしている大きな課題である。

特許文献１に記載の従来技術に係るＣＡＭ装置は、分割したサブアレイ毎に、３値メモリと一致比較回路とサーチライン活性化制御回路とを設け、まず、分割した複数のサブアレイを任意に指定できる第２の検索要求と３値メモリの保持値との一致比較によって任意のサブアレイを選択し、その選択されたサブアレイの一致比較回路において第１の検索要求によるデータ列をサーチライン活性化制御回路に与えるようにしたので、簡単なハードウェアの追加によって低消費電力化が図れる。

また、特許文献２に記載の従来技術に係る半導体記憶装置は、４個のメモリセルの各々が記憶するディジタル値の組み合わせを２ビットのディジタル値で表現した記憶データが設定されるＣＡＭセルブロックと、メモリセルが記憶するディジタル値と一致比較されるディジタル値が設定されるサーチラインと、メモリセルに接続するサーチラインに対して１ビットのディジタル値をそれぞれ設定して、４ビットのディジタル値の組み合わせを２ビットのディジタル値で表現した検索データを設定する検索データ設定部と、記憶データと検索データの一致不一致を判定するトランジスタと、この判定結果を出力するマッチラインとを備え、検索動作においてサーチラインの活性化頻度を減少させたので、消費電力を低減することができる。

さらに、特許文献３に記載の従来技術に係る連想記憶装置は、１つのエントリデータに対応する１つのマッチラインを２つに分割した第１の部分であり、不一致の場合に第１の電位から第２の電位に変化する第１のマッチラインと、２つに分割した第２の部分であり不一致の場合に第２の電位から第１の電位に変化する第２のマッチラインと、第１のマッチラインを第１の電位にプリチャージする第１のプリチャージ回路と、第２のマッチラインを第２の電位にプリチャージする第２のプリチャージ回路と、第１及び第２のマッチラインが双方共に不一致の場合に第１及び第２のプリチャージ回路によるプリチャージ動作前に第１及び第２のマッチラインを互いに短絡させるショート回路とを備え、短絡後に各マッチラインをプリチャージ又はディスチャージさせることによって、消費電力を削減することができる。

特開２００６−３０９９１７号公報。特開２００４−２９５９８６号公報。特開２００２−３５８７９１号公報。

しかしながら、従来技術に係るＣＡＭ装置及び半導体記憶装置によれば、さらに消費電力及びピーク電流を削減できないという課題があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して消費電力及びピーク電流を削減できる連想記憶装置を提供することにある。

本発明に係る連想記憶装置は、第１のマッチライン及び第１のサーチラインに接続され、第１のデータを記憶する第１の記憶素子と、上記第１のサーチラインを介して入力される第１の検索データと上記第１のデータとを比較して上記比較結果を示す信号を発生して上記第１のマッチラインに出力する第１の比較手段とを含む第１のメモリセルと、
第２のマッチライン及び第２のサーチラインに接続され、第２のデータを記憶する第２の記憶素子と、上記第２のサーチラインを介して入力される第２の検索データと上記第２のデータとを比較して上記比較結果を示す信号を発生して上記第２のマッチラインに出力する第２の比較手段とを含む第２のメモリセルとを備えた連想記憶装置において、
上記第１のマッチラインと電源との間に接続される第１のスイッチ手段と、上記第２のマッチラインとグランドとの間に接続される第２のスイッチ手段と、上記第１及び第２のマッチラインの間に接続される第３のスイッチ手段とを含むマッチラインイコライズ手段と、
上記第１及び第２の比較手段による上記比較の前に、上記第１及び第２のスイッチ手段をオンしかつ上記第３のスイッチ手段をオフした後に、上記第１及び第２のスイッチ手段をオフしかつ上記第３のスイッチ手段をオンするように制御することにより上記第１及び第２のマッチラインの電位を互いに等しくする制御手段とを備えたことを特徴とする。

本発明に係る連想記憶装置によれば、例えば、上記第１のマッチラインはマッチラインＭＬｐであり、上記第２のマッチラインはマッチラインＭＬｎであり、マッチラインＭＬｐを電源電圧ＶＤＤを有する電源に接続し、かつマッチラインＭＬｎを接地した後、マッチラインＭＬｐとマッチラインＭＬｎとを互いに接続してマッチラインＭＬｐとマッチラインＭＬｎの電位を互いに等しい電位ＶＤＤ／２にするので、従来技術に比較して消費電力及びピーク電流を１／４に削減できるという特有の効果を有する。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。また、図２は、図１のＰＣＡＭアレイ１２１を構成するＰＣＡＭセル１、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０、及びＮＣＡＭアレイ１２２を構成するＮＣＡＭセル１１の構成を示す回路図である。図１において、実施の形態１に係るＴＣＡＭ装置は、アドレス／コマンドバッファ１０１と、メモリコントローラ１００と、ＰＣＡＭアレイ１２１及び１２４と、ＮＣＡＭアレイ１２２及び１２３と、ロウデコーダ１３１乃至１３４と、センスアンプ１５１乃至１５４と、サーチラインドライバ１１１及び１１２と、マッチアンプ１４１乃至１４４と、マッチラインイコライズユニット１１３及び１１４とを備えて構成される。

図１において、ＰＣＡＭアレイ１２１及び１２４はそれぞれ、Ｐチャネルメモリアレイ領域に形成され、図１のＴＣＡＭ装置の検索動作に用いられる記憶データを記憶するために複数Ｍ行複数Ｋ列の行列状に配置された複数のＴＣＡＭセルを備えて構成される。以下、ＰＣＡＭアレイ１２１及び１２４を構成するＴＣＡＭセルをＰＣＡＭセル１という。ＰＣＡＭセル１の構成は図２を用いて詳細後述する。また、図１において、ＮＣＡＭアレイ１２２及び１２３はそれぞれ、Ｎチャネルメモリアレイ領域に形成され、図１のＴＣＡＭ装置の検索動作に用いられる記憶データを記憶するために複数Ｍ行複数Ｋ列の行列状に配置された複数のＴＣＡＭセルを備えて構成される。以下、ＮＣＡＭアレイ１２２及び１２３を構成するＴＣＡＭセルをＮＣＡＭセル１１という。ＮＣＡＭセル１１の構成は図２を用いて詳細後述する。ここで、ＰＣＡＭアレイ１２１，１２４及びＮＣＡＭアレイ１２２，１２３はそれぞれ、メモリセル行にそれぞれ対応して設けられたＭ本のワードラインＷＬｐ及びＷＬｎ（以下、総称してワードラインＷＬともいう。）及びＭ本のマッチラインＭＬｐ及びＭＬｎ（以下、総称してマッチラインＭＬともいう。）と、メモリセル列にそれぞれ対応して設けられた２Ｋ組のビットライン対ＢＬｐ，／ＢＬｐ及びＢＬｎ及び／ＢＬｎ（以下、総称してビットライン対ＢＬ，／ＢＬともいう。）と、ＴＣＡＭセル列にそれぞれ対応して設けられたＫ組のサーチライン対ＳＬｐ，／ＳＬｐ及びＳＬｎ及び／ＳＬｎ（以下、総称してサーチライン対ＳＬ，／ＳＬともいう。）とを備えて構成される。

図１において、メモリコントローラ１００は、アドレス／コマンドバッファ１０１を介して入力されるアドレスデータ及び図１のＴＣＡＭ装置の動作を指定するコマンドデータに基づいて、ロウデコーダ１３１乃至１３４と、センスアンプ１５１乃至１５４と、サーチラインドライバ１１１及び１１２と、マッチラインイコライズユニット１１３及び１１４とをそれぞれ制御するための制御信号を発生して出力する。

ロウデコーダ１３１は、メモリコントローラ１００からのアドレスを示す制御信号に応答して、ＰＣＡＭアレイ１２１のいずれかのワードラインＷＬを活性化する。また、センスアンプ１５１は、メモリコントローラ１００からのアドレスを示す制御信号に応答して、ＰＣＡＭアレイ１２１のいずれかのビットライン対ＢＬ，／ＢＬを活性化する。さらに、サーチラインドライバ１１１は、メモリコントローラ１００からの検索データを示す制御信号に応答して、各サーチライン対ＳＬ，／ＳＬを活性化する。またさらに、図１のＴＣＡＭ装置の検索動作時に、ＰＣＡＭアレイ１２１の各メモリセル行を構成するＰＣＡＭセル１の全てにおいて記憶データと検索データとが一致したか否かを示すレベルが各マッチラインＭＬに設定されて、マッチアンプ１４１を介して図示しない検出回路に出力される。マッチラインイコライズユニット１１３は、ＰＣＡＭアレイ１２１のＭ本のマッチラインＭＬｐ及びＮＣＡＭアレイ１２２のＭ本のマッチラインＭＬｎの組にそれぞれ対応して設けられるＭ個のマッチラインイコライズ回路５０を備えて構成される。なお、マッチラインイコライズ回路５０の構成は、図２を用いて詳細後述する。

なお、ロウデコーダ１３２乃至１３４はそれぞれ、ロウデコーダ１３１と同様の構成を有し、センスアンプ１５２乃至１５４はそれぞれ、センスアンプ１５１と同様の構成を有し、マッチアンプ１４２乃至１４４はそれぞれ、マッチアンプ１４１と同様の構成を有し、サーチラインドライバ１１２はサーチラインドライバ１１１と同様の構成を有し、マッチラインイコライズユニット１１４はマッチラインイコライズユニット１１３と同様の構成を有する。また、ＰＣＡＭアレイ１２４はＰＣＡＭアレイ１２１と同様の構成を有する。さらに、ＮＣＡＭアレイ１２２及び１２３はそれぞれ、ＰＣＡＭアレイ１２１においてＰＣＡＭセル１をＮＣＡＭセル１１に置き換えた構成を有する。

図２において、ＴＣＡＭセルであるＰＣＡＭセル１は、ＳＲＡＭ３及び４と、排他的論理和回路である比較回路５及び６と、ワードラインＷＬｐと、ビットライン対ＢＬｐ０，／ＢＬｐ０と、ビットライン対ＢＬｐ１，／ＢＬｐ１と、サーチライン対ＳＬｐ，／ＳＬｐを備えて構成される。

ここで、記憶素子であるＳＲＡＭ３は、互いに逆方向で並列に接続されたインバータ８１及び８２と、データ入出力用のＮチャネル型ＭＯＳ電界効果トランジスタ８３及び８４を備えて構成される。ＳＲＡＭ３において、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３のドレイン電極はビットライン／ＢＬｐ０に接続され、ゲート電極はワードラインＷＬｐに接続され、ソース電極はインバータ８１の入力端子及びインバータ８２の出力端子に接続される。また、Ｎチャネル型ＭＯＳ電界効果トランジスタ８４のドレイン電極はビットラインＢＬｐ０に接続され、ゲート電極はワードラインＷＬｐに接続され、ソース電極はインバータ８１の出力端子及びインバータ８２の入力端子に接続される。ここで、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３のソース電極から、ＳＲＡＭ３が保持する値の正の論理値を示す信号が出力される。比較回路５は、Ｐチャネル型ＭＯＳ電界効果トランジスタ７及び８を備えて構成される。比較回路５において、Ｐチャネル型ＭＯＳ電界効果トランジスタ８のゲート電極はサーチラインＳＬｐに接続され、一方の電極は電源電圧ＶＤＤを出力する電源に接続され、他方の電極はＰチャネル型ＭＯＳ電界効果トランジスタ７の一方の電極に接続される。さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタ７のゲート電極はＳＲＡＭ３のＮチャネル型ＭＯＳ電界効果トランジスタ８４のソース電極に接続され、他方の電極はマッチラインＭＬｐに接続される。

図２において、記憶素子であるＳＲＡＭ４は、互いに逆方向で並列に接続されたインバータ８１及び８２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３及び８４を備えて、ＳＲＡＭ３と同様に構成される。ここで、ＳＲＡＭ４において、Ｎチャネル型ＭＯＳ電界効果トランジスタ８４のドレイン電極はビットラインＢＬｐ１に接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３のドレイン電極はビットライン／ＢＬｐ１に接続される。また、比較回路６は、Ｐチャネル型ＭＯＳ電界効果トランジスタ９及び１０を備えて構成される。比較回路６において、Ｐチャネル型ＭＯＳ電界効果トランジスタ１０のゲート電極はサーチライン／ＳＬｐに接続され、一方の電極は電源に接続され、他方の電極はＰチャネル型ＭＯＳ電界効果トランジスタ９の一方の電極に接続される。さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタ９のゲート電極はＳＲＡＭ４のＮチャネル型ＭＯＳ電界効果トランジスタ８４のソース電極に接続され、他方の電極はマッチラインＭＬｐに接続される。

図２において、ＴＣＡＭセルであるＮＣＡＭセル１１は、ＳＲＡＭ１３及び１４と、排他的論理和回路である比較回路１５及び１６と、ワードラインＷＬｎと、ビットライン対ＢＬｎ０，／ＢＬｎ０と、ビットライン対ＢＬｎ１，／ＢＬｎ１と、サーチライン対ＳＬｎ，／ＳＬｎとを備えて構成される。

図２において、記憶素子であるＳＲＡＭ１３及び１４はそれぞれ、互いに逆方向で並列に接続されたインバータ８１及び８２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３及び８４を備えて、ＳＲＡＭ３と同様に構成される。ここで、ＳＲＡＭ１３において、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３のドレイン電極はビットライン／ＢＬｎ０に接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタ８４のドレイン電極はビットラインＢＬｎ０に接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３及び８４のゲート電極はそれぞれ、ワードラインＷＬｎに接続される。また、ＳＲＡＭ１４において、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３のドレイン電極はビットライン／ＢＬｎ１に接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタ８４のドレイン電極はビットラインＢＬｎ１に接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタ８３及び８４のゲート電極はそれぞれ、ワードラインＷＬｎに接続される。

また、比較回路１５は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１７及び１８を備えて構成される。比較回路１５において、Ｎチャネル型ＭＯＳ電界効果トランジスタ１８のゲート電極はサーチラインＳＬｎに接続され、一方の電極は接地され、他方の電極はＮチャネル型ＭＯＳ電界効果トランジスタ１７の一方の電極に接続される。さらに、Ｎチャネル型ＭＯＳ電界効果トランジスタ１７のゲート電極はＳＲＡＭ１３のＮチャネル型ＭＯＳ電界効果トランジスタ８４のソース電極に接続され、他方の電極はマッチラインＭＬｎに接続される。さらに、比較回路１６は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９及び２０を備えて構成される。比較回路１６において、Ｎチャネル型ＭＯＳ電界効果トランジスタ２０のゲート電極はサーチライン／ＳＬｎに接続され、一方の電極は接地され、他方の電極はＮチャネル型ＭＯＳ電界効果トランジスタ１９の一方の電極に接続される。さらに、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９のゲート電極はＳＲＡＭ１４のＮチャネル型ＭＯＳ電界効果トランジスタ８４のソース電極に接続され、他方の電極はマッチラインＭＬｎに接続される。

図２において、マッチラインイコライズ回路５０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２３及びＰチャネル型ＭＯＳ電界効果トランジスタ２４からなるＣＭＯＳスイッチとを備えて構成される。ここで、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極にはメモリコントローラ１００からのリセット反転信号／ＲＳＴが入力され、一方の電極は電源に接続され、他方の電極はマッチラインＭＬｐに接続される。また、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極にはメモリコントローラ１００からのリセット信号ＲＳＴが入力され、一方の電極は接地され、他方の電極はマッチラインＭＬｎに接続される。さらに、Ｎチャネル型ＭＯＳ電界効果トランジスタ２３のゲート電極にはメモリコントローラ１００からのマッチラインイコライズ信号ＥＱが入力され、一方の電極はマッチラインＭＬｐに接続され、他方の電極はマッチラインＭＬｎに接続される。またさらに、Ｐチャネル型ＭＯＳ電界効果トランジスタ２４のゲート電極にはメモリコントローラ１００からのマッチラインイコライズ反転信号／ＥＱが入力され、一方の電極はマッチラインＭＬｐに接続され、他方の電極はマッチラインＭＬｎに接続される。

図３は、図１のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。図３において、タイミングｔ０からｔ３の期間は、図１のＴＣＡＭ装置の検索動作の１サイクルを示す。ここで、検索動作の１サイクルは、タイミングｔ０からｔ１までのリセット期間と、タイミングｔ１からｔ２までのイコライズ期間と、タイミングｔ２からｔ３までのサーチ期間とを有する。

図３のタイミングｔ０において、図１のメモリコントローラ１００は、ローレベルのリセット反転信号／ＲＳＴを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極に出力する一方、ハイレベルのリセット信号ＲＳＴを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極に出力する。これに応答して、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１及びＮチャネル型ＭＯＳ電界効果トランジスタ２２はそれぞれ、導通状態にされる。さらに、タイミングｔ０において、メモリコントローラ１００は、ローレベルのマッチラインイコライズ信号ＥＱを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２３のゲート電極に出力する一方、ハイレベルのマッチラインイコライズ反転信号／ＥＱを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２４のゲート電極に出力する。これに応答して、Ｎチャネル型ＭＯＳ電界効果トランジスタ２３及びＰチャネル型ＭＯＳ電界効果トランジスタ２４はそれぞれ、非導通状態にされる。従って、タイミングｔ０において、マッチラインＭＬｐは電源に接続され、マッチラインＭＬｐの電位は電源電位ＶＤＤにリセットされる。また、マッチラインＭＬｎは接地され、マッチラインＭＬｎの電位はグランド電位ＧＮＤにリセットされる。なお、図３のリセット期間において、サーチライン対ＳＬｐ，／ＳＬＰはハイレベルに設定され、サーチライン対ＳＬｎ，／ＳＬｎはローレベルに設定される。

タイミングｔ１において、図１のメモリコントローラ１００は、ハイレベルのリセット反転信号／ＲＳＴを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極に出力する一方、ローレベルのリセット信号ＲＳＴを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極に出力する。これに応答して、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１及びＮチャネル型ＭＯＳ電界効果トランジスタ２２はそれぞれ、非導通状態にされる。さらに、タイミングｔ１において、メモリコントローラ１００は、ハイレベルのマッチラインイコライズ信号ＥＱを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２３のゲート電極に出力する一方、ローレベルのマッチラインイコライズ反転信号／ＥＱを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２４のゲート電極に出力する。これに応答して、Ｎチャネル型ＭＯＳ電界効果トランジスタ２３及びＰチャネル型ＭＯＳ電界効果トランジスタ２４はそれぞれ、導通状態にされる。従って、タイミングｔ１において、マッチラインＭＬｐは電源から遮断され、マッチラインＭＬｎはグラウンド電位ＧＮＤから遮断され、マッチラインＭＬｐ及びＭＬｎは互いに電気的に接続される。その結果、マッチラインＭＬｐ及びＭＬｎの電位はそれぞれ、電位ＶＤＤ／２に設定される。なお、図３のイコライズ期間において、サーチライン対ＳＬｐ，／ＳＬｐはハイレベルに設定され、サーチライン対ＳＬｎ，／ＳＬｎはローレベルに設定される。

図３のサーチ期間において、図１のメモリコントローラ１００は、ハイレベルのリセット反転信号／ＲＳＴを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極に出力し、ローレベルのリセット信号ＲＳＴを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極に出力し、ローレベルのマッチラインイコライズ信号ＥＱを発生してＮチャネル型ＭＯＳ電界効果トランジスタ２３のゲート電極に出力し、ハイレベルのマッチラインイコライズ反転信号／ＥＱを発生してＰチャネル型ＭＯＳ電界効果トランジスタ２４のゲート電極に出力する。これに応答して、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１及び２４、及び、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２及び２３はそれぞれ、非導通状態にされる。

また、サーチ期間において、メモリコントローラ１００は、検索データをサーチライン対ＳＬｐ，／ＳＬｐ及びサーチライン対ＳＬｎ，／ＳＬｎに出力する。ＳＲＡＭ３の記憶データとサーチラインＳＬｐの検索データとが一致しかつ、ＳＲＡＭ４の記憶データとサーチライン／ＳＬｐの検索データが一致するとき、図３に「一致のとき」で示すように、マッチラインＭＬｐの電位は電位ＶＤＤ／２を保つ一方、それ以外の場合は、図３に「不一致のとき」で示すように、マッチラインＭＬｐの電位は電源電位ＶＤＤに上昇する。また、ＳＲＡＭ１３の記憶データとサーチラインＳＬｎの検索データとが一致しかつ、ＳＲＡＭ１４の記憶データとサーチライン／ＳＬｎの検索データが一致するとき、図３に「一致のとき」で示すように、マッチラインＭＬｎの電位は電位ＶＤＤ／２を保つ一方、それ以外の場合は、図３に「不一致のとき」で示すように、マッチラインＭＬｐの電位はグランド電位ＧＮＤに下降する。マッチラインＭＬｐ及びＭＬｎの各電位はそれぞれ、図１のマッチアンプ１４１及び１４２を介して、図示しない検出回路によって検出される。

図１のＴＣＡＭ装置は、図３のタイミングｔ３以降、タイミングｔ０〜ｔ３の期間の１サイクルの動作を繰り返すことにより、検索動作を繰り返す。一般に、大半の記憶データは検索データと一致しないため、図３のサーチ期間において、大半のマッチラインＭＬｐの各電位は電源電位ＶＤＤに上昇し、大半のマッチラインＭＬｎの各電位はグランド電位ＧＮＤに下降する。実施の形態１に係るＴＣＡＭ装置によれば、マッチラインＭＬｐを電源電位ＶＤＤで充電した電荷を、次のリセット期間（図３のタイミングｔ３〜ｔ４）においてマッチラインＭＬｎの電荷として利用するチャージリサイクルを行うので、従来技術に比較して消費電力及びピーク電流を１／４に削減できるという特有の効果を有する。なお、サーチ期間において「一致」と判定されたマッチラインＭＬｎは、次のリセット期間において放電されるが、この放電が行われるマッチラインＭＬｎは比較的少なく、図１のＴＣＡＭ装置全体の消費電力に比較してわずかである。

なお、図２において、Ｐチャネル型ＭＯＳ電界効果トランジスタ７及び８、Ｎチャネル型ＭＯＳ電界効果トランジスタ１７及び１８、Ｐチャネル型ＭＯＳ電界効果トランジスタ９及び１０、及び、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９及び２０の接続関係はそれぞれ、逆であってもよい。

図２において、ＳＲＡＭ３，４，１３及び１４に代えて、ＤＲＡＭ等の他の記憶素子を用いても良い。

なお、当該実施の形態１の特徴的構成及びその変形例は、後述する実施の形態にも適用できる。

実施の形態２．
図４は、本発明の実施の形態２に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。また、図５は、図４のＮＣＡＭアレイ１２１ａを構成するＮＣＡＭセル１１ａ、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０ａ、及びＮＣＡＭアレイ１２２を構成するＮＣＡＭセル１１ｂの構成を示す回路図である。図４に示すように、実施の形態２に係るＴＣＡＭ装置は、実施の形態１に係るＴＣＡＭ装置に比較して、ＰＣＡＭアレイ１２１に代えてＮＣＡＭアレイ１２１ａを備え、ＰＣＡＭアレイ１２４に代えてＮＣＡＭアレイ１２４ａを備えたことを特徴とする。その他の構成は、実施の形態１に係るＴＣＡＭ装置と同様である。

図５において、ＮＣＡＭセル１１ａ及び１１ｂは、図２のＮＣＡＭセル１１と同様に構成される。ただし、ＮＣＡＭセル１１ａは、ＮＣＡＭセル１１に比較して、マッチラインＭＬｎに代えてマッチラインＭＬｎａを備え、ワードラインＷＬｎに代えてワードラインＷＬｎａを備える。また、ＮＣＡＭセル１１ｂは、ＮＣＡＭセル１１に比較して、マッチラインＭＬｎに代えてマッチラインＭＬｎｂを備え、ワードラインＷＬｎに代えてワードラインＷＬｎｂを備える。さらに、図５において、マッチラインイコライズ回路５０ａは、図２のマッチラインイコライズ回路５０と同様に構成される。ただし、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極にはメモリコントローラ１００からのリセット反転信号／ＲＳＴが入力され、一方の電極は電源に接続され、他方の電極はマッチラインＭＬｎｂに接続される。また、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極にはメモリコントローラ１００からのリセット信号ＲＳＴが入力され、一方の電極は接地され、他方の電極はマッチラインＭＬｎａに接続される。メモリコントローラ１００は、実施の形態１のメモリコントローラ１００と同様に、制御信号ＥＱ，／ＥＱ，ＲＳＴ及び／ＲＳＴを発生して出力する。

図６は、図４のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。図６に示すように、図４のＴＣＡＭ装置の検索動作において、マッチラインＭＬｎａの電位は図３のマッチラインＭＬｎの電位と同様に変化する。また、タイミングｔ５〜ｔ６のリセット期間及びタイミングｔ６〜ｔ７のイコライズ期間において、マッチラインＭＬｎｂの電位は図３のマッチラインＭＬｐの電位と同様に変化する。さらに、タイミングｔ７〜ｔ８のサーチ期間において、マッチラインＭＬｎｂの電位は、ＮＣＡＭセル１１ｂのＳＲＡＭ１３の記憶データとサーチラインＳＬｎの検索データとが一致しかつ、ＮＣＡＭセル１１ｂのＳＲＡＭ１４の記憶データとサーチライン／ＳＬｎの検索データが一致するとき、図６に「一致のとき」で示すように、図３のマッチラインＭＬｐの電位と同様に変化する。しかしながら、それ以外の場合は、タイミングｔ７〜ｔ８のサーチ期間において、マッチラインＭＬｎｂの電位は、図６に「不一致のとき」で示すように、グランド電位ＧＮＤに下降する。上述のように、一般に、大半の記憶データは検索データと一致しないため、図６のサーチ期間において、大半のマッチラインＭＬｎａ及びＭＬｎｂの各電位はグランド電位ＧＮＤに下降する。従って、実施の形態２に係るＴＣＡＭ装置によれば、消費電力の大半は、タイミングｔ８において、マッチラインＭＬｎｂをグランド電位ＧＮＤから電源電位ＶＤＤに充電する時に消費されるものであり、従来技術に比較して消費電力及びピーク電流を１／２に削減できるという特有の効果を有する。実施の形態２に係るＴＣＡＭ装置は、実施の形態１に係るＴＣＡＭ装置に比較して消費電流及びピーク電流の削減効果は小さいが、メモリセルを１つの種類に統一することにより回路規模を縮小できるという効果を奏する。

実施の形態３．
図７は、本発明の実施の形態３に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図８は、図７のＰＣＡＭアレイ１２１を構成するＰＣＡＭセル１ａ、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０ｂ、及びＰＣＡＭアレイ１２２ａを構成するＰＣＡＭセル１ｂの構成を示す回路図である。図７に示すように、実施の形態３に係るＴＣＡＭ装置は、実施の形態１に係るＴＣＡＭ装置に比較して、ＮＣＡＭアレイ１２２に代えてＰＣＡＭアレイ１２２ａを備え、ＮＣＡＭアレイ１２３に代えてＰＣＡＭアレイ１２３ａを備えたことを特徴とする。その他の構成は、実施の形態１に係るＴＣＡＭ装置と同様である。

図８において、ＰＣＡＭセル１ａ及び１ｂは、図２のＰＣＡＭセル１と同様に構成される。ただし、ＰＣＡＭセル１ａは、ＰＣＡＭセル１に比較して、マッチラインＭＬｐに代えてマッチラインＭＬｐａを備え、ワードラインＷＬｐに代えてワードラインＷＬｐａを備える。また、ＰＣＡＭセル１ｂは、ＰＣＡＭセル１に比較して、マッチラインＭＬｐに代えてマッチラインＭＬｐｂを備え、ワードラインＷＬｐに代えてワードラインＷＬｐｂを備える。さらに、図８において、マッチラインイコライズ回路５０ｂは、図２のマッチラインイコライズ回路５０と同様に構成される。ただし、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１のゲート電極にはメモリコントローラ１００からのリセット反転信号／ＲＳＴが入力され、一方の電極は電源に接続され、他方の電極はマッチラインＭＬｐａに接続される。また、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２のゲート電極にはメモリコントローラ１００からのリセット信号ＲＳＴが入力され、一方の電極は接地され、他方の電極はマッチラインＭＬｐｂに接続される。メモリコントローラ１００は、実施の形態１のメモリコントローラ１００と同様に、制御信号ＥＱ，／ＥＱ，ＲＳＴ及び／ＲＳＴを発生して出力する。

図９は、図７のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。図９に示すように、図７のＴＣＡＭ装置の検索動作において、マッチラインＭＬｐａの電位は図３のマッチラインＭＬｐの電位と同様に変化する。また、タイミングｔ１５〜ｔ１６のリセット期間及びタイミングｔ１６〜ｔ１７のイコライズ期間において、マッチラインＭＬｐｂの電位は図３のマッチラインＭＬｎの電位と同様に変化する。さらに、タイミングｔ１７〜ｔ１８のサーチ期間において、マッチラインＭＬｐｂの電位は、ＰＣＡＭセル１ｂのＳＲＡＭ３の記憶データとサーチラインＳＬｐの検索データとが一致しかつ、ＰＣＡＭセル１ｂのＳＲＡＭ４の記憶データとサーチライン／ＳＬｐの検索データが一致するとき、図９に「一致のとき」で示すように、図３のマッチラインＭＬｎの電位と同様に変化する。しかしながら、それ以外の場合は、タイミングｔ１７〜ｔ１８のサーチ期間において、マッチラインＭＬｐｂの電位は、図９に「不一致のとき」で示すように、電源電位ＶＤＤに上昇する。上述のように、一般に、大半の記憶データは検索データと一致しないため、図９のサーチ期間において、大半のマッチラインＭＬｐａ及びＭＬｐｂの各電位は電源電位ＶＤＤに上昇する。従って、実施の形態３に係るＴＣＡＭ装置によれば、消費電力の大半は、タイミングｔ１８において、マッチラインＭＬｐｂを電源電位ＶＤＤからグランド電位ＧＮＤに放電する時に消費されるものであり、従来技術に比較して消費電力及びピーク電流を１／２に削減できるという特有の効果を有する。実施の形態３に係るＴＣＡＭ装置は、実施の形態１に係るＴＣＡＭ装置に比較して消費電流及びピーク電流の削減効果は小さいが、メモリセルを１つの種類に統一することにより回路規模を縮小できるという効果を奏する。

実施の形態４．
図１０は、本発明の実施の形態４に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。実施の形態４に係るＴＣＡＭ装置は、図１の実施の形態１のＴＣＡＭ装置に比較して、ＰＣＡＭアレイ１２１，１２４及びＮＣＡＭアレイ１２２，１２３に代えて、ＰＣＡＭアレイ１２１ｂ，１２４ｂ及びＮＣＡＭアレイ１２２ｂ，１２３ｂを備え、マッチラインイコライズユニット１１３及び１１４に代えて、マッチラインイコライズユニット１１３ａ及び１１４ａを備え、サーチラインイコライズ回路９０ａ及び９０ｂ及びグローバルサーチライン対ＧＳＬ，／ＧＳＬをさらに備えたことを特徴とする。図１０のＴＣＡＭ装置は、グローバルサーチライン対ＧＳＬ，／ＧＳＬ及びローカルサーチライン対ＳＬｐ，／ＳＬｐ及びＳＬｎ，／ＳＬｎを備えた階層サーチライン構成を有することを特徴とする。なお、図１０において、アドレス／コマンドバッファ１０１、メモリコントローラ１００、ロウデコーダ１３１乃至１３４と、センスアンプ１５１乃至１５４、サーチラインドライバ１１１及び１１２、及び、マッチアンプ１３１乃至１４４の記載を省略した。

図１０において、ＰＣＡＭアレイ１２１ｂは、２行１列のＰＣＡＭセル１ｃ及び１ｄを備える。ここで、ＰＣＡＭセル１ｃ及び１ｄはそれぞれ、図２のＰＣＡＭセル１においてＰチャネル型ＭＯＳ電界効果トランジスタ８及び１０をそれぞれ、電源に接続せずに接地した構成を有する。また、ＮＣＡＭアレイ１２２ｂは、２行１列のＮＣＡＭセル１１ｃ及び１１ｄを備える。ここで、ＮＣＡＭセル１１ｃ及び１１ｄはそれぞれ、図２のＮＣＡＭセル１１においてＮチャネル型ＭＯＳ電界効果トランジスタ１８及び２０をそれぞれ、接地せずに、電源に接続した構成を有する。さらに、ＮＣＡＭアレイ１２３ｂは、２行１列のＮＣＡＭセル１１ｅ及び１１ｆを備え、ＮＣＡＭアレイ１２２ｂと同様に構成される。またさらに、ＰＣＡＭアレイ１２４ｂは、２行１列のＰＣＡＭセル１ｅ及び１ｆを備え、ＰＣＡＭアレイ１２１ｂと同様に構成される。

図１０において、マッチラインイコライズユニット１１３ａ及び１１４ａはそれぞれ、２つのマッチラインイコライズ回路を備える。ここで、各マッチラインイコライズ回路は、図２のマッチラインイコライズ回路５０において、マッチラインＭＬｎをＰチャネル型ＭＯＳ電界効果トランジスタ２１に接続し、マッチラインＭＬｐをＮチャネル型ＭＯＳ電界効果トランジスタ２２に接続するように構成される。

また、図１０において、サーチラインイコライズ回路９０ａ及び９０ｂは互いに同一の構成を有する。サーチラインイコライズ回路９０ａは、インバータ６１ａ，６４ａ，６５ａ，６１ｂ，６４ｂ，６５ｂと、Ｐチャネル型ＭＯＳ電界効果トランジスタ６２ａ、６８ａ，６６ａ，６２ｂ，６８ｂ，６６ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタ６３ａ，６９ａ，６７ａ，６３ｂ，６９ｂ，６７ｂとを備えて構成される。ここで、図１０の紙面上で、サーチラインイコライズ回路９０ａの左半分と右半分とは同様に構成されるので、左半分のみを説明する。グローバルサーチラインＧＳＬは、インバータ６１ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ６２ａとＮチャネル型ＭＯＳ電界効果トランジス６３ａを備えて構成されるＣＭＯＳスイッチとを介して、サーチライン／ＳＬｐに接続される。なお、インバータ６１ａは、サーチライン／ＳＬｐのデータがグローバルサーチラインＧＳＬのデータに対して反転データになるように設けられる。グローバルサーチラインＧＳＬは、インバータ６４ａ及び６５ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ６６ａ及びＮチャネル型ＭＯＳ電界効果トランジスタ６７ａを備えて構成されるＣＭＯＳスイッチとを介して、サーチラインＳＬｎに接続される。インバータ６４ａ及び６５ａは、サーチラインＳＬｎのデータがグローバルサーチラインＧＳＬのデータと同相になるように設けられたものである。さらに、サーチライン／ＳＬｐ及びＳＬｎは、Ｐチャネル型ＭＯＳ電界効果トランジスタ６８ａ及びＮチャネル型ＭＯＳ電界効果トランジスタ６９ａを備えて構成されるＣＭＯＳスイッチを介して互いに電気的に接続される。なお、図１０の紙面上で、サーチラインイコライズ回路９０ａの右半分の回路は、グローバルサーチライン／ＧＳＬの反転データがサーチラインＳＬｐに出力され、グローバルサーチライン／ＧＳＬの同相のデータがサーチライン／ＳＬｎに出力され、サーチラインＳＬｐとサーチライン／ＳＬｎとがＣＭＯＳスイッチを介して互いに電気的に接続されるように構成される。

図１０に示すように、Ｐチャネル型ＭＯＳ電界効果トランジスタ６２ａ、６８ａ，６６ａ，６２ｂ，６８ｂ，６６ｂの各ゲート電極には、メモリコントローラ１００からの制御信号／ＳＥａ，／ＥＱＳａ，／ＳＥａ，／ＳＥｂ，／ＥＱＳｂ，／ＳＥｂがそれぞれ入力される。さらに、Ｎチャネル型ＭＯＳ電界効果トランジスタ６３ａ，６９ａ，６７ａ，６３ｂ，６９ｂ，６７ｂ各ゲート電極には、メモリコントローラ１００からの制御信号ＳＥａ，ＥＱＳａ，ＳＥａ，ＳＥｂ，ＥＱＳｂ，ＳＥｂがそれぞれ入力される。

図１１において、（ａ）は、図１０の制御信号／ＳＥａ及びＳＥａの発生回路を示す回路図であり、（ｂ）は、図１０の制御信号／ＳＥｂ及びＳＥｂの発生回路を示す回路図であり、（ｃ）は、図１０の制御信号ＥＱＳａ及び／ＥＱＳａの発生回路を示す回路図であり、（ｄ）は、図１０の制御信号ＥＱＳｂ及び／ＥＱＳｂの発生回路を示す回路図である。図１１（ａ），図１１（ｂ），図１１（ｃ）及び図１１（ｄ）に示す回路はそれぞれ、メモリコントローラ１００に設けられる。図１１（ａ）において、アンドゲート７１ａの第１の入力端子にはグローバルサーチラインＧＳＬが接続される一方、第２の入力端子にはメモリコントローラ１００からの詳細後述する制御信号ＭＳＥが出力される。さらに、アンドゲート７１ａからの出力信号は制御信号／ＳＥａとして出力される一方、インバータ７２ａを介して制御信号ＳＥａとして出力される。また、図１１（ｂ）において、アンドゲート７１ｂの第１の入力端子にはグローバルサーチライン／ＧＳＬが接続される一方、第２の入力端子にはメモリコントローラ１００からの詳細後述する制御信号ＭＳＥが出力される。さらに、アンドゲート７１ｂからの出力信号は制御信号／ＳＥｂとして出力される一方、インバータ７２ｂを介して制御信号ＳＥｂとして出力される。さらに、図１１（ｃ）において、アンドゲート７１ｃの第１の入力端子にはグローバルサーチラインＧＳＬが接続される一方、第２の入力端子にはメモリコントローラ１００からの詳細後述する制御信号ＭＥＱＳが出力される。さらに、アンドゲート７１ｃからの出力信号は制御信号ＥＱＳａとして出力される一方、インバータ７２ｃを介して制御信号／ＥＱＳａとして出力される。またさらに、図１１（ｄ）において、アンドゲート７１ｄの第１の入力端子にはグローバルサーチライン／ＧＳＬが接続される一方、第２の入力端子にはメモリコントローラ１００からの詳細後述する制御信号ＭＥＱＳが出力される。さらに、アンドゲート７１ｄからの出力信号は制御信号ＥＱＳｂとして出力される一方、インバータ７２ｄを介して制御信号／ＥＱＳｂとして出力される。

図１２は、図１０のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。図１２において、タイミングｔ１０からｔ１３の期間は、図１０のＴＣＡＭ装置の検索動作の１サイクルを示す。ここで、検索動作の１サイクルは、タイミングｔ１０からｔ１１までのリセット期間と、タイミングｔ１１からｔ１２までのイコライズ期間と、タイミングｔ１２からｔ１３までのサーチ期間とを有する。

なお、メモリコントローラ１００は、図１２のリセット期間、イコライズ期間及びサーチ期間において、実施の形態１における動作（図３）と同様に、制御信号ＲＳＴ，／ＲＳＴ，／ＥＱ，ＥＱを発生して出力する。これに応答して、本実施形態におけるマッチラインＭＬｎの電位は実施の形態１におけるマッチラインＭＬｐの電位と同様に変化し、本実施形態におけるマッチラインＭＬｐの電位は実施の形態１におけるマッチラインＭＬｎの電位と同様に変化する。

図１２において、タイミングｔ１０の直前の検索動作においてグローバルサーチラインＧＳＬがローレベルであれば、図１２のリセット期間において破線で示すように、タイミングｔ１０において、サーチライン／ＳＬｐは電源電位ＶＤＤであるハイレベルに設定され、サーチラインＳＬｎはグランド電位ＧＮＤであるローレベルに設定されている。一方、タイミングｔ１０の直前の検索動作においてグローバルサーチラインＧＳＬがハイレベルであれば、図１２のリセット期間において実線で示すように、タイミングｔ１０において、サーチライン／ＳＬｐはローレベルに設定され、サーチラインＳＬｎはハイレベルに設定されている。メモリコントローラ１００は、タイミングｔ１０において、ハイレベルの制御信号ＭＥＱＳを発生してアンドゲート７１ｃの第２の入力端子及びアンドゲート７１ｄの第２の入力端子に出力するとともに、ローレベルの制御信号ＭＳＥを発生してアンドゲート７１ａの第２の入力端子及びアンドゲート７１ｂの第２の入力端子に出力する。

タイミングｔ１０においてグローバルサーチラインＧＳＬがローレベルであるときは、ハイレベルの制御信号ＭＥＱＳに応答して、アンドゲート７１ｃはローレベルの制御信号ＥＱＳａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６９ａのゲート電極に出力し、インバータ７２ｃはハイレベルの制御信号／ＥＱＳａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６８ａのゲート電極に出力する。さらに、ローレベルの制御信号ＭＳＥに応答して、アンドゲート７１ａは、ローレベルの制御信号／ＳＥａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６２ａ及び６６ａの各ゲート電極に出力し、インバータ７２ａは、ハイレベルの制御信号ＳＥａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６３ａ及び６７ａの各ゲート電極に出力する。従って、グローバルサーチラインＧＳＬとサーチライン／ＳＬｐ及びＳＬｎが接続され、図１２のリセット期間において波線で示すように、サーチライン／ＳＬｐはハイレベルを維持し、サーチラインＳＬｎはローレベルを維持する。

一方、タイミングｔ１０においてグローバルサーチラインＧＳＬがハイレベルであるときは、ハイレベルの制御信号ＭＥＱＳに応答して、アンドゲート７１ｃはハイレベルの制御信号ＥＱＳａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６９ａのゲート電極に出力し、インバータ７２ｃはローレベルの制御信号／ＥＱＳａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６８ａのゲート電極に出力する。さらに、ローレベルの制御信号ＭＳＥに応答して、アンドゲート７１ａは、ハイレベルの制御信号／ＳＥａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６２ａ及び６６ａの各ゲート電極に出力し、インバータ７２ａは、ローレベルの制御信号ＳＥａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６３ａ及び６７ａの各ゲート電極に出力する。従って、グローバルサーチラインＧＳＬとサーチライン／ＳＬｐ及びＳＬｎが遮断され、ローレベルのサーチライン／ＳＬｐとハイレベルのサーチラインＳＬｎが接続され、図１２のリセット期間において実線で示すように、サーチライン／ＳＬｐ及びサーチラインＳＬｎの電位は、それぞれＶＤＤ／２になる。以下、サーチライン／ＳＬｐ及びサーチラインＳＬｎの電位を等しくする動作を、サーチラインイコライズ動作という。

図１２のタイミングｔ１１からタイミング１３の期間において、メモリコントローラ１００は、ローレベルの制御信号ＭＥＱＳを発生してアンドゲート７１ｃの第２の入力端子及びアンドゲート７１ｄの第２の入力端子に出力するとともに、ハイレベルの制御信号ＭＳＥを発生してアンドゲート７１ａの第２の入力端子及びアンドゲート７１ｂの第２の入力端子に出力する。さらに、タイミングｔ１１において、メモリコントローラ１００は、グローバルサーチライン対／ＧＳＬ，ＧＳＬをローレベルに設定する。これに応答して、アンドゲート７１ｃはローレベルの制御信号ＥＱＳａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６９ａのゲート電極に出力し、インバータ７２ｃはハイレベルの制御信号／ＥＱＳａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６８ａのゲート電極に出力する。さらに、アンドゲート７１ａは、ローレベルの制御信号／ＳＥａを発生してＰチャネル型ＭＯＳ電界効果トランジスタ６２ａ及び６６ａの各ゲート電極に出力し、インバータ７２ａは、ハイレベルの制御信号ＳＥａを発生してＮチャネル型ＭＯＳ電界効果トランジスタ６３ａ及び６７ａの各ゲート電極に出力する。従って、サーチライン／ＳＬｐは電源電位ＶＤＤであるハイレベルに設定され、サーチラインＳＬｎはグランド電位ＧＮＤであるローレベルに設定される。

タイミングｔ１２において、メモリコントローラ１００は、検索データをグローバルサーチライン対／ＧＳＬ，ＧＳＬに出力し、これに応答して、図１２に示すように、グローバルサーチライン対／ＧＳＬ，ＧＳＬのいずれか一方がハイレベルに設定される。これに応答して、図１２のタイミングｔ１２〜ｔ１３に示すように、サーチライン／ＳＬｐ及びＳＬｎの電位はそれぞれ、イコライズ期間における電位から変化するか、又はその電位を維持する。

タイミングｔ１３において、メモリコントローラ１００は、再びハイレベルの制御信号ＭＥＱＳを発生してアンドゲート７１ｃの第２の入力端子及びアンドゲート７１ｄの第２の入力端子に出力するとともに、ローレベルの制御信号ＭＳＥを発生してアンドゲート７１ａの第２の入力端子及びアンドゲート７１ｂの第２の入力端子に出力し、次の検索動作を行う。

図１２において、サーチ期間の前には、サーチライン／ＳＬｐはハイレベルに設定される必要があり、サーチラインＳＬｎはローレベルに設定される必要がある。本実施の形態によれば、サーチライン／ＳＬｐがローレベルに設定されている場合は、常にサーチラインＳＬｎがハイレベルに設定される一方、サーチライン／ＳＬｐがハイレベルに設定されている場合は、常にサーチラインＳＬｎがローレベルに設定される組み合わせになっている。タイミングｔ１０において、サーチライン／ＳＬｐがローレベルに設定され、かつサーチラインＳＬｎがハイレベルに設定されているときは、上記サーチラインイコライズ動作により、サーチラインＳＬｎの電荷の半分をサーチライン／ＳＬｐに渡すので、サーチライン／ＳＬｐ及びＳＬｎの充放電の電荷を、従来技術に比較して、半分にしている。一方、タイミングｔ１０において、サーチライン／ＳＬｐがハイレベルに設定され、かつサーチラインＳＬｎがローレベルに設定されているときは、上記サーチラインイコライズ動作が行われないように制御しているので、電荷の損失はない。従って、本実施の形態によれば、従来技術に比較して消費電力及びピーク電流を３／４に削減できるという特有の効果を有する。

なお、本実施の形態において、マッチラインＭＬｐ及びＭＬｎのリセット期間（図１２のタイミングｔ１０〜ｔ１１）においてサーチライン／ＳＬｐとサーチラインＳＬｎのサーチラインイコライズ動作を実行したが、本発明はこれに限られず、例えば、図１２のイコライズ期間等、サーチ期間の前に実行すればよい。

実施の形態５．
図１３は、実施の形態５に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図１３のＴＣＡＭ装置は、ストライプ配置構成マットのＴＣＡＭ装置である。図１３において、ＰＣＡＭセル１ｇ、ＮＣＡＭセル１１ｇ、ＰＣＡＭセル１ｈ及びＮＣＡＭセル１１ｈは、この順番でビット方向に配置される。ここで、ＰＣＡＭセル１ｇ及び１ｈはそれぞれ、図２のＰＣＡＭセル１と同様に構成され、ＮＣＡＭセル１１ｇ及び１１ｈはそれぞれ、図２のＮＣＡＭセル１１と同様に構成される。ＰＣＡＭセル１ｇ及び１ｈに共通して設けられるワードラインＷＬｐ及び、ＮＣＡＭセル１１ｇ及び１１ｈに共通して設けられるワードラインＷＬｎは、ロウデコーダ１３５に接続される。また、ＰＣＡＭセル１ｇ及び１ｈに共通して設けられるマッチラインＭＬｐ及び、ＮＣＡＭセル１１ｇ及び１１ｈに共通して設けられるマッチラインＭＬｎは、マッチアンプ１４５及び１４６にそれぞれ接続されるとともに、マッチラインイコライズ回路５０ｃに接続される。ここで、マッチラインイコライズ回路５０ｃは、図２のマッチラインイコライズ回路５０と同様に構成される。ロウデコーダ１３５とマッチラインイコライズ回路５０ｃとは、ＰＣＡＭセル１ｇ、ＮＣＡＭセル１１ｇ、ＰＣＡＭセル１ｈ及びＮＣＡＭセル１１ｈの配列の両側にそれぞれ配置される。

図１３には、ＮＣＡＭセル及びＰＣＡＭセルを２組配置したマットの例を示したが、１組又は３組以上の複数組のＮＣＡＭセル及びＰＣＡＭセルをストライプ状に配置してもよい。特に、２組以上の複数組のＮＣＡＭセル及びＰＣＡＭセルをストライプ状に配置する場合、ＮＣＡＭセル及びＰＣＡＭセルのペア単位での部分検索や、階層検索及びパイプライン検索を実現できる。従って、マットでの部分検索動作が実現できるので、実施の形態１のＴＣＡＭ装置に比較して、さらに消費電力及びピーク電流を減少させることができる。

実施の形態６．
図１４は、実施の形態６に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図１４に示すように、ＰＣＡＭセル１ｉ，１ｊ，１ｋ，１ｌ及びＮＣＡＭセル１１ｉ，１１ｊ，１１ｋ，１１ｌは、チェッカー状に配置される。ここで、ＰＣＡＭセル１ｉ，１ｊ，１ｋ，１ｌはそれぞれ、図２のＰＣＡＭセル１と同様に構成され、ＮＣＡＭセル１１ｉ，１１ｊ，１１ｋ，１１ｌはそれぞれ、図２のＮＣＡＭセル１１と同様に構成される。

図１４において、ＰＣＡＭセル１ｉ及び１ｊに共通して設けられるワードラインＷＬｐ及び、ＮＣＡＭセル１１ｉ及び１１ｊに共通して設けられるワードラインＷＬｎは、ロウデコーダ１３５ａに接続される。また、ＰＣＡＭセル１ｉ及び１ｊに共通して設けられるマッチラインＭＬｐ及び、ＮＣＡＭセル１１ｉ及び１１ｊに共通して設けられるマッチラインＭＬｎは、マッチアンプ１４５ａ及び１４６ａにそれぞれ接続されるとともに、マッチラインイコライズ回路５０ｄに接続される。ここで、マッチラインイコライズ回路５０ｃは、図２のマッチラインイコライズ回路５０と同様に構成される。ロウデコーダ１３５ａとマッチラインイコライズ回路５０ｄとは、ＰＣＡＭセル１ｉ、ＮＣＡＭセル１１ｉ、ＰＣＡＭセル１ｊ及びＮＣＡＭセル１１ｊの配列の両側にそれぞれ配置される。

また、図１４において、ＰＣＡＭセル１ｋ及び１ｌに共通して設けられるワードラインＷＬｐ及び、ＮＣＡＭセル１１ｋ及び１１ｌに共通して設けられるワードラインＷＬｎは、ロウデコーダ１３５ｂに接続される。また、ＰＣＡＭセル１ｋ及び１ｌに共通して設けられるマッチラインＭＬｐ及び、ＮＣＡＭセル１１ｋ及び１１ｌに共通して設けられるマッチラインＭＬｎは、マッチアンプ１４５ｂ及び１４６ｂにそれぞれ接続されるとともに、マッチラインイコライズ回路５０ｅに接続される。ここで、マッチラインイコライズ回路５０ｅは、図２のマッチラインイコライズ回路５０と同様に構成される。ロウデコーダ１３５ｂとマッチラインイコライズ回路５０ｅとは、ＮＣＡＭセル１１ｋ、ＰＣＡＭセル１ｋ、ＮＣＡＭセル１１ｌ、及びＰＣＡＭセル１ｌの配列の両側にそれぞれ配置される。

さらに、図１４において、ＰＣＡＭセル１ｉとＮＣＡＭセル１１ｋの間にサーチラインイコライズ回路９０ｃが配置され、ＮＣＡＭセル１１ｉとＰＣＡＭセル１ｋとの間にサーチラインイコライズ回路９０ｄが配置され、ＰＣＡＭセル１ｊとＮＣＡＭセル１１ｌの間にサーチラインイコライズ回路９０ｅが配置され、ＮＣＡＭセル１１ｊとＰＣＡＭセル１ｌとの間にサーチラインイコライズ回路９０ｆが配置される。ここで、サーチラインイコライズ回路９０ｃ，９０ｄ，９０ｅ及び９０ｆはそれぞれ、図１０のサーチラインイコライズ回路９０ａと同様に構成される。

本実施の形態によれば、実施の形態５に比較して、より容易に部分検索、階層検索及びパイプライン検索を実現できる。また、階層ワード線構成と、各チャージリサイクルＣＡＭプリチャージ回路の配置や、サーチラインをプリチャージするためのサーチ線プリチャージ回路の配置を、単独で又は組み合わせて実施することも可能である。さらに、アレイ構成のための電源及びグランドラインの配線も比較的容易になり、電源線のインピーダンスを比較的容易に減少できる。

なお、上記の各実施形態に係るＴＣＡＭ装置はそれぞれ、ＴＣＡＭを備えて構成されたが、本発明はこれに限られず、ＣＡＭを備えて構成されてもよい。

以上詳述したように、本発明に係る連想記憶装置によれば、第１のマッチライン及び第１のサーチラインに接続され、第１のデータを記憶する第１の記憶素子と、上記第１のサーチラインを介して入力される第１の検索データと上記第１のデータとを比較して上記比較結果を示す信号を発生して上記第１のマッチラインに出力する第１の比較手段とを含む第１のメモリセルと、第２のマッチライン及び第２のサーチラインに接続され、第２のデータを記憶する第２の記憶素子と、上記第２のサーチラインを介して入力される第２の検索データと上記第２のデータとを比較して上記比較結果を示す信号を発生して上記第２のマッチラインに出力する第２の比較手段とを含む第２のメモリセルとを備えた連想記憶装置において、マッチラインイコライズ手段と制御手段とを備える。ここで、上記マッチラインイコライズ手段は、上記第１のマッチラインと電源との間に接続される第１のスイッチ手段と、上記第２のマッチラインとグランドとの間に接続される第２のスイッチ手段と、上記第１及び第２のマッチラインの間に接続される第３のスイッチ手段とを含み、上記制御手段は、上記第１及び第２の比較手段による上記比較の前に、上記第１及び第２のスイッチ手段をオンしかつ上記第３のスイッチ手段をオフした後に、上記第１及び第２のスイッチ手段をオフしかつ上記第３のスイッチ手段をオンするように制御することにより上記第１及び第２のマッチラインの電位を互いに等しくする。具体的には、上記第１のマッチラインはマッチラインＭＬｐであり、上記第２のマッチラインはマッチラインＭＬｎであり、マッチラインＭＬｐを電源電圧ＶＤＤを有する電源に接続し、かつマッチラインＭＬｎを接地した後、マッチラインＭＬｐとマッチラインＭＬｎとを互いに接続してマッチラインＭＬｐとマッチラインＭＬｎの電位を互いに等しい電位ＶＤＤ／２にするので、従来技術に比較して消費電力及びピーク電流を１／４に削減できるという特有の効果を有する。

本発明の実施の形態１に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図１のＰＣＡＭアレイ１２１を構成するＰＣＡＭセル１、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０、及びＮＣＡＭアレイ１２２を構成するＮＣＡＭセル１１の構成を示す回路図である。図１のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。本発明の実施の形態２に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図４のＮＣＡＭアレイ１２１ａを構成するＮＣＡＭセル１１ａ、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０ａ、及びＮＣＡＭアレイ１２２を構成するＮＣＡＭセル１１ｂの構成を示す回路図である。図４のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。本発明の実施の形態３に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。図７のＰＣＡＭアレイ１２１を構成するＰＣＡＭセル１ａ、マッチラインイコライズユニット１１３を構成するマッチラインイコライズ回路５０ｂ、及びＰＣＡＭアレイ１２２ａを構成するＰＣＡＭセル１ｂの構成を示す回路図である。図７のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。本発明の実施の形態４に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。（ａ）は、図１０の制御信号／ＳＥａ及びＳＥａの発生回路を示す回路図であり、（ｂ）は、図１０の制御信号／ＳＥｂ及びＳＥｂの発生回路を示す回路図であり、（ｃ）は、図１０の制御信号ＥＱＳａ及び／ＥＱＳａの発生回路を示す回路図であり、（ｄ）は、図１０の制御信号ＥＱＳｂ及び／ＥＱＳｂの発生回路を示す回路図である。図１０のＴＣＡＭ装置の動作の一例を示すタイミングチャートである。実施の形態５に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。実施の形態６に係る連想記憶装置であるＴＣＡＭ装置の構成を示すブロック図である。

符号の説明

１，１ａ〜１ｌＰＣＡＭセル、１１，１１ａ〜１１ｌＮＣＡＭセル、５０，５０ａ〜５０ｅマッチラインイコライズ回路、９０ａ，９０ｂサーチラインイコライズ回路、１００メモリコントローラ、１０１アドレス／コマンドバッファ、１１１〜１１２サーチラインドライバ、１１３〜１１４，１１３ａ，１１４ａマッチラインイコライズユニット、１２１，１２１ｂ，１２２ａ，１２３ａ，１２４，１２４ｂＰＣＡＭアレイ、１２１ａ，１２２，１２２ｂ，１２３，１２３ｂ，１２４ａＮＣＡＭアレイ、１３１〜１３５，１３５ａ，１３５ｂロウデコーダ、１４１〜１４６，１４５ａ，１４５ｂ，１４６ａ，１４６ｂマッチアンプ、１５１〜１５４センスアンプ。

Claims

第１のメモリセルアレイにおいて、第１のマッチライン及び第１のサーチラインに接続され、第１のデータを記憶する第１の記憶素子と、上記第１のサーチラインを介して入力される第１の検索データと上記第１のデータとを比較して上記比較結果を示す信号を発生して上記第１のマッチラインに出力する第１の比較手段とを含む第１のメモリセルと、
第２のメモリセルアレイにおいて、第２のマッチライン及び第２のサーチラインに接続され、第２のデータを記憶する第２の記憶素子と、上記第２のサーチラインを介して入力される第２の検索データと上記第２のデータとを比較して上記比較結果を示す信号を発生して上記第２のマッチラインに出力する第２の比較手段とを含む第２のメモリセルとを備えた連想記憶装置において、
上記第１のマッチラインと電源との間に接続される第１のスイッチ手段と、上記第２のマッチラインとグランドとの間に接続される第２のスイッチ手段と、上記第１及び第２のマッチラインの間に接続される第３のスイッチ手段とを含むマッチラインイコライズ手段と、
上記第１及び第２の比較手段による上記比較の前に、上記第１及び第２のスイッチ手段をオンしかつ上記第３のスイッチ手段をオフすることにより上記第１及び第２のマッチラインをそれぞれ異なる所定の電圧にした後に、上記第１及び第２のスイッチ手段をオフしかつ上記第３のスイッチ手段をオンするように制御することにより上記第１及び第２のマッチラインの電位を互いに等しくし、続いて検索を行う制御を行う制御手段とを備えたことを特徴とする連想記憶装置。
上記第１のメモリセルと上記第２のメモリセルのうちの一方は上記連想記憶装置のＰチャネルメモリ領域に形成され、上記第１のメモリセルと上記第２のメモリセルのうちの他方は上記連想記憶装置のＮチャネルメモリ領域に形成されたことを特徴とする請求項１記載の連想記憶装置。
上記第１のメモリセルと上記第２のメモリセルは上記連想記憶装置のＰチャネルメモリ領域に形成されたことを特徴とする請求項１記載の連想記憶装置。
上記第１のメモリセルと上記第２のメモリセルは上記連想記憶装置のＮチャネルメモリ領域に形成されたことを特徴とする請求項１記載の連想記憶装置。
第３のマッチライン及び第３のサーチラインに接続され、第３のデータを記憶する第３の記憶素子と、上記第３のサーチラインを介して入力される第３の検索データと上記第３のデータとを比較して上記比較結果を示す信号を発生して上記第３のマッチラインに出力する第３の比較手段とを含む第３のメモリセルと、
上記第１のサーチラインと上記第３のサーチラインとの間に接続されるサーチラインイコライズ手段をさらに備え、
上記制御手段は、上記サーチラインイコライズ手段が、上記第１及び第３の比較手段による上記比較の前に、上記第１及び第３のサーチラインの電位を互いに等しくするように制御することを特徴とする請求項１乃至４のうちのいずれか１つに記載の連想記憶装置。
上記制御手段により上記第１及び第２のマッチラインの電位を互いに等しくするときの電位は実質的に上記電源の電圧とグランドの電圧との和の１／２であることを特徴とする請求項１乃至５のうちのいずれか１つに記載の連想記憶装置。