JP5044394B2 - 半導体層内に導電率が低減されている領域を形成する方法およびオプトエレクトロニクス半導体素子 - Google Patents

Description

本願は、ドイツ連邦共和国特許出願第102004026231.4-33号の優先権を主張するものであり、その開示内容は参照により本願に含まれる。

本発明は請求項１の上位概念による導電性のＩＩＩ−Ｖ族半導体層を形成する方法および請求項１６または１７の上位概念によるオプトエレクトロニクス半導体素子に関する。

オプトエレクトロニクス半導体素子、殊に発光ダイオードまたは半導体レーザ装置においては、素子の効率を高めるために、半導体基体を流れる電流を所期のように半導体層の個々の部分領域を通過させて案内することが頻繁に所望される。

例えば、ビーム放射型のオプトエレクトロニクス素子においては電気的な接続コンタクト（ボンドパッド）の下においては電流が注入されるべきではない。何故ならば、アクティブ領域の接続コンタクトの下に存在する領域において形成される電磁ビームの比較的多くの部分が接続コンタクト内で吸収される恐れがあり、したがって素子から出力結合されない可能性があるからである。

さらには、オプトエレクトロニクス半導体素子の電流が流れる面を半導体チップの部分領域に限定し、この領域において高まった電荷密度、またそれによりオプトエレクトロニクス素子のより短いスイッチング時間を達成することも頻繁に所望される。

半導体素子を通る電流経路を制御するための公知の方法は、電気的な接続コンタクトへの絶縁層の裏打ち、半導体層の部分領域への陽子の注入またはエピタキシャルに製造されたＡｌＡｓ層の選択的な酸化であり、このようにして電流制限アパーチャが形成される。

もっとも横方向ｎ導電率が高い半導体材料においては、接続コンタクトに絶縁層を裏打ちすることは表面付近の領域に限定されている。何故ならば、半導体材料の導電率自体はこれによる影響を受けないからである。これに対して陽子注入またはＡｌＡｓ層の選択的な酸化を行う前述の方法を用いることにより、半導体層の個々の部分領域の導電率を変化させることができる。もっともこれらの方法は技術的に比較的コストがかかる。

本発明の課題は、比較的僅かなコストで、導電性のＩＩＩ−Ｖ族半導体層内に導電率が低減されている領域を形成することができる方法、並びにこの種のＩＩＩ−Ｖ族半導体層を有する有利なオプトエレクトロニクス素子を提供することである。

この課題は請求項１記載の方法ないし請求項１６または１７記載のオプトエレクトロニクス半導体素子によって解決される。本発明の有利な実施形態および構成は従属請求に記載されている。

本発明によれば、導電性のＩＩＩ−Ｖ族半導体層内に導電率が低減されている少なくとも１つの領域を形成する方法においては、半導体層の領域上にＺｎＯ層が被着され、続けてアニールされる。すなわち本方法によってＩＩＩ−Ｖ族半導体層内には次のような領域が形成される。すなわち導電率が低減されている領域に接しているＩＩＩ−Ｖ族半導体層の１つまたは複数の領域に比べて導電率が低減されている領域が形成される。例えばＩＩＩ−Ｖ族半導体層は導電率σ₁を有し、また導電性のＩＩＩ−Ｖ族半導体層内においてσ₁に比べて低減されている導電率σ₂を有する領域が形成される。つまりσ₂＜σ₁である。

ＺｎＯ層は有利には１５０℃以下の温度、有利には２５℃以上１２０℃以下の温度においてＩＩＩ−Ｖ族半導体材料に析出される。有利にはＺｎＯ層はスパッタリングを用いて被着される。後続のアニールは有利には約３００℃から５００℃の温度において行われる。

半導体層の導電率が低減されるべき領域を規定するために、ＺｎＯ層を例えばフォトリソグラフィまたはリフトオフ技術を用いて構造化することができる。ＺｎＯ層の導電率を改善するために、このＺｎＯ層をＡｌでドーピングすることができ、有利には３％までの濃度でドーピングすることができる。

本発明は、ＩＩＩ−Ｖ族半導体層の導電率、殊に横方向の導電率を、ＺｎＯ層の被着およびそれに続くアニールプロセスによって所期のように制御できるという知識を基礎としている。殊に、ＩＩＩ−Ｖ族半導体層の導電率の低減はＺｎＯ層が被着される温度に非常に依存することが証明されている。例えば１５０℃以下の析出温度においては、ＩＩＩ−Ｖ族半導体層の導電率を少なくともファクタ２、有利には少なくともファクタ５、殊に有利にはそれどころか少なくともファクタ１０低減することができる。他方では、ＩＩＩ−Ｖ族半導体層の導電率は１５０℃以上の温度、例えば約２５０℃の温度でのＺｎＯ層の被着、およびそれに続くアニールによっては少なくとも殆ど影響されない、それどころか有利には無視できる程度にしか影響されない。

ＺｎＯ層をアニールの後に除去することができるか、半導体層上に残存させ、例えばオプトエレクトロニクス素子において電流拡散層として機能させることもできる。

殊に本発明による方法は、半導体材料Ｉｎ_1-x-yＧａ_xＡｌ_yP、ここで０≦ｘ＋ｙ≦１、０≦ｘ≦１、０≦ｙ≦１またはＡｌ_1-xＧａ_xＡｓ、ここで０≦ｘ≦１を含有するＩＩＩ−Ｖ族半導体層に適してる。ＩＩＩ−Ｖ族半導体層は有利にはｐ型にドーピングされている。

本発明による有利な方法においては、ＩＩＩ−Ｖ族半導体層がオプトエレクトロニクス素子、殊に発光ダイオードまたは半導体レーザ装置内に包含されている。殊に有利な実施形態においては、オプトエレクトロニクス素子がビーム放射型のアクティブ領域を有し、また導電率が低減されている領域を用いてアクティブ領域の部分領域を流れる電流が低減される。このために導電率が低減されている領域が有利にはオプトエレクトロニクス素子の電気的な接続コンタクトとアクティブ領域との間に配置されている。

本発明による方法の有利な変形形態においては、ＺｎＯ層が半導体層の第１の領域上に析出されており、第２のＺｎＯ層が半導体層の第２の領域上に析出されており、第２のＺｎＯ層の析出温度は第１のＺｎＯ層の析出温度に比べて、後続のアニールにおいて半導体層の第２の領域の導電率が第１の領域の導電率よりも少なくとも僅かに低減されるように高められている。有利には第２のＺｎＯ層は１５０℃以上、例えば約２５０℃の温度において被着される。

さらに本発明の範囲には、本発明による方法でもって形成された、導電率が低減されている少なくとも１つの領域を有するＩＩＩ−Ｖ族半導体層を包含するオプトエレクトロニクス素子が含まれる。

本発明によるオプトエレクトロニクス半導体素子の有利な実施形態は、少なくとも１つの第１の領域においてＺｎＯ層によって被われているＩＩＩ−Ｖ族半導体層を有し、半導体ボディ内の導電率はＺｎＯ層によって被われている第１の領域内においては横方向において接している半導体層の領域における導電率よりも低い。

有利には、ＩＩＩ−Ｖ族半導体層の第１の領域の導電率は横方向において半導体層と接している領域に比べて少なくともファクタ２、有利には少なくともファクタ５また殊に有利には少なくともファクタ１０低い。ＩＩＩ−Ｖ族半導体層は有利には、半導体材料Ｉｎ_1-x-yＧａ_xＡｌ_yP、ここで０≦ｘ＋ｙ≦１、０≦ｘ≦１、０≦ｙ≦１またはＡｌ_1-xＧａ_xＡｓ、ここで０≦ｘ≦１のうちの１つを含有する。

半導体層の第２の領域上には第２のＺｎＯ層を析出することができ、半導体層の第２の領域の導電率は第１の領域の導電率よりも高い。

殊に第１のＺｎＯ層と第２のＺｎＯ層は相互に接していてもよく、またＩＩＩ−Ｖ族半導体層とオプトエレクトロニクス素子の接続コンタクトとの間に配置することができる。第１のＺｎＯ層および第２のＺｎＯ層は有利には一緒に電流拡散層を形成する。

有利にはオプトエレクトロニクス半導体素子がビーム放射型のアクティブ領域を有し、導電率が低減されている領域はオプトエレクトロニクス素子の電気的な接続コンタクトとアクティブ領域との間に配置されており、このアクティブ領域において接続コンタクトと対向する領域における電流注入を回避する。これによってこの領域におけるビームの形成が低減され、したがって接続コンタクトにおける吸収が有利には低減される。

以下では本発明を図１および図２と関連する２つの実施例に基づき詳細に説明する。
ここで、
図１ａは本発明の第１の実施例によるオプトエレクトロニクス素子の概略的な俯瞰図であり、
図１ｂは図１ａに示されている本発明の実施例の線ＡＢに沿った断面の概略図であり、
図２ａは本発明の第２の実施例によるオプトエレクトロニクス素子の概略的な俯瞰図であり、
図２ｂは図２ａに示されている本発明の実施例の線ＣＤに沿った断面の概略図であり、
図２ｃは図２ａに示されている本発明の実施例の線ＥＦに沿った断面の概略図である。

同一また同様に作用する構成素子には図面において同一の参照番号が付されている。

図１ａおよび図１ｂに示されている本発明によるオプトエレクトロニクス素子の第１の実施例は、基板２上にｐ型にドーピングされた少なくとも１つのＩＩＩ−Ｖ続半導体層３およびｎ型にドーピングされた少なくとも１つの半導体層５を有し、これら半導体層３，５の間にはビーム放射型のアクティブ領域４が形成されている。本発明の範囲において、図１ｂに単に概略的に示されている半導体層列３，４，５は発光ダイオードまたは半導体レーザ装置にとっては慣用の任意の実施形態を有する。殊に、量子層もビーム放射型のアクティブ領域４として設けることができる。

ＩＩＩ−Ｖ族半導体層３の部分領域８上には第１のＺｎＯ層１が被着されており、この第１のＺｎＯ層１は２５℃〜１２０℃の温度でのスパッタリングにより析出されている。第１のＺｎＯ層１を析出した後に行われる３００℃〜５００℃の温度でのアニールプロセスによって、ＩＩＩ−Ｖ族半導体層３内に導電率が低減されている領域８が形成された。

横方向において第１のＺｎＯ層１には第２のＺｎＯ層６が接しており、この第２のＺｎＯ層６は第１のＺｎＯ層１に比べて高い１５０℃以上の析出温度、例えば約２５０℃の析出温度において被着された。

第１のＺｎＯ層１および第２のＺｎＯ層６の被着を例えば以下のように行うことができる。すなわち、先ず第２のＺｎＯ層６が面全体にわたりＩＩＩ−Ｖ族半導体層３上に被着され、続いて第１のＺｎＯ層にために設けられている部分領域に開口部を有するマスク層でもって被われる。第２のＺｎＯ層６がこの部分領域において例えばエッチングにより除去され、続いて第１のＺｎＯ層１が１５０℃以下の析出温度において被着される。続いて第１の接続コンタクト７が被着される。マスク層によって被われている第２のＺｎＯ層６の領域から、その領域において析出されている第１のＺｎＯ層１および接続コンタクト７の材料をマスク層と共に除去することができる（リフトオフ技術）。続いて３００℃〜５００℃の温度においてアニールが行われ、第１のＺｎＯ層１の下方には導電率が低減されている領域８が形成される。

導電率が低減されている領域８によって、第１のＺｎＯ層１上の電気的な接続コンタクト７から、例えば基板２のアクティブ領域４側とは反対側にある背面側に配置されている第２の接続コンタクト９への電流の流れが有利には、接続コンタクト７と対向していないアクティブ領域４の領域へと案内される。半導体層３内における接続コンタクト７からアクティブ領域４への有利な電流経路は図１ｂにおいて矢印１０によって示唆されている。電流経路１０のこの経過は以下の利点を有する。すなわち、オプトエレクトロニクス素子から放射されるビームは、アクティブ領域４の接続コンタクト７と対向する領域においては比較的僅かにしか生じず、これによって接続コンタクト７における吸収損失が低減される。

第１のＺｎＯ層１および第２のＺｎＯ層６はこの実施例においては相互に接しており、一緒に電流拡散層を形成する。有利にはＺｎＯ層１，６は３％までの濃度のＡｌでドーピングされている。アニールのステップにおいても保持され続けるＺｎＯ層１，６の横方向の良好な導電率に基づき、接続コンタクト７から第１のＺｎＯ層１および第２のＺｎＯ層６を通過し、ＩＩＩ−Ｖ族半導体層３の導電率が低減されていない、または僅かにしか低減されていない領域へと電流を注入することができる。

図２ａ、２ｂおよび２ｃに示されている本発明によるオプトエレクトロニクス素子の第２の実施例は、図１に示されている実施例とは実質的に、半導体層３への電流の印加が第２のＺｎＯ層６を介して行われるのではなく、構造化された形で半導体層３に被着されているコンタクト層１１を介して行われる点で異なる。コンタクト層１１は有利には金属層であり、この金属層は半導体層３上のオームコンタクトの形成に適しており、また殊にＡｕ、Ｚｎまたはこれらの材料の化合物を含有することができる。

図２ａから見て取れるように、コンタクト層１１は俯瞰的に見て正方形の輪郭を表すように構造化されている。択一的にコンタクト層１１は他の構造化形態を有していてもよい。コンタクト層１１は接続ウェブ１２を介して、中央に配置されている接続コンタクト７と接続されている。

図２ｂおよび２ｃに示されている断面図から見て取れるように、第１の実施例と同様に接続コンタクト７は第１のＺｎＯ層１上に配置されており、このＺｎＯ層１は前述の方法にしたがい、その下にある領域の導電率を低減するためにＩＩＩ−Ｖ族半導体層３上に被着され、アニールされたものである。したがって半導体層３の導電率はこの実施例においても、接続コンタクト７と対向している領域８において低減されており、その結果コンタクト層１１を介する電流の印加は有利には、接続コンタクト７と対向していないアクティブ領域４の領域へと行われる。これによってオプトエレクトロニクス素子から放射されるビームの接続コンタクト７における吸収は低減され、したがって素子の効率が高められる。

本発明は実施例に基づく説明に限定されるものではない。むしろ本発明はあらゆる新規の特徴ならびにそれらの特徴のあらゆる組み合わせを含むものであり、これには殊に特許請求の範囲に記載した特徴の組み合わせ各々が含まれ、このことはそのような組み合わせ自体が特許請求の範囲あるいは実施例に明示的には記載されていないにしてもあてはまる。

本発明の第１の実施例によるオプトエレクトロニクス素子の概略的な俯瞰図。 図１ａに示されている本発明の実施例の線ＡＢに沿った断面の概略図。 本発明の第２の実施例によるオプトエレクトロニクス素子の概略的な俯瞰図。 図２ａに示されている本発明の実施例の線ＣＤに沿った断面の概略図。 図２ａに示されている本発明の実施例の線ＥＦに沿った断面の概略図。

Claims (22)

1. 導電性のＩＩＩ−Ｖ族半導体層（３）内に導電率が低減されている少なくとも１つの領域（８）を形成する方法において、
   前記半導体層（３）の第１の領域（８）上に第１のＺｎＯ層（１）を被着し、前記半導体層（３）の第２の領域上に第２のＺｎＯ層（６）を被着し、続けてアニールし、ここで前記第２のＺｎＯ層（６）の析出温度は前記第１のＺｎＯ層（１）の析出温度に比べて、前記アニールにおいて前記半導体層（３）の前記第２の領域の導電率が前記半導体層（３）の前記第１の領域の導電率よりも少なくとも僅かに低減されるように高められていることを特徴とする、導電率が低減されている少なくとも１つの領域（８）を形成する方法。
2. 前記第１のＺｎＯ層（１）を１５０℃以下の温度、有利には２５℃以上１２０℃以下の温度において前記ＩＩＩ−Ｖ族半導体層（３）上に析出する、請求項１記載の方法。
3. 前記第１のＺｎＯ層（１）および前記第２のＺｎＯ層（６）の析出をスパッタリングを用いて行う、請求項１または２項記載の方法。
4. 前記第１のＺｎＯ層（１）および前記第２のＺｎＯ層（６）を前記アニールの前に構造化する、請求項１から３までのいずれか１項記載の方法。
5. 前記アニールを３００℃から５００℃の温度において行う、請求項１から４までのいずれか１項記載の方法。
6. 前記第１のＺｎＯ層（１）および前記第２のＺｎＯ層（６）をＡｌでもって、有利には３％未満または３％の濃度でドーピングする、請求項１から５までのいずれか１項記載の方法。
7. 前記ＩＩＩ−Ｖ族半導体層（３）はＩｎ_1-x-yＧａ_xＡｌ_yP、ここで０≦ｘ＋ｙ≦１、０≦ｘ≦１、０≦ｙ≦１またはＡｌ_1-xＧａ_xＡｓ、ここで０≦ｘ≦１を含有する、請求項１から６までのいずれか１項記載の方法。
8. 前記ＩＩＩ−Ｖ族半導体層（３）をｐ型にドーピングする、請求項１から７までのいずれか１項記載の方法。
9. 前記ＩＩＩ−Ｖ族半導体層（３）の前記第１の領域（８）の前記導電率を少なくともファクタ２、有利には少なくともファクタ５、例えば有利には少なくともファクタ１０低減する、請求項１から８までのいずれか１項記載の方法。
10. 前記ＩＩＩ−Ｖ族半導体層（３）をオプトエレクトロニクス素子、例えば発光ダイオードまたは半導体レーザ装置内に包含させる、請求項１から９までのいずれか１項記載の方法。
11. 前記オプトエレクトロニクス素子はビーム放射型のアクティブ領域（４）を有し、導電率が低減されている前記領域（８）を用いて該アクティブ領域（４）の部分領域を流れる電流を低減する、請求項１０記載の方法。
12. 導電率が低減されている前記第１の領域（８）を、前記オプトエレクトロニクス素子の電気的な接続コンタクト（７）と前記アクティブ領域（４）との間に配置する、請求項１１記載の方法。
13. 前記第１のＺｎＯ層（１）および前記第２のＺｎＯ層（６）を前記アニール後に除去する、請求項１から１２までのいずれか１項記載の方法。
14. 前記第２のＺｎＯ層（６）を１５０℃以上の温度、有利には約２５０℃の温度で析出する、請求項１から１３までのいずれか１項記載の方法。
15. 請求項１から１４までのいずれか１項記載の方法を用いて形成された、導電率が低減されている少なくとも１つの領域（８）を備えたＩＩＩ−Ｖ族半導体層（３）を有することを特徴とする、オプトエレクトロニクス半導体素子。
16. 少なくとも１つの第１の領域（８）においてＺｎＯ層（１）により被われている、ＩＩＩ−Ｖ族半導体層（３）を有するオプトエレクトロニクス半導体素子であって、
    前記ＺｎＯ層（１）によって被われている前記第１の領域（８）における前記半導体層（３）の導電率は、前記ＩＩＩ−Ｖ族半導体層（３）の横方向において接している領域における導電率に比べて低い、オプトエレクトロニクス半導体素子において
    第２のＺｎＯ層（６）が前記半導体層（３）の第２の領域上に析出されており、前記半導体層（３）の前記第２の領域の導電率は、前記第１の領域（８）の導電率よりも高いことを特徴とする、オプトエレクトロニクス半導体素子。
17. 前記ＩＩＩ−Ｖ族半導体層（３）の前記第１の領域（８）の前記導電率は、前記ＩＩＩ−Ｖ族半導体層（３）の横方向において接している領域における導電率に比べて少なくともファクタ２、有利には少なくともファクタ５、殊に有利には少なくともファクタ１０低い、請求項１６記載のオプトエレクトロニクス半導体素子。
18. 前記ＺｎＯ層（１）はＡｌでもって、有利には３％未満または３％の濃度でドーピングされている、請求項１６または１７記載のオプトエレクトロニクス半導体素子。
19. 前記ＩＩＩ−Ｖ族半導体層（３）はＩｎ_1-x-yＧａ_xＡｌ_yP、ここで０≦ｘ＋ｙ≦１、０≦ｘ≦１、０≦ｙ≦１またはＡｌ_1-xＧａ_xＡｓ、ここで０≦ｘ≦１を含有する、請求項１６から１８までのいずれか１項記載のオプトエレクトロニクス半導体素子。
20. 前記第１のＺｎＯ層（１）と前記第２のＺｎＯ層（６）は相互に接しており、且つ前記ＩＩＩ−Ｖ族半導体層（３）とオプトエレクトロニクス素子の接続コンタクト（７）との間に配置されている、請求項１６から１９までのいずれか１項記載のオプトエレクトロニクス半導体素子。
21. 前記第１のＺｎＯ層（１）および前記第２のＺｎＯ層（６）は一緒に電流拡散層を形成する、請求項２０記載のオプトエレクトロニクス半導体素子。
22. ビーム放射型のアクティブ領域（４）を有し、導電率が低減されている前記領域が、前記オプトエレクトロニクス素子の電気的な接続コンタクト（７）と前記アクティブ領域（４）との間に配置されている、請求項１６から２１までのいずれか１項記載のオプトエレクトロニクス半導体素子。

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