JP5041244B2 - 画像形成装置 - Google Patents
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そこで、本発明は、半導体スイッチ素子の制御入力側の電圧レベルをバイアス回路により、当該半導体スイッチ素子をオンさせる側にシフトさせつつ、制御部からの制御電圧を、ボルテージフォロワを介して半導体スイッチ素子の制御入力側に与える構成である。制御部からの制御電圧は、ボルテージフォロワにより、バイアス回路のバイアス電圧分だけ、半導体スイッチ素子をオンさせる側にシフトされて半導体スイッチ素子の制御入力側に与えられる。このため、半導体スイッチ素子の制御入力側への電圧のレベル領域と、不感帯領域との重なる範囲が狭まり、印加回路の印加電圧が目標レベルをオーバーシュートすることを抑制できる。
本発明によれば、半導体スイッチ素子の制御入力側の電圧レベルを、当該半導体スイッチ素子をオンさせる側にシフトさせた電圧レベルを、初期値として制御電圧を半導体スイッチ素子に出力し始める。これにより、制御電圧のレベル領域と、不感帯領域との重なる範囲が狭まり、印加回路の印加電圧が目標レベルをオーバーシュートすることを抑制できる。
本発明によれば、制御部による制御中に不感帯領域に入ることを抑制できる。
この発明によれば、先行動作回路の起動に基づき、印加回路による電圧印加動作をコントロールできる。
この発明によれば、グリッド電圧に基づき、第1電圧生成回路に対する制御の入り切りをコントロールできる。
シャント方式の印加回路では、第1クリーニング電圧が第2クリーニング電圧に引きずられるようにして第1目標レベルをオーバーシュートしてしまうが、本発明を適用することにより、そのオーバーシュートを抑制できる。
本発明の実施形態1を図1〜図5を参照しつつ説明する。
(プリンタの全体構成)
図1は、本実施形態のプリンタ1(本発明の「画像形成装置」の一例)の内部構成を表す概略断面図である。以下の説明では、各構成要素について、色毎に区別する場合は各部の符号にY(イエロー),M(マゼンタ),C(シアン),B(ブラック)の添え字を付し、区別しない場合は添え字を省略する。
図2は、クリーニング機構13の構成図である。クリーニング機構13は、搬送機構7の下方に設けられ、ベルト27(本発明の「被クリーニング体」の一例)上の付着物(ベルト27に残存したトナーTやシート材の破片(紙粉)など)をクリーニングする。以下、付着物としてトナーTを例に挙げて説明する。クリーニング機構13は、クリーニングローラ51(本発明の「電気的負荷、第1クリーニング部材」の一例)、回収ローラ53(本発明の「第2クリーニング部材」の一例)、バックアップローラ55、クリーニングブレード57、貯留ボックス59を有する。
上記高圧制御装置11は、転写ローラ33、現像ローラ47、帯電器41、クリーニング機構13など、プリンタ1に備えられた各電気的負荷への印加電圧を生成する。
電圧生成回路67は、回収ローラ53に印加する第2クリーニング電圧V2を生成する電源回路であり、PWM信号平滑回路71、トランスドライブ回路73、昇圧・平滑整流回路75を備えている。PWM信号平滑回路71は、PWM制御回路65のPWMポート65AからのPWM信号S1を受けて平滑しトランスドライブ回路73に与える。トランスドライブ回路73は、自励巻線73Aを有し、受けたPWM信号S1に基づき、昇圧・平滑整流回路75の1次側巻線77Aに発振電流を流すよう構成されている。
シャント回路69は、クリーニングローラ51に印加する第1クリーニング電圧V1を、上記第2クリーニング電圧V2に基づき生成する。シャント回路69は、主として、電流制御回路91及びフォトカプラ93(本発明の「半導体スイッチ素子」の一例)を備える。
また、フォトカプラ93の制御入力側と、正極性電位(本実施形態ではプラス5[V])ラインとの間に、バイアス回路101を構成するバイアス抵抗103が電気的に接続されている。これにより、PWM制御回路65からPWM信号S4が出力される前から、フォトカプラ93の制御入力側の電圧レベルは、バイアス回路101によるバイアス電圧(本実施形態では例えば0.6[v])分だけ嵩上げされることになる。
図4は、電圧制御処理を示すフローチャートである。プリンタ1に電源が投入されると、PWM制御回路65は、電圧生成回路67を起動させて、電圧制御処理を実行する。まずS101で第1目標レベルVT1及び第2目標レベルVT2を設定し、S103でPWM信号S1、S4の出力を開始する。このときは、PWM信号S1のデューティ比(PWM値)の初期値は、第2制御電圧が0[v]に対応する値である。一方、PWM信号S4のデューティ比(PWM値)の初期値は、第1制御電圧が0.6[v]に対応する値(本発明の「バイアス回路に応じた電圧レベル」の一例)であり、この値は上記バイアス回路101による上記バイアス電圧とほぼ同じである。
(1)図5は、各制御電圧と各クリーニング電圧との関係を示したグラフである。上記フォトカプラ93では、閾値電圧(0.6[v] フォトカプラ93が有するダイオードの順方向電圧)以下が不感帯領域である。フォトカプラ93の制御入力側の電圧レベル(第1制御電圧)がこの閾値電圧以上のレベルになるまでフォトカプラ93はオンしない。このため、フォトカプラ93の制御入力側への電圧レベルが、この不感帯領域内にあるときの応答遅れが、第1クリーニング電圧V1が第1目標レベルVT1をオーバーシュートする要因の1つであると考えられる。
図6は実施形態2を示す。前記実施形態1との相違は、主として電気的負荷及び印加回路にあり、その他の点は前記実施形態1と同様である。従って、実施形態1と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。
図6は、高圧制御装置11のうち、転写ローラ33(本発明の「転写部材」の一例)、帯電器41の帯電ワイヤ41A及びグリッド41Bへの印加電圧(転写電圧V3,帯電電圧V4、グリッド電圧V5)を生成する構成部分が図示されている。高圧制御装置11は、転写回路111(本発明の「第1電圧生成回路」の一例)、帯電回路113(本発明の「先行動作回路、第2電圧生成回路」の一例)、及び、PWM制御回路115(本発明の「制御部」の一例)を備える。なお、PWM制御回路115は、CPUを内蔵して構成されたものでも、特定用途向け集積回路(ASIC)として構成されたものでもよい。
帯電回路113は、PWM信号平滑回路117、グリッド電圧設定回路119、トランスドライブ回路121、昇圧・平滑整流回路123を備えている。PWM信号平滑回路117は、PWM制御回路115のPWMポート115AからのPWM信号S6を受けて平滑しトランスドライブ回路121に与える。トランスドライブ回路121は、自励巻線121Aを有し、受けたPWM信号S6に基づき、昇圧・平滑整流回路123のトランス125に発振電流を流す。このような構成により、トランス125の発振電圧が昇圧及び整流され、帯電ワイヤ41Aに帯電電圧V4として印加される。
転写回路111は、PWM信号平滑回路141、ボルテージフォロワ143、トランスドライブ回路145、昇圧・平滑整流回路147を備えている。PWM信号平滑回路141は、PWM制御回路115のPWMポート115BからのPWM信号S8を受けて平滑し、ボルテージフォロワ143を介してトランスドライブ回路145に与える。ボルテージフォロワ143は、オペアンプの出力側と入力側とをボルテージ接続した構成になっている。
(1)本実施形態によれば、第1トランジスタ145Aのベース電圧レベルをバイアス回路149により嵩上げしつつ、第3制御電圧を、ボルテージフォロワ143を介して第1トランジスタ145Aのベース側に与える構成である。第3制御電圧は、ボルテージフォロワ143により、バイアス電圧分だけ、第1トランジスタ145Aをオンさせる側にシフトされて、そのベース側に与えられる。このため、第3制御電圧の使用レベル領域に対応する、第1トランジスタ145Aのベース電圧のレベル領域と、不感帯領域との重なる範囲が狭まり、転写電流が目標レベルをオーバーシュートすることを抑制できる。しかも、上記実施形態1とは異なり、バイアス電圧に応じた電圧レベルではなく、ゼロ[v]を初期値として第3制御電圧を出力し始めることができる。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。特に、各実施形態の構成要素のうち、最上位の発明の構成要素以外の構成要素は、付加的な要素なので適宜省略可能である。
(1)上記実施形態1では、ベルト27をクリーニングするクリーニング機構13を例に挙げて説明したが、本発明は、例えば転写後、感光体39上に残存したトナーをクリーニングするクリーニング機構にも適用することができる。この場合、感光体39の表面部材が本発明の「被クリーニング体」の一例である。
A.現像ローラ47に印加する現像電圧を生成する現像回路の入り切りを、帯電回路のグリッド電圧に基づきコントロールする構成
B.ベルトクリーニング機構13に印加するクリーニング電圧を生成するクリーナ回路(例えば実施形態1の印加回路63)の入り切りを、帯電回路のグリッド電圧に基づきコントロールする構成
C.転写後、感光体39上に残存したトナーをクリーニングするクリーニング機構、および、印加回路を有する画像形成装置において、帯電回路の入り切りを、上記印加回路がクリーニング機構に印加するクリーニング電圧に基づきコントロールする構成
D.ベルトクリーニング機構13に印加するクリーニング電圧を生成するクリーナ回路(例えば実施形態1の印加回路63)の入り切りを、搬送機構7の駆動回路の駆動電圧に基づきコントロールする構成
E.上記した現像回路、感光体39のクリーニング機構の印加回路、帯電回路の入り切りを、搬送機構7の駆動回路や、感光体39等の回転駆動回路の駆動電圧に基づきコントロールする構成
27...ベルト(被クリーニング体)
33...転写ローラ(転写部材)
39...感光体
41B...グリッド
51...クリーニングローラ(第1クリーニング部材)
53...回収ローラ(第2クリーニング部材)
63...印加回路
65,115...PWM制御回路(制御部)
67...電圧生成回路
69...シャント回路
93...フォトカプラ(半導体スイッチ素子)
101,149...バイアス回路
111...転写回路(第1電圧生成回路)
113...帯電回路(先行動作回路、第2電圧生成回路)
143...ボルテージフォロワ
145A...第1トランジスタ(半導体スイッチ素子)
145B...第2トランジスタ(許可回路の回路要素)
V1...第1クリーニング電圧(印加電圧)
V2...第2クリーニング電圧
Claims (7)
- 電気的負荷と、
半導体スイッチ素子を有し、当該半導体スイッチ素子のオンオフに応じた電圧を前記電気的負荷に印加する印加回路と、
前記印加回路の印加電圧が目標レベルに近づくように前記半導体スイッチ素子をオンオフさせるための制御電圧を出力する制御部と、
前記制御部が前記制御電圧を出力する前から、前記半導体スイッチ素子の制御入力側の電圧レベルを、当該半導体スイッチ素子をオンさせる側にシフトさせるバイアス回路と、
前記制御部の出力側と前記半導体スイッチ素子の制御入力側との間に設けられるボルテージフォロワと、を備える、画像形成装置。 - 電気的負荷と、
半導体スイッチ素子を有し、当該半導体スイッチ素子のオンオフに応じた電圧を前記電気的負荷に印加する印加回路と、
前記印加回路の印加電圧が目標レベルに近づくように前記半導体スイッチ素子をオンオフさせるための制御電圧を出力する制御部と、を備え、
前記制御部は、前記制御電圧を出力する前から前記半導体スイッチ素子をオンさせる側にシフトさせた電圧レベルを、初期値として前記制御電圧の出力を開始する、画像形成装置。 - 電気的負荷と、
半導体スイッチ素子を有し、当該半導体スイッチ素子のオンオフに応じた電圧を前記電気的負荷に印加する印加回路と、
前記印加回路の印加電圧が目標レベルに近づくように前記半導体スイッチ素子をオンオフさせるための制御電圧を出力する制御部と、
前記制御部が前記制御電圧を出力する前から、前記半導体スイッチ素子の制御入力側の電圧レベルを、当該半導体スイッチ素子をオンさせる側にシフトさせるバイアス回路と、を備え、
前記制御部は、前記制御電圧を出力する前から前記バイアス回路により前記制御入力側の電圧レベルをシフトさせるためのバイアス電圧に応じた電圧レベルを、初期値として前記制御電圧の出力を開始する、画像形成装置。 - 請求項3記載の画像形成装置であって、
前記制御部は、前記制御電圧が、前記バイアス電圧以下になることを制限する構成である、画像形成装置。 - 請求項1から請求項4のいずれか一項に記載の画像形成装置であって、
前記印加回路による前記電気的負荷への電圧印加動作の開始前に動作させるべき先行動作回路と、
前記先行動作回路の起動に基づき前記半導体スイッチ素子がオンすることを許可する許可回路と、を備える、画像形成装置。 - 請求項5に記載の画像形成装置であって、
感光体と、
前記感光体を帯電させる帯電器が有するグリッドと、
前記電気的負荷としての転写部材と、
前記印加回路としての第1電圧生成回路と、を備え、
前記先行動作回路は、前記グリッドに印加するグリッド電圧を生成する第2電圧生成回路である、画像形成装置。 - 請求項1から請求項5のいずれか一項に記載の画像形成装置であって、
被クリーニング体と、
前記被クリーニング体上の付着物をクリーニングするための、前記電気的負荷としての第1クリーニング部材と、
前記第1クリーニング部材の付着物をクリーニングするための第2クリーニング部材と、を備え、
前記印加回路は、前記第2クリーニング部材に第2クリーニング電圧を印加する電圧生成回路と、前記半導体スイッチ素子を有するシャント回路とを含み、当該シャント回路を介して前記第1クリーニング部材に前記印加電圧としての第1クリーニング電圧を印加する構成である、画像形成装置。
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