JP5040456B2 - 不揮発性メモリの試験方法及び装置及びプログラム - Google Patents

Description

本発明は、不揮発性メモリの書き換え途中の電源遮断によるメモリ障害を検出する試験方法及び装置及びプログラムに関する。

従来の不揮発性メモリの試験は、不揮発性メモリのアクセス中に手動で電源遮断を起こし、電源を再投入後にメモリへのライト・リードを行い、メモリが正常に使用できることを確認するものであった。

また、メモリが搭載される装置内に試験回路を組み込み、電源遮断用の別電源を使用することで、擬似的な電源遮断試験を行なう例もあった（特許文献１参照）。これは主電源を落としているわけではないので、実際に装置内で起きる電源断ではなく擬似的な落とし方であった。
特開昭６２−２５４２５１号公報

近年の不揮発性メモリは、書き換え速度の高速化、高集積化、また、１セルあたりに多値データが保持可能である。それらに伴い書き換え途中のメモリ内部状態は、μsec （マイクロセカンド）オーダーでの複雑な状態変化を繰り返している。従来の試験手法では、このシビアなタイミングを狙った電源遮断を起こすことは不可能であり、メモリの内部状態に着目した電源遮断試験が行えず、試験範囲が狭いことが問題であった。

また、装置内に試験回路を組み込み、電源遮断用の別電源を使用することで擬似的に電源遮断試験を行なう例があるが、シビアなタイミングでの電源遮断方法については不明確であり、また、主電源から落ちてしまう実際の電源断によるメモリへの影響を検証することはできないものであった。

本発明はこのような従来の課題を解決し、不揮発性メモリに対し、実際の装置で起きる電源断と同じ落とし方で、しかもμsec オーダーのタイミングで電源遮断を起こして試験を行うことを目的とする。

図１は本発明の試験装置の説明図である。図１において、１は（電源制御用）試験装置、２は試験対象装置、３、４は試験ログ取得用パソコン（ＰＣ）、１１はＳＯＣ（電源の制御部）、１２は電源制御用のテストプログラム（ＴＰ）、２１はＳＯＣ（書換え制御部）、２２は電源ＩＣ（電源部）、２３は試験対象メモリ（不揮発性メモリ）、２４はメモリ制御・判定テストプログラム（ＴＰ）、（ａ）は出力ポート（パワー信号出力部）、（ｂ）は出力ポート（リセット信号出力部）、（ｃ）は入力ポート（電源遮断要求入力部）である。

本発明は、上記従来の課題を解決するため、次のように構成した。

（１）：試験対象メモリである不揮発性メモリ２３と、該不揮発性メモリ２３のデータを書き換える書換え制御部２１と、前記不揮発性メモリ２３及び書換え制御部２１に電源を供給する電源部２２と、前記電源部２２の制御を行う電源の制御部１１とを備え、前記書換え制御部２１による前記不揮発性メモリ２３へのデータの書き換え中に、前記書換え制御部２１からの信号で前記電源の制御部１１で前記電源部２２の電源を遮断する。このため、書換え制御部２１からの信号で、μsec オーダーのタイミングで電源遮断を起こして電源遮断によるメモリ障害を検出することができる。

（２）：前記（１）の不揮発性メモリの試験方法において、前記不揮発性メモリ２３と前記書換え制御部２１と前記電源部２２は、試験対象装置２に搭載されている。このため、書換え制御部２１からの信号で実際の装置で起きる電源断と同じ落とし方で、しかもμｓｅｃオーダーのタイミングで電源遮断を起こして試験を行うことができる。

（３）：前記（１）又は（２）の不揮発性メモリの試験方法において、前記電源の制御部１１による前記電源部２２の電源の遮断は、１つのブロックの書き換え中に異なるタイミングで複数回行われる。このため、タイミングの異なる電源遮断による試験を行うことができる。

（４）：前記（３）の不揮発性メモリの試験方法において、前記書換え制御部２１による前記不揮発性メモリ２３へのデータの書き換えは、１つのブロックに対して複数回行われる。このため、１回目の書き換え中で電源遮断をできなかった区間（図２の※１参照）に対しても電源遮断の試験を行うことができる。

（５）：前記（３）又は（４）の不揮発性メモリの試験方法において、前記書換え制御部２１による前記不揮発性メモリ２３の１つのブロックへの電源遮断試験後に他のブロックのエラー判定を行う。このため、１つのブロックの書き換え中の電源遮断が他のブロックに影響を与えたかどうかを確認することができる。

本発明によれば次のような効果がある。

（１）：書換え制御部による不揮発性メモリへのデータの書き換え中に、前記書換え制御部からの信号で電源部の電源を遮断するため、書換え制御部からの信号で、μsec オーダーのタイミングで電源遮断を起こして電源遮断によるメモリ障害を検出することができる。

（２）：不揮発性メモリと書換え制御部と電源部は、試験対象装置に搭載されているため、書換え制御部からの信号で実際の装置で起きる電源断と同じ落とし方で、しかもμｓｅｃオーダーのタイミングで電源遮断を起こして試験を行うことができる。

（３）：電源の制御部による電源部の電源の遮断は、１つのブロックの書き換え中に異なるタイミングで複数回行われるため、タイミングの異なる電源遮断による試験を行うことができる。

（４）：書換え制御部による不揮発性メモリへのデータの書き換えは、１つのブロックに対して複数回行われるため、１回目の書き換え中で電源遮断をできなかった区間に対しても電源遮断の試験を行うことができる。

（５）：書換え制御部による不揮発性メモリの１つのブロックへの電源遮断試験後に他のブロックのエラー判定を行うため、１つのブロックの書き換え中の電源遮断が他のブロックに影響を与えたかどうかを確認することができる。

本発明は、不揮発性メモリに対し、μsec オーダーでのシビアなタイミングで電源遮断を起こせる電源制御装置を使用することで、不揮発性メモリの書き換え（データの消去と書き込み）途中に経由するさまざまな内部状態で電源遮断が起きても問題がないことを、網羅的に検証して試験するものである。また、電源制御装置に接続された試験対象を、不揮発性メモリが組み込まれた実装置そのものとすることで、実装置で起きる電源断と同じ状態、環境での電源遮断を起こせる試験を行うものである。

近年の不揮発性メモリは、書き換え速度の高速化、高集積化、また、１セルあたりに多値データが保持可能である。それらに伴い書き換え途中のメモリ内部状態は、μsec オーダーでの複雑な状態変化を繰り返している。従来のものは、電源断に関して単体評価された不揮発性メモリを、実際の装置に組み込んだ後、回路テストでの電源断試験を行なう仕組がなく、また、電源遮断を起こすタイミングをμsec （マイクロセカンド）オーダーでの状態変化を狙った電源断試験がなかった。本発明は、実装置である試験対象から電源制御装置に繋がる１本のハード信号（図１の入力ポート（ｃ）の矢印）により電源遮断要求を通知し、要求を受けた電源制御装置は、試験対象の主電源を落とすことにより、μsec オーダーでの電源遮断と、実装置で起きる電源断と同じ状態を起こすことを可能とするものである。

（１) 試験装置の説明
図１は本発明の試験装置の説明図である。図１において、試験対象の電源制御を行う試験装置１と試験対象となる不揮発性メモリが搭載された実装置である試験対象装置２によって構成され、試験装置１と試験対象装置２にはそれぞれ試験ログ取得用パソコン（ＰＣ）３、４が接続されている。なお、例えば、試験装置１に試験ログ取得手段を備えることにより試験装置１と試験ログ取得用パソコン３の処理を一つのコンピュータで処理することもできる。

試験装置１には、電源の制御部であるＳＯＣ（System On Chip）１１、電源制御用のテストプログラム（ＴＰ）１２が設けてある。試験対象装置２には、書換え制御部であるＳＯＣ（System On Chip）２１、電源ＩＣ（電源部）２２、試験対象メモリ（不揮発性メモリ）２３、メモリ制御・判定テストプログラム（ＴＰ）２４が設けてある。

ＳＯＣ１１は、テストプログラム（ＴＰ）１２を用いて電源制御用の試験装置１の制御を行う電源の制御部であり、パワー信号の出力ポート（ＰＯＲＴ）（ａ）、リセット信号の出力ポート（ＰＯＲＴ）（ｂ）、電源遮断要求ポートの入力ポート（ＰＯＲＴ）（ｃ）が設けてある。パワー信号の出力ポート（ＰＯＲＴ）（ａ）は、電源ＩＣ２２の電源供給のオン、オフを行うパワー信号を出力するパワー信号出力部である。リセット信号の出力ポート（ＰＯＲＴ）（ｂ）は、リセット信号を出力して、試験対象装置２を起動するためのリセット信号出力部である。電源遮断要求ポートの入力ポート（ＰＯＲＴ）（ｃ）は、電源遮断の要求を受け入れる電源遮断要求入力部である。電源制御用のテストプログラム（ＴＰ）１２は、電源制御用のテストプログラムを格納する格納手段である。ＳＯＣ２１は、テストプログラム（ＴＰ）２４を用いて、不揮発性メモリ２３の書き換え等の試験対象装置２の制御を行う書換え制御部である。電源ＩＣ２２は、試験対象装置２の電源部である。試験対象メモリ（不揮発性メモリ）２３は、試験対象用のメモリとなる不揮発性メモリである。メモリ制御・判定テストプログラム２４は、メモリ制御と判定テストを行うためのテストプログラムを格納する格納手段である。

試験装置１は、ＳＯＣ１１と電源制御用のテストプログラム（ＴＰ）１２から構成され、汎用出力ポートである出力ポート（ａ）のパワー信号、出力ポート（ｂ）のリセット信号を制御する。試験対象装置２に電源遮断を起こす時は、出力ポート（ａ）のパワー信号を制御し、試験対象装置２全体へ電源供給する電源ＩＣ２２の電源を落とす。これにより停電、電池はずれなどにより起き得る電源断と同等の電源遮断を起こすことが可能となる。また、試験対象装置２に電源供給する時は、出力ポート（ａ）の出力ポートのパワー信号を制御することで試験対象装置２全体へ電源供給し、出力ポート（ｂ）のリセット信号によりリセット解除を実施する。これにより、試験対象装置２の装置は自動的に起動することになる。

次に、電源遮断のタイミングの取り方だが、試験装置１は、試験対象装置２から接続される汎用入力ポートである電源遮断要求ポート（ｃ）の状態を監視することで、タイミング制御をする。試験実行時のログ情報は、試験装置１とパソコン（ＰＣ）３を接続することでパソコン（ＰＣ）３側に出力される。

試験対象装置２は、試験対象メモリである不揮発性メモリ２３が組み込まれる実装置である。図１では、ＳＯＣ２１、テストプログラム２４（ＴＰ：メモリ制御とメモリの良否判定を行う）、試験対象である不揮発性メモリ２３から構成される。試験対象装置２は、試験装置１からの電源制御による装置起動後、電源遮断要求ポート（ｃ）を変化させ、電源遮断要求を試験装置１へ通知し、不揮発性メモリ２３への書き換えを開始する。この書き換え途中に試験装置１により電源遮断が行われることとなる。電源遮断のタイミングを取るために、１本のハード信号のみを使用することで、電源遮断要求から電源遮断までのタイムラグがなくなり、μsec オーダーでの電源遮断試験を可能とした。不揮発性メモリ２３の良否判定等の試験ログは、試験装置１と同様にパソコン（ＰＣ）４へ出力される。

なお、上記説明では、試験装置１と試験対象装置２を別々に設ける説明をしたが、試験装置１と試験対象装置２を１つの装置として、不揮発性メモリ２３の試験を行うこともできる。

（２）：電源遮断試験処理の説明
前処理として、電源遮断試験開始前に、試験対象装置２の試験対象メモリである不揮発性メモリ２３全領域へ期待値の書き込みを行っておく。これは、特定アドレスへの書き換え途中に起こった電源遮断が、他領域へ影響しているかを判断するためである。

電源遮断試験の手順は、まず試験装置１は、出力ポート（ａ）のパワー信号：ハイ（HIGH）、出力ポート（ｂ）のリセット信号：ハイ（HIGH）により試験対象装置２を起動する。試験対象装置２は起動後、期待値とのデータ比較、メモリのステータスチェックなどによりメモリの良否判定を行う。エラーなしの場合、電源遮断要求ポート（ｃ）：ハイ（HIGH）にして、試験装置１に対し電源遮断要求を発行し、特定の１ブロック（Block ）への１回目のデータ書き換えを開始する。ここでデータの書き換えには、１ブロックをイレーズしてからライトする場合と、データが書かれた上に直接書き換えるリライトがある。試験装置１は電源遮断要求を受信後、可変時間（μsec オーダー）のウェイト後に出力ポート（ａ）のパワー信号：ロウ（LOW ）とすることで試験対象装置２がデータ書き換え途中に電源遮断を行う。

電源遮断要求受信後のウェイト時間をμsec オーダーで変化させながら繰り返し試験を行うことで、試験対象装置２のメモリ書き換え開始の状態から書き換え完了状態までに対して、網羅的な電源遮断試験を行える。データ書き換えを２回行なうのは、試験装置１が電源遮断要求受信後すぐに電源遮断を起こしても、この時、既に試験対象装置２は書き換えを開始してしまっているため、書き換え開始直後の電源遮断を起こせない可能性がある（図２※１の区間参照）。書き換えを２回行うことで、１回目のアクセスで電源遮断できなかった区間（タイミング）に対しても出力ポート（ａ）のパワー信号を「オフ」（ロウ）にするタイミングを可変することで電源遮断が行なえ、書き換え中全タイミングを網羅することが可能となる。

電源遮断試験の繰り返し実行後、試験中書き換えしていた１ブロック（Block ）以外のメモリ全領域を試験前に書き込んだ期待値と比較する。１ブロック以外の領域比較を行なう理由は、書き換え途中に電源遮断が起きたブロックはデータ保証ができない可能性があるためである。これにより、電源遮断が他ブロックに影響を与えたかを確認することができる。

図２は電源遮断試験の処理フローである。以下、図２の処理Ｓ１〜Ｓ９に従って説明する。なお、試験対象メモリである不揮発性メモリ２３へは、全領域へ期待値の書き込みを行っておく。

Ｓ１：試験装置１のＳＯＣ１１は、出力ポート（ａ）のパワー信号をオン（ON）にし、処理Ｓ２に移る。

Ｓ２：ＳＯＣ１１は、出力ポート（ｂ）のリセット信号をオン（0N）にしてリセット解除することにより試験対象装置２を起動し、処理Ｓ７に移る。

Ｓ３：試験対象装置２のＳＯＣ２１は、試験対象装置２の起動後、期待値とのデータ比較、不揮発性メモリ２３のステータスチェックなどにより不揮発性メモリ２３の良否判定を行い、処理Ｓ４に移る。

Ｓ４：ＳＯＣ２１は、不揮発性メモリ２３にエラーがあったかどうか判断する。この判断でエラーがあった場合はエラー終了となり、エラーがなかった場合は処理Ｓ５に移る。

Ｓ５：ＳＯＣ２１は、電源遮断要求ポート（ｃ）をオン（ON）にして試験装置１に対し電源遮断要求を発行し、処理Ｓ６に移る。

Ｓ６：ＳＯＣ２１は、１ブロックへの１回目のデータ書き換えを開始し、書き換えが終わると、続けて同じ１ブロックへの２回目のデータ書き換えを行う。

Ｓ７：ＳＯＣ１１は、試験対象装置２から電源遮断要求があったかどうか判断する。この判断で電源遮断要求があった場合は処理Ｓ８に移り、なかった場合はあるまで待つ。

Ｓ８：ＳＯＣ１１は、電源遮断要求を受信後、可変時間（μsec オーダー）のウェイト後に出力ポート（ａ）のパワー信号をロウ（LOW ）とすることで試験対象装置２が不揮発性メモリ２３へのデータ書き換え途中に電源遮断を行い、処理Ｓ９に移る。

Ｓ９：ＳＯＣ１１は、出力ポート（ｂ）のリセット信号をロウ（OFF ）とする後処理（初期状態に戻す処理）を行い、処理Ｓ１に戻る。

このように、電源遮断要求があり、試験対象装置２の電源の遮断（１回目の遮断(1) ）すると、エラーが無い場合処理Ｓ１〜Ｓ９が繰り返され２回目の電源を遮断（遮断(1) と異なるタイミングで２回目の遮断(2) ）が行われることになる。図２では、遮断(1) 、(2) と異なるタイミングで３回目の遮断(3) が行われた状態を示している。なお、試験対象メモリである不揮発性メモリ２３へのデータの書き換えは、処理Ｓ６のように１回目のデータ書き換えに続いて行われる。

電源遮断試験の繰り返し実行（図２ではウェイト時間を可変して８回）後、試験中書き換えしていた１ブロック以外のメモリ全領域を試験前に書き込んだ期待値と比較する。これにより、電源遮断が他ブロックに影響を与えたかを確認することができる。

（３）：プログラムインストールの説明
ＳＯＣ（電源の制御部）１１、電源制御用のテストプログラム１２、ＳＯＣ（書換え制御部）２１、メモリ制御・判定テストプログラム２４、パワー信号出力部（ａ）、リセット信号出力部（ｂ）、電源遮断要求入力部（ｃ）、試験ログ取得手段等はプログラムで構成でき、主制御部が実行するものであり、電源制御用のテストプログラム１２、メモリ制御・判定テストプログラム２４は主記憶に格納されているものである。このプログラムは、コンピュータ（情報処理装置）で処理されるものである。このコンピュータは、主制御部、主記憶、ファイル装置、表示装置等の出力装置、入力装置などのハードウェアで構成されている。

このコンピュータに、本発明のプログラムをインストールする。このインストールは、フロッピィ、光磁気ディスク等の可搬型の記録（記憶）媒体に、これらのプログラムを記憶させておき、コンピュータが備えている記録媒体に対して、アクセスするためのドライブ装置を介して、ＬＡＮ等のネットワーク、或いは、ＪＴＡＧインターフェースを介して、コンピュータに設けられたファイル装置にインストールされる。

本発明の試験装置の説明図である。 本発明の電源遮断試験の処理フローである。

符号の説明

１ 試験装置
２ 試験対象装置
３、４ 試験ログ取得用パソコン（ＰＣ）
１１ ＳＯＣ（電源の制御部）
１２ 電源制御用のテストプログラム（ＴＰ）
２１ ＳＯＣ（書換え制御部）
２２ 電源ＩＣ（電源部）
２３ 試験対象メモリ（不揮発性メモリ）
２４ メモリ制御・判定テストプログラム（ＴＰ）
（ａ） 出力ポート（パワー信号出力部）
（ｂ） 出力ポート（リセット信号出力部）
（ｃ） 入力ポート（電源遮断要求入力部）

Claims (7)

1. 試験対象メモリである不揮発性メモリと、
   該不揮発性メモリのデータを書き換える書換え制御部と、
   前記不揮発性メモリ及び前記書換え制御部に電源を供給する電源部と、
   前記電源部の制御を行う電源の制御部とを備え、
   前記書換え制御部による前記不揮発性メモリへのデータの書き換え中に、前記書換え制御部からの信号で前記電源の制御部で前記電源部から前記電源部不揮発性メモリ及び前記書換え制御部に供給する電源を遮断することを特徴とした不揮発性メモリの試験方法。
2. 前記不揮発性メモリと前記書換え制御部と前記電源部は、試験対象装置に搭載されていることを特徴とした請求項１記載の不揮発性メモリの試験方法。
3. 前記電源の制御部による前記電源部の電源の遮断は、１つのブロックの書き換え中に異なるタイミングで、複数回行われることを特徴とした請求項１又は２記載の不揮発性メモリの試験方法。
4. 前記書換え制御部による前記不揮発性メモリへのデータの書き換えは、１つのブロックに対して複数回行われることを特徴とした請求項３記載の不揮発性メモリの試験方法。
5. 前記書換え制御部による前記不揮発性メモリの１つのブロックへの電源遮断試験後に他のブロックのエラー判定を行うことを特徴とした請求項３又は４記載の不揮発性メモリの試験方法。
6. 試験対象メモリである不揮発性メモリのデータを書き換える書換え制御部からの電源遮断要求を受ける電源遮断要求入力部と、
   前記不揮発性メモリ及び前記書換え制御部に電源を供給する電源部のオン、オフ信号を出力するパワー信号出力部と、
   前記電源部の制御を行う電源の制御部とを備え、
   前記電源の制御部は、前記書換え制御部からの信号で前記不揮発性メモリへのデータの書き換え中に、前記電源部から前記電源部不揮発性メモリ及び前記書換え制御部に供給する電源を遮断することを特徴とした不揮発性メモリの試験装置。
7. 試験対象メモリである不揮発性メモリのデータを書き換える書換え制御部からの電源遮断要求を受ける電源遮断要求入力部と、
   前記不揮発性メモリ及び前記書換え制御部に電源を供給する電源部のオン、オフ信号を出力するパワー信号出力部と、
   前記書換え制御部からの信号で前記不揮発性メモリへのデータの書き換え中に、前記電源部から前記電源部不揮発性メモリ及び前記書換え制御部に供給する電源を遮断する電源の制御部として、
   コンピュータを動作させるためのプログラム。

Images