JP5038581B2 - エピタキシャルリアクタにおける表面マイクロマシニングされた構造のためのギャップチューニング - Google Patents

Description

本発明は、マイクロメカニカル構造物の製造、特に、エピタキシャルリアクタにおける製造中にデバイスにおけるマイクロマシニングされた構造物の間のギャップを狭めるための方法に関する。

表面マイクロマシニング（微細加工）されたデバイスの製造中に構造層を堆積させる方法は、時にはエピタキシャルリアクタの使用を含む。エピタキシは、１つの結晶基板上にシリコンの単結晶層の層を形成するための及び、その他の基板材料上に多結晶シリコン層を形成する、例えばシリコン基板上にＳｉＯ_２膜を形成するためのプロセスである。エピタキシリアクタは、目標基板上に堆積される層の均一な堆積及び化学的組成を保証するために、正確に制御された温度及び環境的条件で運転させられる。正確な制御に加えて、エピタキシャルリアクタの使用は、ＬＰＣＶＤ（低圧化学蒸着）システムの場合に通常見られるよりも著しく高い速度で基板上の層のビルドアップを可能にする。

米国特許第６３１８１７５号明細書には、回転センサ等のマイクロマシニングされたデバイスを形成するためにエピタキシャル堆積を使用するためのアプローチが記載されている。

前記マイクロマシニング作業又は同様のプロセスは、多くの用途に対して許容できる製品を提供するが、幾つかの用途は、このプロセスによって提供されることができるよりも微細な幅のギャップを、デバイス上のマイクロマシニングされたエレメントの間に必要とする。幾つかの用途は、例えば、マイクロマシニングされた構造物の間により高い作動キャパシタンス及び／又は静電力を得ることを必要とする。所望の狭いギャップを得るために極めて狭幅なトレンチをエッチングすることが試みられてきたが、これらの方法は、より低速のエッチング速度を必要とし、アスペクト比が制限されており、リソグラフィ及びエッチングプロセスの制限を受ける。同様に、狭幅なギャップを形成するためにゲルマニウムが提供されるが、このプロセスは、プロセス適合性の制限を有する。

すなわち、依然として満足できる製造速度を維持しながら、デバイス設計目的を満たすように正確に規定又は“チューニング”されたエレメント間ギャップを備えた製品を提供する、デバイスを製造する方法が必要とされている。
米国特許第６３１８１７５号明細書

したがって本発明の課題は、デバイス上の少なくとも１つのマイクロメカニカルエレメントの複数の面の間のギャップをチューニングする方法と、このような方法によって形成されるデバイスとを提供することである。

本発明の例示的な実施形態によれば、デバイス上のマイクロメカニカルエレメントの間のギャップを正確に制御する方法若しくは“ギャップチューニング”は、例えば単結晶シリコン又はＳｉＧｅ混合物から成る基板層を有する部分的に形成されたマイクロメカニカルデバイスを用いて開始する。例えばＳｉＯ_２から成る犠牲層が基板層上に堆積させられる。例えば、エピタキシャルに堆積されたシリコンから成る機能層は、その上にマイクロメカニカル構造物若しくはデバイスを規定するために提供された後に、エッチングされる。

マイクロメカニカル構造物若しくはデバイスのエレメントが機能層及び犠牲層に規定されると、エピタキシャルリアクタ内でのデバイスの現場クリーニングが行われる。クリーニングは、表面酸化物を除去するための水素（Ｈ_２）及び／又はトレンチエッチングプロセスから生じるシリコン残留物及び表面欠陥を除去するための塩酸（ＨＣｌ）を用いて行われる。クリーニングステップに続いて、部分的に完成したデバイスの表面、特に機能層にマイクロメカニカルエレメントを規定した前もってエッチングされたトレンチの側部において、シリコンのエピタキシ成長された層を選択的に堆積させることによって、ギャップチューニングが行われる。ギャップチューニング層が堆積されると、ギャップ幅が、例えば光学的エンドポイント検出システムを用いて監視される。エレメント間ギャップが所望の程度に狭められるとギャップチューニング堆積は停止される。

前記形式でのデバイス上のマイクロメカニカルエレメントの間のギャップ幅の正確な制御は以下のような複数の利点を提供する：エピタキシャルな環境及び標準的なエピタキシ機器との容易な適合性；エピタキシャルリアクタにおいて達成される高い層堆積速度による高い製造速度；単結晶シリコン、多結晶シリコン、ＳｉＧｅ混合物、純粋ゲルマニウム又はシリコンカーバイドを含む種々異なる材料をマイクロマシニングされたデバイス上に堆積させるために使用するための容易な適合性である。さらに、堆積された現場でドーピングされる。

本発明の例示的な実施形態によれば、マイクロマシニングされた構造物若しくはデバイスをギャップチューニングするための方法が提供される。図１ａに断面図で示したように、部分的に形成されたデバイスは、例えば基板シリコンから成る基板層１に基づき、この基板層上には、例えばＳｉＯ_２から成る犠牲層２が、低温酸化物（ＬＴＯ）プロセスにおいて堆積されているか又は熱成長されている。図１ｂは、エッチング技術を使用して犠牲層２に孔又は開放領域３のパターンが形成された後における図１ａの基板／犠牲層組合せの断面図を示している。エッチング技術は、例えば、犠牲層上に感光性材料を提供し、所望のエッチングパターンを備えたマスクを感光性材料上に提供し、マスクがけされた表面を露光し、次いで、感光性材料の露光された部分、ひいては露光された部分の下方における犠牲ＳｉＯ_２を除去するためにエッチング剤を提供することによって行われる。図１ｃは、図１ｂの部分的に形成されたデバイスの平面図を示しており、エッチングプロセスによって犠牲層２を貫通して規定された孔を示している。図１ｂの断面図は、図１ｃのＩＢ−ＩＢ線に沿って見たものである。

部分的に形成された装置は次いで、断面図１ｄに示したように、例えばシリコンのエピタキシャルに堆積された機能層４を受け取る。ＳｉＯ_２上に形成された機能層４の部分５は多結晶構造を有するのに対し、シリコン基板層１上に形成された機能層４の部分６は単結晶構造を有している。図１ｅに示したように、機能層４は前記形式で、機能層４にマイクロメカニカル構造物若しくはデバイスを規定するためにエッチングされる。このエッチングは、感光性材料の露光された部分と、その下方に位置する機能層４の多結晶シリコンとにエッチングされた、深くて狭幅なトレンチ７を含んでいる。トレンチエッチングプロセスは、場合によっては犠牲層２のＳｉＯ_２まで機能層４を貫通する。

図１ｆは、エッチングされたトレンチによって規定されたマイクロメカニカルエレメント８を示す、部分的に形成されたデバイスの平面図である。図１ｄ及び図１ｅに示された断面図は両方とも、図１ｃのＩＢ−ＩＢ線にも対応するＩＥ−ＩＥ線に沿って見たものである。マイクロメカニカルエレメント８のたわみ梁部分９が、マイクロメカニカルエレメント８のベース部分１０から延びるように、図１ｅに示されている。ベース部分１０はシリコン基板１に堅固に固定されているのに対し、たわみ梁部分９は、下方に位置した犠牲層２のＳｉＯ_２の層１１に載置されており、ひいてはこの層１１によって拘束されている。犠牲材料のこの層は、たわみ梁９を解放させるために除去される必要があり、これにより、マイクロメカニカルデバイスの動作中に静止位置からたわむようになる。例示的な実施形態では、たわみ梁９が解放された後、たわみ梁は長手方向軸線に対して垂直方向に自由にたわむ。この移動は、梁の間のギャップ７を変化させ、これ自体は、梁の間のキャパシタンスの検出可能な変化を生ぜしめる。

機能層４を貫通してエッチングされたトレンチ７を有する時点まで製造された、部分的に形成されたデバイスを用いて、マイクロメカニカルエレメント８の間のギャップの幅を正確に所望のギャップに変化させるプロセスが行われる。前のデバイス製造ステップの結果、ＳｉＯ_２ハードマスクが存在するならば、マスクはデバイス上の所定の位置に残っていてよい。マスクは、後続のマイクロメカニカルエレメント解放ステップの間に除去されかつ、充填材料が必要とされていないデバイスの上面における充填材料の堆積を最小限に抑制するからである。

クリーニングステップの後、ギャップチューニングプロセスは、部分的に形成されたデバイス上への単結晶シリコン、多結晶シリコン、ゲルマニウム及び／又はＳｉＧｅ等の材料のエピタキシャル成長層の堆積を引き続き行う。エピタキシャルに堆積される材料の有利な選択は、コーティングされる材料の性質と、狭められるギャップのジオメトリとによって決定される。例えば、機能層は、単結晶シリコンから形成される。有利なギャップ狭め材料は、エピタキシャルな環境において、Ｈ_２流によって搬送される。温度、圧力、ギャップ狭め材料の化学的組成を含むＨ_２流の環境的パラメータは、デバイスの様々な領域上へのギャップ狭め材料の選択的な堆積を達成するように変化させられる。例えば、トレンチ７を狭めるためにシリコンが堆積される場合、シラン、ジクロロシラン又はトリクロロシランのうちの１つが提供される。シリコン堆積をより選択的にするために、すなわち、シリコンを、機能層４に形成されたマイクロメカニカルエレメント８の表面上には堆積させるが、犠牲層２のＳｉＯ_２の露出面には堆積させないように、ＨＣｌが含まれていてよい。

この選択的な堆積の図が図２ａに示されている。図２ａは、図１ｆに示されたＩＩＡ−ＩＩＡ線に沿って見たデバイスの部分断面図である。図２ａは、トレンチ７によって互いに及び機能層４の個々の隣接した区分から分離されたマイクロメカニカルエレメント８の配列を示している。ギャップ狭めプロセスを開始する前には、矢印１２によって示された幅によって示されているように、トレンチ７は所望の幅よりも広い。ギャップ狭め材料の堆積が開始されると、材料は、機能層４及びマイクロメカニカルエレメント８の上面と、トレンチ７の垂直側とに、堆積層１３をビルドアップし始める。堆積層１３の厚さは、エピタキシャル堆積プロセスが進行するに従って、所望のエレメント間ギャップ１４に対応する所望の厚さが達成されるまで増大する。この例示的な実施形態では、犠牲層２がＳｉＯ_２から成っておりかつ、プロセスパラメータは選択的な堆積を提供するように制御されるので、ギャップ狭め材料はトレンチ底部１５には堆積されない。換言すれば、ギャップ狭め材料は機能層上には堆積するが、犠牲（ＳｉＯ_２）層上には堆積しないという選択的堆積を生ぜしめるように、プロセスパラメータが調整される。このことは、マイクロメカニカルエレメント８の下方に位置する犠牲層１１の部分が、マイクロメカニカルエレメント８を解放するための可能な後続の除去を容易にするために、露出させられたままであることを保証する。

ギャップ狭め材料のエピタキシャル堆積の終了は様々な形式で制御される。例えば、ギャップ狭め堆積プロセスはステップ式に進行してよく、この場合、それまでに達成されたギャップ狭めの程度の精密検査を可能にするために周期的に停止させられる。有利には、ギャップ狭め材料堆積は１つのステップで完了されてよく、この場合、堆積層１３の形成中にギャップ幅の周期的又は継続的な監視が行われる。このような行程中のギャップ幅監視及び堆積終了制御は、光学的エンドポイント監視システムによって行われてよい。本発明と共に使用するのに適した光学系は、例えばデバイス表面からの反射光の干渉パターンを見ることによってギャップ厚さを検出する。択一的に、図２ｂに示された例示的実施形態のように、光学系は、より高い表面１６からの反射光と、トレンチ７の底部におけるより低い表面１７からの反射光とを比較する。

本発明の例示的な実施形態に基づく非選択的堆積の例が図３に示されている。図３は、図１ｆに示されたＩＩＡ−ＩＩＡ線に沿って見たデバイスの部分断面図である。図３は、トレンチ７によって互いに及び機能層４の個々の隣接する区分から分離されたマイクロメカニカルエレメント８の配列を示している。ギャップ狭め材料の堆積は、機能層４及びマイクロメカニカルエレメント８の上面と、トレンチ７の垂直側とにおける堆積層１３のビルドアップを生じる。この例示的実施形態では、非選択的な堆積、ひいては全ての箇所においてギャップ狭め材料の堆積を提供するように制御される。したがって、犠牲層２がＳｉＯ_２から成っており、非選択的な堆積を提供するようにプロセスパラメータが制御されるので、ギャップ狭め材料はトレンチ底部１５に堆積される。さらに、図３は、極めて均等な堆積の結果を示しており、ひいては、ギャップ狭め材料の堆積は、上部（部分１９ａ）とトレンチ底部１５（部分１９ｂ）とにおいて均一である。択一的な、不均一な堆積では、堆積速度は、トレンチ底部１５（部分１９ｂ）におけるよりも上部（部分１９ａ）において高い。マイクロメカニカルエレメント８の垂直方向側壁に配置された堆積層１３の部分２０を残しながら、トレンチ７の底部における堆積層１３の部分１９ｂと、マイクロメカニカルエレメント８の上部における部分１９ａとを除去するための方法が望ましい。図３は、スパッタリングによって堆積層１３の部分１９ａ及び１９ｂを除去するための例示的な方法を示している。スパッタリングは、デバイスの表面の上方のプラズマ領域において粒子、例えばアルゴンをイオン化し、イオンを静電界において矢印２１の方向に加速することを含む。イオンは次いでデバイスの表面に衝突し、これにより、デバイスの表面に機械的エネルギを付与し、表面から粒子を叩き出す。したがって、このスパッタリングは、矢印２１に対して垂直な表面から材料をほとんど均一に除去するという効果を有する。したがって、マイクロメカニカルエレメント８の垂直方向側壁は、イオンによって比較的接触されないままであり、ひいては堆積層１３の部分２０の一部又は全てを保持する。

ギャップ狭めプロセスが完了すると、マイクロメカニカルエレメント８は、あらゆる方法を使用して、犠牲層材料から成る下方に位置するコラムから解放される。ギャップチューニングの後、マイクロメカニカルエレメント解放プロセスステップの前に、デバイスに金属が付加されてよい。

択一的な例示的実施形態では、ＳＯＩ（シリコン・オン・インシュレータ）ウェハが使用される。ＳＯＩウェハの絶縁層は犠牲層を形成しており、ＳＯＩウェハの上部シリコン層は上部層を形成している。

図４は、マイクロメカニカルエレメントの間のギャップをチューニングし、マイクロメカニカルエレメントを下方の犠牲層から解放させるための例示的な方法の詳細の実行を示すフローチャートである。プロセス方法は、ステップ１００において、マイクロメカニカル構造物若しくはデバイスのエレメントを規定するためにトレンチがエッチングされているデバイスを用いて開始する。この方法において選択的なステップであるステップ１１０において、トレンチエッチングプロセスからの残留材料が除去される。ステップ１１０の後ステップ１２０が続き、デバイスをエピタキシャルリアクタに配置する。ステップ１２０の後ステップ１３０が行われ、トレンチ形成プロセスの後デバイスの表面をＨ_２ガスに曝すことによって、残留するマイクロメカニカルデバイスの表面からの残留酸化物を除去し、かつ／又はトレンチ形成プロセスの後デバイスの表面をＨＣｌに曝すことによって残留するシリコン残留物を除去する。択一的に、ステップ１３０は省略されてよく、フローはステップ１２０から直接にステップ１４０へ進んでよい。ステップ１３０の後にステップ１４０が行われ、所望のエレメント間のギャップ幅が得られるまでデバイスの選択された表面にギャップ狭め材料をエピタキシャルに堆積させる。ステップ１４０の後、デバイスは、エピタキシャルリアクタから除去される。ステップ１５０は、ＨＦガスをデバイス上に流すことによって、露出された犠牲層材料を除去する。ステップ１５０も、所望のデバイスに応じて選択的であり、したがって、フローはステップ１４０から直接にステップ１６０へ進んでよい。ステップ１６０は、マイクロマシニングされたデバイスの製造プロセスのマイクロメカニカルエレメントギャップチューニング及び解放段階部分の終了を表す。

図５は、シリコンウェハであってよいハンドルウェハ５１を示しており、このハンドルウェハ５１は、ハンドルウェハ５１の上方に配置された、犠牲材料５４によって充填されたキャビティを規定したデバイス層５２を備えている。包囲層５３が、デバイス層５２の上方に配置されており、犠牲層材料５４に接続した穴５５を有している。穴５５は、上記の形式でギャップチューニング層５７を堆積させることによってギャップチューニングされてよい。後続のプロセスステップにおいて、犠牲層はあらゆる適切な技術を用いてエッチング若しくは解放される。この形式では、多数の機能層及び多数の犠牲層を有する例示的なデバイスが構成され、このデバイスは、ギャップチューニング層５７によってチューニングされた穴５５とデバイス５６とを有している。択一的な例示的実施形態では、包囲層５３の上方により多くの犠牲層及びより多くの機能層が配置されてよい。

本発明を、前記代表的な実施形態に関連して説明したが、代表的な実施形態は本質的に例示的であり、添付の請求項に示されたように発明の保護範囲を限定するものとして解釈されるべきでないことは当業者に容易に明らかであるべきである。

例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す断面図である。 例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す断面図である。 例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す平面図である。 例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す断面図である。 例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す断面図である。 例示的なマイクロマシニングされたデバイスの準備の１つの段階を示す平面図である。 例示的なマイクロマシニングされたデバイスへの材料の付加を示す本発明の例示的な実施形態を示している。 所望のエレメント間ギャップ幅を検出するための例示的な方法を示している。 望ましくないエピタキシャルに堆積された材料を除去するためにスパッタリングを行う、図２ａ及び２ｂの例示的実施形態を示している。 本発明の例示的実施形態に基づく、所望のエレメント間ギャップ幅を達成するためのステップを示すフローチャートである。 多数の層を有する例示的なデバイスの断面図である。

符号の説明

１ 基板層、 ２ 犠牲層、 ３ 開放領域、 ４ 機能層、 ７ トレンチ、 ８ マイクロメカニカルエレメント、 ９ たわみ梁部分、 １０ ベース部分、 １１ 層、 １３ 堆積層、 １４ エレメント間ギャップ、 １５ トレンチ底部、 １６ より高い表面、 １７ より低い表面、 １９ａ，１９ｂ 部分、 ２０ 部分、 ５１ ハンドルウェハ、 ５２ デバイス層、 ５３ 包囲層、 ５４ 犠牲層材料、 ５５ 穴、 ５６ デバイス、 ５７ ギャップチューニング層

Claims (36)

1. 基板層と、該基板層の少なくとも第１の部分上に堆積された犠牲層とを有するデバイス上の少なくとも１つのマイクロメカニカルエレメントの複数の面の間のギャップをチューニングする方法において、
   デバイスの上部層において少なくとも１つのマイクロメカニカルエレメントの輪郭をエッチングし、該輪郭が、少なくとも１つのマイクロメカニカルエレメントの複数の面のうちの少なくとも２つの向き合った面を規定しており、
   エピタキシャルリアクタにおいて複数の面のうちの少なくとも２つの向き合った面にギャップ狭め層を選択的に堆積させるが、前記犠牲層には堆積させず、
   複数の面のうちの少なくとも２つの向き合った面の間のギャップが、ギャップ狭め層によって狭められるようになっていることを特徴とする、デバイス上の少なくとも１つのマイクロメカニカルエレメントの複数の面の間のギャップをチューニングする方法。
2. 前記ギャップ狭め層がシリコン層を含む、請求項１記載の方法。
3. 前記ギャップ狭め層がゲルマニウム層を含む、請求項１記載の方法。
4. 前記ギャップ狭め層がシリコン／ゲルマニウム層を含む、請求項１記載の方法。
5. 前記デバイスが、
   上部層を形成するために犠牲層の少なくとも第２の部分上に堆積された機能層を含む、請求項１記載の方法。
6. 前記犠牲層が二酸化ケイ素を含み；
   ギャップ狭め層の堆積中に、犠牲層上への堆積が、エピタキシャルリアクタの温度、圧力及びガス組成のうちの少なくとも１つを調節することによって選択的に回避される、請求項５記載の方法。
7. エピタキシャルリアクタのガス組成が、臭素、塩素、フッ素又は水素のうちの少なくとも１つの化合物を含む、請求項６記載の方法。
8. さらなる犠牲層を提供することか；又は
   さらなる機能層を提供することのうちの少なくとも１つを含む、請求項５記載の方法。
9. さらなる犠牲層を提供することか又はさらなる機能層を提供することのうちの少なくとも１つが、輪郭エッチング作業の前に行われる、請求項８記載の方法。
10. さらなる犠牲層をエッチングすることを含む、請求項８記載の方法。
11. 前記デバイスがＳＯＩウェハを含み、ＳＯＩウェハの絶縁層が犠牲層を形成しており、ＳＯＩウェハの上部シリコン層が上部層を形成している、請求項１記載の方法。
12. 堆積作業がさらに、
    Ｈ_２流にシラン、ジクロロシラン又はトリクロロシランのうちの１つを連行させ、
    デバイス上にＨ_２流を通過させることを含む、請求項１記載の方法。
13. さらに、残ったギャップ幅を検出し；
    残ったギャップ幅が所望のギャップ幅にほぼ等しくなった場合にギャップ狭め層の堆積を終了させることを含む、請求項１記載の方法。
14. デバイス上の少なくとも１つのマイクロメカニカルエレメントの複数の面の間のギャップをチューニングする方法において、
    デバイスの上部層において少なくとも１つのマイクロメカニカルエレメントの輪郭をエッチングし、該輪郭が、少なくとも１つのマイクロメカニカルエレメントの複数の面のうちの少なくとも２つの向き合った面を規定しており、
    エピタキシャルリアクタにおいて複数の面のうちの少なくとも２つの向き合った面にギャップ狭め層を堆積させ、
    複数の面のうちの少なくとも２つの向き合った面の間のギャップが、ギャップ狭め層によって狭められるようになっており、検出作業が、光学検出器を用いて残ったギャップ幅を検出することを特徴とする、デバイス上の少なくとも１つのマイクロメカニカルエレメントの複数の面の間のギャップをチューニングする方法。
15. 光学検出器が、デバイスから屈折された光から干渉パターンを検出する、請求項１４記載の方法。
16. 光学検出器が、デバイスのより高い面から反射された第１の光反射と、デバイスのより低い面から反射された第２の光反射とを検出し；
    前記第１の光反射が、第１の光強度と第１の光位相との少なくとも１つを含み；
    前記第２の光反射が、第２の光強度と第２の光位相との少なくとも１つを含み；
    第１の光反射と第２の光反射との比が決定される、請求項１４記載の方法。
17. ギャップ狭め層の堆積が、選択的な堆積プロセスを含む、請求項１記載の方法。
18. ギャップ狭め層の堆積が、均等な堆積プロセスを含む、請求項１記載の方法。
19. 基板層と；
    該基板層の少なくとも第１の部分上に堆積された犠牲層と；
    少なくとも２つの向き合った面を有する上部層と；
    選択的にエピタキシャルに堆積された少なくとも２つの層とが設けられており、該エピタキシャルに堆積された少なくとも２つの層のそれぞれが、少なくとも２つの向き合った面のそれぞれ１つに配置されており、エピタキシャルに堆積された少なくとも２つの層の合計の厚さが、少なくとも２つの向き合った面の間のギャップをチューニングし、
    前記犠牲層はエピタキシャルな堆積を有していないことを特徴とする、デバイス。
20. エピタキシャルに堆積された少なくとも２つの層のうちの少なくとも１つが、シリコン層、ゲルマニウム層、又はシリコン／ゲルマニウム層のうちの少なくとも１つを含む、請求項１９記載のデバイス。
21. 少なくとも２つの向き合った面が、デバイスの上部層において少なくとも１つのマイクロメカニカルエレメントを規定している、請求項１９記載のデバイス。
22. 上部層が、犠牲層の少なくとも第２の部分にエピタキシャルに堆積された少なくとも１つの機能層を含む、請求項１９記載のデバイス。
23. 基板層の下方に配置された別の犠牲層が設けられており、
    デバイスを気体水素に曝露することによって前記別の犠牲層が基板層から解放される、請求項２２記載のデバイス。
24. 前記犠牲層が二酸化ケイ素を含み、
    ギャップ狭め層の堆積中に、犠牲層上の堆積が、エピタキシャルリアクタの温度、圧力、又はガス組成のうちの少なくとも１つを調節することによって選択的に回避される、請求項２２記載のデバイス。
25. さらにＳＯＩウェハを含み、絶縁層が犠牲層を形成しており、上部シリコン層が上部層を形成している、請求項１９記載のデバイス。
26. エピタキシャルに堆積された少なくとも２つの層のうちの少なくとも１つが、シラン、ジクロロシラン、又はトリクロロシランのうちの１つを含む環境において堆積させられ、前記シラン、ジクロロシラン、又はトリクロロシランのうちの１つが、Ｈ_２流において連行されている、請求項１９記載のデバイス。
27. エピタキシャルに堆積された少なくとも２つの層が、エピタキシリアクタ環境において堆積させられる、請求項１９記載のデバイス。
28. 少なくとも２つの向き合った面の間のギャップが、デバイス上に配置された少なくとも１つのマイクロメカニカルエレメントのための所望のギャップ幅を規定している、請求項１９記載のデバイス。
29. エピタキシャルに堆積された少なくとも２つの層が、一回のプロセス作業において堆積される、請求項１９記載のデバイス。
30. 基板が設けられており、２つの向き合った面が基板の露出した部分の上に延びている、請求項１９記載のデバイス。
31. 基板が設けられており、
    少なくとも２つの向き合った面と、該向き合った面の間のギャップとを有する上部層が設けられており、
    ２つの向き合った面のそれぞれに選択的に堆積されているが少なくともギャップの下方の基板の部分には堆積されていないエピタキシャル層が設けられており、該エピタキシャル層が、少なくとも２つの向き合った面の間のギャップをチューニングするように構成されていることを特徴とする、デバイス。
32. デバイスを製造する方法において、
    基板に犠牲層を堆積させ、
    犠牲層に孔のパターンをエッチングし、これにより、基板の部分を露出させ、
    犠牲層と、基板の露出した部分の上に機能層をエピタキシャルに堆積させ、
    犠牲層の上に堆積された機能層の少なくとも幾つかの部分にトレンチを犠牲層までエッチングし、これにより、間にギャップを有するマイクロメカニカルエレメントを形成し、各マイクロメカニカルエレメントが、基板に載置された基部と、犠牲層に載置された梁とを有しており、
    マイクロメカニカルエレメント上にギャップ狭め層を選択的にエピタキシャルに堆積させるが、前記犠牲層には堆積させず、これにより、各マイクロメカニカルエレメントのために、マイクロメカニカルエレメントの少なくとも上面と、犠牲層から上面まで上方に延びた垂直な面とが、ギャップ狭め層によって被覆され、
    マイクロメカニカルエレメントの上面に堆積されたギャップ狭め層の部分を除去し、
    ギャップ狭め層の堆積の後、犠牲層からマイクロメカニカルエレメントを解放し、これにより、各梁は、デバイスの作動時に、静止位置から、梁の長手方向軸線に対して垂直な方向に自由にたわむようになっており、たわみが、梁と、隣接する梁との間のギャップの変化を生じるようになっていることを特徴とする、デバイスを製造する方法。
33. 犠牲層の上に堆積された機能層の部分が多結晶構造を有しており、基板の露出した部分の上に堆積された機能層の部分が単結晶構造を有している、請求項３２記載の方法。
34. ギャップ狭め層が、少なくとも、マイクロメカニカルエレメントの間に延びた犠牲層の部分に堆積されないように、ギャップ狭め層の堆積が選択的に行われる、請求項３２記載の方法。
35. マイクロメカニカルエレメントの上面に堆積されたギャップ狭め層の部分の除去が、上面に対して垂直な方向にイオンを加速することを含むスパッタリングによって行われる、請求項３２記載の方法。
36. ギャップ狭め層をエピタキシャルに堆積させるステップの前に、デバイスの表面からトレンチをエッチングするステップの残留材料を除去する、請求項３２記載の方法。

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