JP5037803B2

JP5037803B2 - 半導体装置及びその製造方法

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Publication number: JP5037803B2
Application number: JP2005270902A
Authority: JP
Inventors: 俊裕多木; 剛三牧山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-09-16
Filing date: 2005-09-16
Publication date: 2012-10-03
Anticipated expiration: 2025-09-16
Also published as: JP2007081345A

Description

本発明は半導体装置及びその製造方法に関するものであり、特に、携帯基地局や衛星通信に用いられる高温動作、高速スイッチング、大電力動作が可能なＧａＮ系電界効果トランジスタ等を形成する際の基板の透明性の問題を解消するために設ける遮光膜に起因する裏面反射を防止するための構成に特徴のある半導体装置及びその製造方法に関するものである。

近年のワイヤレス通信技術或いは衛星通信技術の発展にともなって、デバイスの高速化や高出力化が要請されており、従来のＳｉデバイスやＧａＡｓ系デバイスでは不可能な領域での動作も要求されている。

そこで、ＧａＮ、ＡｌＮ、ＩｎＮやその混晶に代表される窒化ＧａＡｓ系化合物半導体は、その優れた材料特性からＧａＡｓ系デバイスに代わる高出力電子デバイスや短波長発光デバイスとして非常に注目を浴びている。

例えば、その代表であるＧａＮの場合は、
ａ．バンドギャップが３．４ｅＶと高く、２００℃近傍での高温動作も可能であり、
ｂ．破壊電界が２×１０⁶Ｖ・ｃｍ^-1と高耐圧であり、
ｃ．電子の飽和ドリフト速度が、ＧａＡｓより低いものの、２．７×１０⁷ｃｍ／秒と比較高い、という特徴を有している。

この窒化物ガリウム系化合物半導体の基板としては、サファイア、ＳｉＣなどが広く用いられているが、これらの基板及び窒化物ガリウム系化合物半導体はどれもバンドギャップが大きく透明であることが特徴である（例えば、特許文献１乃至特許文献３参照）。

一般に、半導体プロセス装置は量産用に近づくほど、ウェハ検出やオリエンテーションフラット・ノッチ検出のためのセンサを備える場合が多く、そのセンサの多くがウェハの遮光性を利用している。

しかし、窒化物ガリウム系化合物半導体デバイスの製造プロセスにおいては、基板及び窒化物ガリウム系化合物半導体が透明であるため、そのままではプロセス装置がウェハを認識できないことになる。
特開２００１−１３５８８５号公報特開２００３−０６０２２７号公報特開２００２−２８０６０１号公報

そこで、ウェハ裏面に遮光用の膜を形成したり、或いは、製造装置に組み込まれるセンサそのものを改造する、といった対策が必要になるが、コストの面を考えると前者の方が有利となることが多い。

しかし、サファイヤやＳｉＣ等の透明基板や、窒化物ガリウム系化合物半導体は、コンタクトアライナーやｇ線、ｉ線ステッパの露光光に対しても大きな透過率を持っているため、露光時に基板表側から入射した露光光が、基板裏面の遮光膜によって反射され、再び開口周辺のレジストを感光させてしまうという問題が発生する。

これは開口が広がる原因となり、特に、リフトオフ工程のための抜きパターンを形成する電界効果型トランジスタのゲートなどの微細加工プロセスにとっては大きな問題となる。

したがって、本発明は、透明基板に遮光性を持たせてウェハ検出を容易にするとともに、微細なリソグラフを可能にすることを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図面における符号５はレジストである。
図１参照
上記課題を解決するために、本発明は、半導体装置において、透明基板１自体或いは透明基板１上に設けた透明半導体層２に素子を形成する半導体装置において、透明基板１或いは透明半導体層２の表面及び裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域４を除いた領域に可視光を遮光する遮光膜３を有することを特徴とする。

このように、遮光膜３を設けることによって、各プロセス装置におけるセンサによるウェハ検知が可能になるとともに、少なくとも一辺の長さが１μｍ以下の微細加工領域４の直下には遮光膜３を配しないので、露光時に透明基板１の裏面からの露光光６の反射が大幅に軽減され、開口の広がりを最小限にとどめることができる。

特に、電界効果トランジスタの場合には、少なくともゲート形成領域を除いた領域に遮光膜３を設ければ良い。

この場合の透明基板１としては、ＳｉＣ、Ａｌ₂Ｏ₃、ＧａＮ、ＡｌＮ、ＺｎＯ、ＬｉＡｌＯ₂、ＬｉＧａＯ₂ が典型的なものであり、また、透明半導体層２としては、III 族窒化物半導体、ＺｎＯ、ＳｉＣが典型的なものである。

また、遮光膜３を表面側に設ける場合には、遮光膜３の抜きパターンで位置合わせマークを設けることが好適であり、それによって、ステッパでの位置合わせが容易になる。

また、半導体装置の製造方法としては、透明基板１自体或いは透明基板１上に設けた透明半導体層２の表面及び前記透明基板１の裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域４を除いた領域に可視光を遮光する遮光膜３を形成し、微細加工領域４を露光するときに微細加工領域４の直下に前記遮光膜３のない状態で露光することを特徴とする。

センサによるウェハ検知のために設けた遮光膜３は、一辺の長さが１μｍ以下の微細加工領域４の直下には存在しないので、微細加工領域４の露光の際に、裏面反射により開口部が広がることなく、精度の高いに微細加工が可能になる。

また、遮光膜３の成膜条件を選択することによって、透明基板１の反りを低減する方向の応力を持たせることが望ましく、それによって、平坦な状態での露光が可能になるので、より精度の高い微細加工が可能になる。

また、遮光膜３を表面側に設けた場合には、フォーカス合わせに利用しても良いし、或いは、抜きパターンマークを形成し、抜きパターンマークを利用してステッパの位置合わせを行うようにしても良く、遮光膜３を利用することによって位置合わせマークの形成工程を別途設ける必要がなくなる。

本発明によれば、数多くの半導体プロセス装置が採用している遮光式のセンサによる検知を可能にするための遮光膜が、ゲート直下に形成されず、露光光の反射によるレジスト感光を防ぐことができるため、電界効果トランジスタのゲート電極用の微細開口等を精度良く形成することができる。

本発明は、ＳｉＣ、Ａｌ₂Ｏ₃、ＧａＮ、ＡｌＮ、ＺｎＯ、ＬｉＡｌＯ₂、ＬｉＧａＯ₂ 等の透明基板自体或いは透明基板上に設けたIII 族窒化物半導体、ＺｎＯ、ＳｉＣ等の透明半導体層の表面及び前記透明基板の裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域、典型的には電界効果トランジスタのゲート形成領域を除いた領域に可視光を遮光する遮光膜を形成し、微細加工領域を露光するとき、特に、リフトオフ工程のための抜きレジストパターンを形成する際に、微細加工領域の直下に遮光膜がない状態で露光するものである。

ここで、図２乃至図４を参照して、本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの製造工程を説明する。
図２参照
まず、サファイア基板１１上に、ＡｌＮ低温バッファ層１２を介して通常のＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１４、厚さが、例えば、５ｎｍのｉ型ＡｌＧａＮ層１５、Ｓｉドーピング濃度が例えば５×１０¹⁸ｃｍ^-3で、厚さが、例えば、３０ｎｍのｎ型ＡｌＧａＮ電子供給層１６、及び、Ｓｉドーピング濃度が例えば５×１０¹⁸ｃｍ^-3で、厚さが、例えば、１０ｎｍのｎ型ＧａＮ保護層１７を順次堆積させてIII 族窒化物半導体層１３を形成する。

次いで、蒸着法を用いて厚さが、例えば、３０ｎｍのＴｉ膜１９、３０ｎｍのＭｏ膜２０、及び、５０ｎｍのＴｉ膜２１を順次堆積させて導電体膜１８を形成する。

次いで、導電体膜１８を利用してフォーカス合わせを行って、フォトリソグラフィとドライエッチングの技術を用いて、導電体膜１８をパターニングしてソース電極２２及びドレイン電極２３を形成するとともに、ソース電極２２及びドレイン電極２３と素子分離領域形成領域２４を介して隣接する導電体膜１８を遮光膜２５とする。

この場合のソース電極２２及びドレイン電極２３のチャネル方向に沿った長さは３０μｍとするとともに、ソース電極−ドレイン電極の距離は、例えば、１０μｍとし、また、素子分離領域形成領域２４のチャネル方向に沿った長さは３０μｍとする。
なお、この際、導電体膜１８に局所的に抜きパターン（図示は省略）を同時に形成して、ステッパの合わせマークとする。

図３参照
次いで、窒素雰囲気中で、例えば、７５０℃で熱処理を行うことによって、ソース電極２２及びドレイン電極２３をオーミック特性とする。
この時、遮光膜２５も結果的にオーミック特性となる。

次いで、イオン注入法を用いてＡｒイオン２６を素子分離領域形成領域２４に選択的に注入して素子分離領域２７とする。

次いで、全面にポジ型レジスト２８を塗布したのち、先に形成した合わせマークを利用してステッパとの位置合わせを行うとともに、遮光膜２５を利用してフォーカス合わせを行ってゲート形成領域２９の寸法が例えば、０．３μｍになるように露光する。
この時、ポジ型レジスト２８を透過した露光光３０は、サファイア基板１１の裏面に反射性の膜がないため、そのまま通り抜けるので、裏面反射によりゲート形成領域２９が再露光されて露光領域が広がることがない。

図４参照
次いで、ポジ型レジスト２８を現像して、未露光部をリフトオフ用マスク３１として、Ｎｉ膜及びＡｕ膜を順次堆積して導電体膜３２を形成する。

次いで、リフトオフ用マスク３１上に堆積した導電体膜３２をリフトオフ用マスク３１とともに除去することによって、ゲート形成領域２９に残存した導電体膜３２をゲート電極３３とすることによってＡｌＧａＮ／ＧａＮ系ＨＥＭＴの基本構造が完成する。

このように、本発明の実施例１においては、ゲート露光時に、ゲート直下に光を反射する遮光膜がなく、裏面からの露光光の反射が抑えられているため、開口周辺への余分な露光が抑えられ、その結果、最小寸法０．３μｍの開口を得ることができる。

次に、図５乃至図７を参照して、本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの製造工程を説明する。
図５参照
まず、サファイア基板１１上に、ＡｌＮ低温バッファ層１２を介して通常のＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１４、厚さが、例えば、５ｎｍのｉ型ＡｌＧａＮ層１５、Ｓｉドーピング濃度が例えば５×１０¹⁸ｃｍ^-3で、厚さが、例えば、３０ｎｍのｎ型ＡｌＧａＮ電子供給層１６、及び、Ｓｉドーピング濃度が例えば５×１０¹⁸ｃｍ^-3で、厚さが、例えば、１０ｎｍのｎ型ＧａＮ保護層１７を順次堆積させてIII 族窒化物半導体層１３を形成する。

次いで、スパッタ法を用いてサファイア基板１１の裏面に厚さが、例えば、１００ｎｍのＴｉＷ膜を堆積させた遮光膜３４とする。

次いで、イオン注入法により素子形成領域３６を除いてて選択的にＡｒイオン３５を注入して素子分離領域３７を形成する。
この時、素子形成領域３６のチャネル方向に沿った長さは７０μｍとする。

図６参照
次いで、蒸着・リフトオフ法を用いて厚さが、例えば、３０ｎｍのＴｉ膜１９、３０ｎｍのＭｏ膜２０、及び、５０ｎｍのＴｉ膜２１を順次堆積させたのち、レジストパターン（図示を省略）とともにレジストパターン上の導電体層を除去してソース電極２２及びドレイン電極２３を形成する。

次いで、窒素雰囲気中で、例えば、７５０℃で熱処理を行うことによって、ソース電極２２及びドレイン電極２３をオーミック特性とする。
この場合のソース電極２２及びドレイン電極２３のチャネル方向に沿った長さはそれぞれ３０μｍとする。

次いで、両面アライナーを用いて、ゲート形成領域直下の基板裏面、及びその周辺の遮光膜３４をドライエッチング等を用いて除去することによって、光透過領域３８を形成する。

図７参照
次いで、全面にポジ型レジスト２８を塗布したのち、ゲート形成領域２９の寸法が例えば、０．３μｍになるように露光する。
この時、ポジ型レジスト２８を透過した露光光３０は、サファイア基板１１の裏面に設けた光透過領域３８からそのまま通り抜けるので、裏面反射によりゲート形成領域２９が再露光されて露光領域が広がることがない。

次いで、ポジ型レジスト２８を現像して、未露光部をリフトオフ用マスク３１として、Ｎｉ膜及びＡｕ膜を順次堆積して導電体膜３２を形成する。

このように、本発明の実施例２においても、ゲート露光時に、ゲート直下に光を反射する遮光膜がなく、裏面からの露光光の反射が抑えられているため、開口周辺への余分な露光が抑えられ、その結果、最小寸法０．３μｍの開口を得ることができる。

なお、この実施例２においては、Ａｒイオン注入工程及びソース・ドレイン電極の形成工程に伴うフォトリソグラフィー工程において、透明基板の裏面に遮光膜が存在し露光光が反射されるが、素子形成領域及びソース・ドレイン電極のサイズは１μｍを超え、ゲート形成領域のサイズに比べてかなり大きいので、裏面反射による開口部の拡大は問題にならない。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においては基板としてサファイア基板を用いているが、サファイア基板に限られるものではなく、例えば、サファイアと同様にＧａＮ系半導体との格子整合性に優れたＳｉＣ基板、ＺｎＯ基板、ＬｉＡｌＯ₂基板、ＬｉＧａＯ₂ 基板を用いても良いものであり、さらには、ＧａＮ基板やＡｌＮ基板等のＧａＮ系ナイトライド基板自体を用いても良いものである。

また、透明基板上に設ける透明半導体層はＧａＮ系ナイトライド層に限られるものではなく、ＺｎＯ、ＳｉＣ等の他の透明半導体層の場合にも適用されるものであり、さらには、透明半導体基板自体にＭＥＳＦＥＴ等のデバイスを形成する場合にも適用されるものである。

また、遮光膜は、ウェハの表裏両面に形成しても良いものであり、また、その形成時期はゲート等の微細加工が必要な時にその直下に遮光膜がなければいつでも良いものである。

また、上記の各実施例においては、電界効果トランジスタのゲート形成時の問題として説明しているが、ゲート形成時に限られるものではなく、一辺の長さが１μｍ以下の微細パターンが必要になる場合に適用されるものである。

また、遮光膜やソース・ドレイン電極の形成方法は任意であり、リフトオフ法など、他の手法を用いても良いものであり、また、素子分離領域の形成方法もＡｒイオンの注入に限られるものではなく、メサエッチングなど他の方法を用いても良いものである。

また、ソース・ドレイン電極の層構造は、Ｔｉ／Ｍｏ／Ｔｉ構造に限られるものではなく、ＴｉＮ／Ｍｏ／ＴｉＮ構造や、Ｔｉ／Ａｌ構造をベースとした電極など他の構造を用いても良いものである。

また、上記の実施例１においては、同じ導電体膜から遮光膜とソース・ドレイン電極を形成しているために、Ｔｉ／Ｍｏ／Ｔｉ構造を用いているが、ソース・ドレイン電極で別工程で形成する場合には、他の遮光性金属や遮光性誘電体を用いても良いものである。

また、上記の実施例２においては、基板処理工程との関係から遮光膜としてＴｉＷを用いているが、基板処理工程を工夫することによって、他の遮光性金属や遮光性誘電体を用いても良いものである。

また、上記の各実施例においては、遮光膜は半導体層や基板に直接接触しているが、直接接触させる必要はなく、間に絶縁膜等を挟んでいても良いものである。
但し、実施例１の場合には、ソース・ドレイン電極は別途形成する必要がある。

上記の各実施例においては特に言及していないが、遮光膜は、成膜条件を選択することによってウェハの反りを低減するようにストレスの値を制御することが望ましく、それによって、エピタキシャル成長時に発生したウェハの反りを低減もしくはキャンセルすることが可能になり、この結果、各種プロセス時の面内分布を向上させることが可能になる。

また、ゲート直下の基板裏面の表面を物理的に荒らして拡散放射構造としても良いし、或いは、光吸収膜を設けて良いものであり、それによって、基板裏面からの露光光の反射を更に低減することができる。

また、上記の実施例１の場合には、遮光膜は最終製品まで残ることになるが、実施例２の場合には、基板の裏面に設けた遮光膜はデバイスの薄層化等に伴って最終製品としては除去しても良いものである。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）透明基板１自体或いは透明基板１上に設けた透明半導体層２に素子を形成する半導体装置において、透明基板１或いは透明半導体層２の表面及び裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域４を除いた領域に可視光を遮光する遮光膜３を有するとともに、前記微細加工領域４の直下に遮光膜が存在しないことを特徴とする半導体装置。
（付記２）透明基板１自体或いは透明基板１上に設けた透明半導体層２に素子を形成する半導体装置において、透明基板１或いは透明半導体層２の素子分離領域外の表面及び裏面の少なくとも一方に、電界効果トランジスタのゲート形成領域を露出する可視光を遮光する遮光膜３を有することを特徴とする半導体装置。
（付記３）前記透明基板１が、ＳｉＣ、Ａｌ_２Ｏ_３、ＧａＮ、ＡｌＮ、ＺｎＯ、ＬｉＡｌＯ_２、ＬｉＧａＯ_２の内のいずれかであることを特徴とする付記１または付記２に記載の半導体装置。
（付記４）前記透明半導体層２が、III 族窒化物半導体、ＺｎＯ、ＳｉＣの内のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５）前記遮光膜３が、表面側に設けられるとともに、前記遮光膜３の抜きパターンでステッパ合わせマークを構成することを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６）透明基板１自体或いは透明基板１上に設けた透明半導体層２の表面及び前記透明基板１の裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域４を除いた領域に可視光を遮光する遮光膜３を形成し、前記微細加工領域４を露光するときに前記微細加工領域４の直下に前記遮光膜３のない状態で露光することを特徴とする半導体装置の製造方法。
（付記７）前記遮光膜３を成膜する際に、前記透明基板１の反りを低減する方向の応力を有するように成膜条件を選択することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記遮光膜３を表面側に形成するとともに、抜きパターンマークを形成し、前記抜きパターンマークを利用してステッパ合わせを行うことを特徴とする付記６または付記７に記載の半導体装置の製造方法。
（付記９）
透明基板と、
前記透明基板上に形成された窒化物化合物半導体層と、
前記窒化物化合物半導体層に形成された複数の素子分離領域と、
前記複数の素子分離領域外の前記窒化物化合物半導体層上に形成され、ゲート形成領域を露出する遮光膜と、
を有することを特徴とする半導体装置。
（付記１０）
前記ゲート領域に形成されたゲート電極を更に有することを特徴とする付記９に記載の半導体装置。
（付記１１）
前記複数の素子分離領域外の前記窒化物化合物半導体層上に形成されたソース電極とドレイン電極を更に有することを特徴とする付記９または付記１０に記載の半導体装置。
（付記１２）
前記ソース電極とドレイン電極と前記遮光膜は、同一材料からなることを特徴とする付記１１に記載の半導体装置。
（付記１３）
透明基板と、
前記透明基板表面に形成された窒化物化合物半導体層と、
前記窒化物化合物半導体層上に形成されたゲート電極と、
前記透明基板裏面に形成され、前記ゲート電極下方に開口を有する遮光膜と
を有することを特徴とする半導体装置。
（付記１４）
前記窒化物化合物半導体層上に形成されたソース電極とドレイン電極を更に有することを特徴とする付記１３に記載の半導体装置。

本発明の活用例としては、携帯基地局或いは衛星通信用の高出力トランジスタが典型的なものであるが、青色半導体レーザ等の青色半導体発光素子の製造工程にも適用されるものであり、さらには、ＬｉＮｂＯ₃等の強誘電体を用いた光偏向デバイス等の半導体装置以外にも適用されるものである。

本発明の原理的構成の説明図である。本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの途中までの製造工程の説明図である。本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの図２以降の途中までの製造工程の説明図である。本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの図３以降の製造工程の説明図である。本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの途中までの製造工程の説明図である。本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの図５以降の途中までの製造工程の説明図である。本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの図６以降の製造工程の説明図である。

１透明基板
２透明半導体層
３遮光膜
４微細加工領域
５レジスト
６露光光
１１サファイア基板
１２ＡｌＮ低温バッファ層
１３ III 族窒化物半導体層
１４ｉ型ＧａＮ電子走行層
１５ｉ型ＡｌＧａＮ層
１６ｎ型ＡｌＧａＮ電子供給層
１７ｎ型ＧａＮ保護層
１８導電体膜
１９Ｔｉ膜
２０Ｍｏ膜
２１Ｔｉ膜
２２ソース電極
２３ドレイン電極
２４素子分離領域形成領域
２５遮光膜
２６Ａｒイオン
２７素子分離領域
２８ポジ型レジスト
２９ゲート形成領域
３０露光光
３１リフトオフ用マスク
３２導電体膜
３３ゲート電極
３４遮光膜
３５Ａｒイオン
３６素子形成領域
３７素子分離領域
３８光透過領域

Claims

透明基板自体或いは透明基板上に設けた透明半導体層に素子を形成する半導体装置において、透明基板或いは透明半導体層の表面及び裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域を除いた領域に可視光を遮光する遮光膜を有するとともに、前記微細加工領域の直下に遮光膜が存在しないことを特徴とする半導体装置。
透明基板自体或いは透明基板上に設けた透明半導体層に素子を形成する半導体装置において、透明基板或いは透明半導体層の素子分離領域外の表面及び裏面の少なくとも一方に、電界効果トランジスタのゲート形成領域を露出する可視光を遮光する遮光膜を有することを特徴とする半導体装置。
前記透明基板が、ＳｉＣ、Ａｌ_２Ｏ_３、ＧａＮ、ＡｌＮ、ＺｎＯ、ＬｉＡｌＯ_２、ＬｉＧａＯ_２の内のいずれかであることを特徴とする請求項１または請求項２に記載の半導体装置。
前記透明半導体層が、III族窒化物半導体、ＺｎＯ、ＳｉＣの内のいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
透明基板自体或いは透明基板上に設けた透明半導体層の表面及び前記透明基板の裏面の少なくとも一方に、少なくとも一辺の長さが１μｍ以下の微細加工領域を除いた領域に可視光を遮光する遮光膜を形成し、前記微細加工領域を露光するときに前記微細加工領域の直下に前記遮光膜のない状態で露光することを特徴とする半導体装置の製造方法。
透明基板と、
前記透明基板上に形成された窒化物化合物半導体層と、
前記窒化物化合物半導体層に形成された複数の素子分離領域と、
前記複数の素子分離領域外の前記窒化物化合物半導体層上に形成され、ゲート形成領域を露出する遮光膜と、
を有することを特徴とする半導体装置。
前記ゲート領域に形成されたゲート電極を更に有することを特徴とする請求項６に記載の半導体装置。
前記複数の素子分離領域外の前記窒化物化合物半導体層上に形成されたソース電極とドレイン電極を更に有することを特徴とする請求項６または請求項７に記載の半導体装置。
前記ソース電極とドレイン電極と前記遮光膜は、同一材料からなることを特徴とする請求項８に記載の半導体装置。
透明基板と、
前記透明基板表面に形成された窒化物化合物半導体層と、
前記窒化物化合物半導体層上に形成されたゲート電極と、
前記透明基板裏面に形成され、前記ゲート電極下方に開口を有する遮光膜と
を有することを特徴とする半導体装置。
前記窒化物化合物半導体層上に形成されたソース電極とドレイン電極を更に有することを特徴とする請求項１０に記載の半導体装置。