JP5035551B2 - ビルディングブロック型の制御装置 - Google Patents

Description

この発明は、ＣＰＵモジュール（ユニットとも称される）に対して、様々な機能を有するデバイスモジュール（例えば、ＩＯモジュール、アナログＩＯモジュール、プロセスＩＯモジュール、モーションコントロールモジュール、プロセスＣＰＵモジュール、通信プロトコルをサポートする各種の通信モジュール等々）が用意され、それらのデバイスモジュールを適宜選択して、所定のモジュール間結合機構にて一体的に結合することで、ユーザ側の広範な制御仕様に対して柔軟に対応可能としたビルディングブロック型の制御装置に関する。典型的な例としては、ビルディング・ブロック型のプログラマブル・コントローラ（以下、ＰＬＣと言う）に関する。

ＣＰＵモジュールに対して、様々な機能を有するデバイスモジュールが用意され、それらのデバイスモジュールを適宜選択して、所定のモジュール間結合機構にて一体的に結合することで、ユーザ側の広範な制御仕様に対して柔軟に対応可能としたビルディングブロック型の制御装置は従来より種々知られている（例えば、特許文献１，２参照）。制御装置の典型的な一例としてはプログラマブルコントローラ（以下、ＰＬＣと言う）がある。一般に、ＣＰＵモジュール及び各デバイスモジュールは、外観がブック形状のモジュールハウジングを有する。

この種のビルディングブロック型ＰＬＣにおけるモジュール間通信を行うための方式としては、パラレルバス方式、シリアルバス方式、バケツリレー方式などが存在する。

パラレルバス方式でモジュール間通信を行うビルディングブロック型のＰＬＣの説明図が図１０に示されている。同図に示されるように、このＰＬＣ２Ａは、１台のＣＰＵモジュール２０と４台のデバイスモジュール２１，２１・・・とを含んで構成される。ＣＰＵモジュール２０には、ＰＬＣの演算処理部（ＣＰＵ）としての機能を実現するためのＣＰＵシステム２０１が組み込まれており、各デバイスモジュール２１，２１・・・のそれぞれには、そのモジュールに要求されるデバイス機能を実現するために必要なデバイスシステム２１１が組み込まれている。

それらのモジュール２０，２１は、この例にあっては、スタッキング方式のモジュール間結合機構を介して一体的に結合されている。より具体的には、それらのモジュール２０，２１，２１・・・は、隣接するモジュールハウジングの左右の側面を互いに密接または近接させた状態において、それらの間にコネクタＣＮを介在させることによって、左右方向へと一連に連結される。各コネクタＣＮのそれぞれは、互いに対をなす左側コネクタハーフＣＮ（Ｌ）と右側コネクタハーフＣＮ（Ｒ）とから構成される。

ＣＰＵモジュール２０のハウジングの右側面には、コネクタＣＮを構成する左側コネクタハーフＣＮ（Ｌ）が固定される。各デバイスモジュール２１のハウジングの左側面には、コネクタＣＮを構成する右側コネクタハーフＣＮ（Ｒ）が固定され、同ハウジングの右側面には、コネクタＣＮを構成する左側コネクタハーフＣＮ（Ｌ）が固定される。各コネクタＣＮ，ＣＮ・・・のそれぞれには、パラレルバスＰＢを構成する一群の信号線に対応する端子組が含まれている。

ＣＰＵモジュール２０内を基端とするパラレルバスＰＢは、ＣＰＵモジュール２０のハウジング右側面に設けられたコネクタハーフＣＮ（Ｌ）の通信用端子組に結合され、同パラレルバスＰＢとＣＰＵシステム２０１との間には通信用インタフェース部（Ｉ／Ｆ部）２０２Ａが介在される。

一方、各デバイスモジュール２１のそれぞれにおいて、ハウジング左側面に設けられた右側コネクタハーフＣＮ（Ｒ）内の通信用端子組と、同ハウジングの右側面に設けられた左側コネクタハーフＣＮ（Ｌ）内の通信用端子組とは、コネクタ間内部連絡線ＰＣＬにより結ばれている。そして、このコネクタ間内部連絡線ＰＣＬとデバイスシステム２１１との間には、通信用インタフェース部（Ｉ／Ｆ部）２１２Ａが介在される。

以上の構成において、ＣＰＵモジュール２０のハウジングに対して、各デバイスモジュール２１のハウジングを、コネクタＣＮを介して連結すると、一連のモジュール２０，２１，２１・・・を貫くパラレルバスＰＢが出現する。そして、このパラレルバスＰＢを介することにより、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１との間において、ＰＬＣの動作に必要な各種のデータのやり取りが行われる。

次に、シリアルバス方式でモジュール間通信を行うＰＬＣの説明図が図１１に示されている。なお、同図において、前記図１０と同一構成部分には同符号を付して説明は省略する。

この例にあっては、ＣＰＵモジュール２０内の双方向シリアルバスＳＢ（データの伝送方向が異なる２つのシリアルバスで構成）は、ハウジング右側面に設けられたコネクタハーフＣＮ（Ｌ）内の通信用端子組に接続され、同時に、この双方向シリアルバスＳＢとＣＰＵシステム２０１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２０２Ｂが設けられる。

一方、各デバイスモジュール２１のそれぞれにおいて、ハウジング左側面に設けられるコネクタハーフＣＮ（Ｒ）内の通信用端子組と同ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）の通信用端子組とは、コネクタ間内部連絡線ＳＣＬで結ばれる。このコネクタ間内部連絡線ＳＣＬとデバイスシステム２１１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２１２Ｂが介在される。

このような構成において、ＣＰＵモジュール２１のハウジングに対して、デバイスモジュール２１のハウジングをコネクタＣＮを介して連結すると、一連のモジュール２０，２１，２１・・・を貫くシリアルバスＳＢが出現する。そして、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１とは、上記のシリアルバスＳＢを介して、ＰＬＣの動作に必要な各種のデータのやり取りを行うこととなる。

次に、バケツリレー方式でモジュール間通信を行うＰＬＣの説明図が図１２に示されている。なお、同図において、前記図１０と同一構成部分については同符号を付して説明は省略する。

同図において、ＣＰＵモジュール２０の内部には、同モジュールを基端とするシリアルバスＳＢが設けられ、このシリアルバスＳＢは、ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）内の通信用端子組に結合される。一方、ＣＰＵモジュール２０内において、シリアルバスＳＢとＣＰＵシステム２０１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２０２Ｃが介在される。

一方、各デバイスモジュール２１の内部にあって、ハウジング左側面に設けられるコネクタハーフＣＮ（Ｒ）内の通信用端子組と、通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃとは第１の連絡線ＳＣＬ１で結ばれ、同ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）内の通信用端子組と通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃとの間は、第２の連絡線ＳＣＬ２により結ばれている。

以上の構成において、ＣＰＵモジュール２０のハウジングに対して、デバイスモジュール２１のハウジングを、コネクタＣＮを介して連結すると、各デバイスモジュール２１内の通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃを順に経由しつつ、一連のモジュールを貫通する、シリアルバスＳＢが出現する。そして、各デバイスモジュール２１内のデバイスシステム２１１では、左右に隣接するモジュールから到来するデータをバケツリレー方式で反対側に隣接するモジュールへと順送りすることによって、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１との間において、ＰＬＣの動作に必要な各種のデータのやり取りが行われることとなる。
特開２００７−０１８５０３号公報 特開平０９−１８１７５０号公報

このように、従来のビルディングブロック型のＰＬＣにあっては、図１０に示されるパラレルバス方式、図１１に示されるシリアルバス方式のように、マルチドロップ接続されたバス（ＰＢ，ＳＢ）を通じてモジュール間通信を行うか、或いは、図１２に示されるように、隣接モジュール間の連絡線（ＳＣＬ１，ＳＣＬ２）を介してバケツリレー方式でモジュール間通信を行うのが通例であった。

しかしながら、図１０に示されるパラレルバス方式でモジュール間通信を行うものにあっては、ビット間スキュー、クロストーク、グランドバウンス等の影響により、通信速度の高速化は頭打ちになりつつある。また、図１１に示されるシリアルバス方式でモジュール間通信を行うものにあっても、１対Ｎ接続による信号劣化、グランドバウンスにより高速化には限界がある。さらに、隣接モジュール間連絡線（ＳＣＬ１，ＳＣＬ２）を介してバケツリレー方式でモジュール間通信を行うものにあっては、途中のモジュールの故障により、全てのモジュールの通信ができなくなるという問題点がある。加えて、これらのバスあるいは隣接モジュール間接続線を使用するものにあっては、複数のモジュールからのデータを共通の通信線に流すというバス方式本来の構造からくる制約により、接続モジュール数が増加するに従って、転送性能が著しく低下するという問題点が指摘されている。

この発明は、このような従来の問題点に着目してなされたものであり、その目的とするところは、ビット間スキュー、クロストーク、グランドバウンス等の影響を受けることが少なく、しかも接続モジュール台数の増加によっても、転送性能が低下することがないようにした通信方式を採用するビルディングブロック型のＰＬＣを提供することにある。

この発明のさらに他の目的並びに作用効果については、明細書の以下の記述を参照することにより、当業者であれば容易に理解されるであろう。

上述の技術的課題は、次のような構成を有するビルディングブロック型の制御装置により解決することができる。すなわち、このビルディングブロック型の制御装置は、複数回線のシリアル通信ラインの相互間におけるスイッチ機能を有するスイッチ部が組み込まれたスイッチモジュールと、制御装置を構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステムがそれぞれ組み込まれた複数のデバイスモジュールとを有し、かつ前記スイッチモジュール内には、又は、前記スイッチモジュールとは別に設けられたＣＰＵモジュール内には、制御装置のＣＰＵ機能を実現するためのＣＰＵシステムが組み込まれている。

前記ＣＰＵシステムが組み込まれているスイッチモジュール及び前記複数のデバイスモジュール、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュール、前記ＣＰＵモジュール、及び前記複数のデバイスモジュールは、ビルディングブロック構造を実現するために、所定のモジュール間結合機構を介して一体的に結合されている。

さらに、前記モジュール間結合機構を介して一体的に結合された状態においては、前記ＣＰＵシステムが組み込まれているスイッチモジュールと前記複数のデバイスモジュールのそれぞれとの間、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュールと前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれとの間は、単一回線又は複数回線の専用シリアル通信ラインで結ばれている。

それにより、前記ＣＰＵシステムが組み込まれた前記スイッチモジュールを中心ノードとし、前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築され、又は前記ＣＰＵシステムが組み込まれていない前記スイッチモジュールを中心ノードとし、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築されるようになされている。

このような構成によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することもできる。

上述のビルディングブロック型の制御装置において、前記モジュール間結合機構としては、バックプレーン方式のものとスタッキング方式のものとを採用することができる。当業者にはよく知られているように、バックプレーン方式のモジュール間結合機構とは、バックプレーンと称されるマザーボード上に、通信用信号ラインに相当する導体パターンを敷設すると共に、この信号ラインに対してコネクタを介して各モジュールを接続することによって、複数のモジュールを機械的及び電気的に接続するものである。

一方、スタッキング方式のモジュール間結合機構とは、各モジュールのモジュールハウジングの左右両側面に、それぞれコネクタハーフを固定すると共に、モジュールの内部には、それらコネクタハーフ間を連絡するコネクタ間内部連絡線を設け、同様なモジュールをコネクタハーフ同士を結合させて連結することで、複数のモジュールが機械的及び電気的に接続一体化されるものである。

より具体的に言うと、スタッキング方式のモジュール間結合機構は、次のように表現することができる。すなわち、このモジュール間結合機構は、前記スイッチモジュール側の結合機構と、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構とを含んでいる。

前記スイッチモジュール側の結合機構は、前記スイッチモジュールのモジュールハウジングの左右少なくともいずれか一方の側面に設けられ、かつ複数回線分の通信用端子組を有するスイッチモジュール側のコネクタハーフと、前記スイッチモジュール側のコネクタハーフの各通信用端子組と前記スイッチモジュール内の前記スイッチ部の該当する通信用ポートとの間を結ぶスイッチ接続線とを含んでいる。

前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構は、想定されるモジュール連結状態において、当該モジュールのモジュールハウジングの前記スイッチモジュールに近い側の側面に設けられ、かつ近い側に隣接する他のモジュールから導入されるシリアル通信ラインの回線数に対応する１又は２以上の通信用端子組を有する近側コネクタハーフと、想定されるモジュール連結状態において、当該モジュールのモジュールハウジングの前記スイッチモジュールに遠い側の側面に設けられ、かつ遠い側に隣接する他のモジュールへと導出されるシリアル通信ラインの回線数に対応する１又は２以上の通信用端子組を有する遠側コネクタハーフと、前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組と当該モジュールに組み込まれた内部システムの通信用インタフェースとを結ぶ内部システム接続線と、前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組を除く残りの通信用端子組と前記遠側コネクタハーフの通信用端子組とを結ぶコネクタ間内部連絡線と、を含んでいる。

このような構成によれば、１のスイッチモジュールに対して、ＣＰＵモジュール又は１もしくは２以上のデバイスモジュールを任意台数接続することが可能となり、これによりスター型のシリアル通信ネットワークを有するビルディングブロック型の制御装置を実現することができる。

このとき、前記モジュール間結合機構として、次のような構成を採用すると、各モジュールのフリーロケーションを実現することができる。すなわち、このモジュール間結合機構は、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構において、前記近側コネクタハーフにおける複数の通信用端子組の配列パターンと前記遠側コネクタハーフにおける複数の通信用端子組の配列パターンとは、任意の隣接モジュール間における自由な結合を可能とするために同一とされている。

さらに、前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の通信用端子組を除く残りの通信用端子組と前記遠側コネクタハーフの通信用端子組とを結ぶコネクタ間内部連絡線は、前記近側コネクタハーフにおける残りの通信用端子組が端子組の配列順序を維持したまま、全体として、前記遠側コネクタハーフにおける通信用端子組の配列における最上位側または最下位側へと、当該デバイスモジュールに割り当てられた通信回線分だけシフトされるように、近側コネクタハーフと遠側コネクタハーフとを連絡するように構成される。

このような構成によれば、前段に位置するモジュールのコネクタハーフに含まれる最上位側または最下位側の通信用端子組には、常に、その時点で空いている回線に対応するシリアル通信ラインが現れるため、個々のモジュールの近側コネクタハーフにおいては、自己に割り当てられた１又は２以上の回線のシリアル通信ラインについては、常に最上位側または最下位側の通信用端子組から導入するように内部回路基板を構成することによって、個々のモジュール内の回路基板及びコネクタハーフとして同一のものを採用しつつも、個々のモジュールを一連のモジュール内の任意の位置に取り付けることが可能となり、いわゆるフリーロケーションを実現することができる。

次に、スイッチモジュールについて言及する。先に述べたように、スイッチモジュールには、複数回線のシリアル通信ラインの相互間におけるスイッチ機能を有するスイッチ部が組み込まれている。ここで、スイッチ部は、言わば電話交換機の機能を果たすものである。

ここで、前記スイッチモジュールに組み込まれたスイッチ部は、複数回線のシリアル通信ラインの相互間におけるスイッチ動作を実現するに際して、そのスイッチの動作態様を設定するための設定情報を記憶するメモリを有すると共に、前記スイッチ部はこのメモリに記憶される設定情報にて定義された動作態様にてスイッチ動作を行うように構成される。

ここで、前記設定情報にて定義されたスイッチの動作態様としては、下記に述べるように、様々な動作態様を任意に採用することができる。

第１の動作態様としては、前記設定情報にて定義されたスイッチの動作態様は、前記スイッチ部の１の通信用ポートに入力された通信フレームを、無条件で、前記スイッチ部のあらかじめ決められた１又は２以上の通信用ポートから出力させるものである。これは、言わば、電話交換機において専用回線サービスを提供する場合に相当するものである。

このような構成によれば、特定の１もしくは２以上の通信用ポート間は常に接続された状態に維持されるから、別途スイッチ切替用コマンド等をフレーム毎に与えずとも、一連のフレームを高速にそれらポート間でやり取りすることが可能となる。

第２の動作態様としては、前記設定情報にて定義されたスイッチの動作態様は、前記スイッチ部の１の通信用ポートに入力された通信フレームを、その通信フレームに含まれる宛先情報で定まる前記スイッチ部の１又は２以上の通信用ポートから出力されるように構成される。

このような構成によれば、各モジュールから送り出される通信フレームのそれぞれにその送り先に相当する宛先情報を付加することによって、スイッチの切り替えを各モジュール側で制御可能となる。そのため、この宛先情報を適宜に変更することによって、複数のモジュール間におけるその時々の制御状態に応じた最適な相手先とのデータ通信が可能となる。また、スイッチモジュールと２以上の回線で接続されるモジュールについては、異なる回線の通信ラインを流れるフレームに同一又は別異の宛先情報を付加することによって、その時々の制御状況に応じて、多重通信あるいは分散通信を適宜に行うことが可能となる。

第３の動作態様としては、前記設定情報にて定義されたスイッチの動作態様が、複数の通信フレームを一連に有するシリアルデータが、前記スイッチ部の１つの通信用ポートに入力され、かつその先頭フレームに宛先情報及びスイッチホールド指令が含まれているときには、その一連のフレームが、宛先情報で定まる前記スイッチ部の１又は２以上の通信用ポートから出力完了するまでの間、そのスイッチ切換状態をホールドするように構成される。

このような構成によれば、常時は１フレーム又は数フレームの比較的短いデータを送信しつつも、特定の状況においては、多数のフレームで構成される多量のデータを一括して送信するような場合、このスイッチホールド指令を先頭フレームに含ませることによって、その多量の一連のデータに限っては、フレーム単位でのスイッチ切替操作を行うことなく、一括して指定された宛先へと送信することができる。

以上述べたビルディングブロック型の制御装置は、各シリアル通信ラインの伝送速度が２Ｇｂｐｓ（２ギガビット／秒）以上であるときに、従前のパラレルバスやシリアルバス或いはリンク方式を用いたビルディングブロック型の制御装置に比べて有利なものであると言うことができる。

本発明によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することができると言う効果を有する。

以下に、この発明に係るビルディングブロック型のＰＬＣの好適な実施の一形態を添付図面を参照しながら詳細に説明する。

本発明に係るＰＬＣの一例を示す構成図（その１）が図１に示されている。同図に示されるように、このＰＬＣ１Ａは、ＰＬＣのＣＰＵ機能を実現するためのＣＰＵシステム１０１と通信用インタフェース部（Ｉ／Ｆ部）１０２とが組み込まれたＣＰＵモジュール１０と、ＰＬＣを構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステム１１１と通信用インタフェース部（Ｉ／Ｆ部）１１２とが組み込まれた複数台（この例では、３台）のデバイスモジュール１１，１１，１１と、複数回線（この例では、４回線）のシリアル通信ラインＳＬ１〜ＳＬ４の相互間におけるスイッチ機能を有するスイッチ部１２１が組み込まれたスイッチモジュール１２とを有している。

これらのモジュール１０，１１，１２は、従来と同様の外観がブック形状のモジュールハウジングを有し、後に詳細に説明するように、ビルディングブロック構造を実現するために、スタッキング方式のモジュール間結合機構を介して一体的に結合されている。

そして、モジュール間結合機構を介して一体的に結合された状態においては、スイッチモジュール１２と、３台のデバイスモジュール１１，１１，１１及び１台のＣＰＵモジュール１０のそれぞれとの間は、単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ１〜ＳＬ４で結ばれている。

これにより、スイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１を周辺ノードとするスター型のシリアル通信ネットワークが構築されている。

次に、モジュール間結合機構の詳細構成について説明する。モジュール間結合機構は、スイッチモジュール１２側の結合機構と、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１のそれぞれの側の結合機構とから構成されている。

スイッチモジュールの内部詳細を示す構成図が図３に示されている。同図に示されるように、スイッチモジュール１２側の結合機構は、スイッチモジュール１２のモジュールハウジングの左右少なくともいずれか一方の側面（この例では右側の側面）に設けられ、かつ複数回線分（この例では、４回線分）の通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４）を有するスイッチモジュール側のコネクタハーフＣＮ（Ｌ）と、このスイッチモジュール１２の側のコネクタハーフＣＮ（Ｌ）の各通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４）とスイッチモジュール１２内のスイッチ部１２１の該当する通信用ポート（Ｐ１〜Ｐ４）との間を結ぶスイッチ接続線ＣＬ０１〜ＣＬ０４とを含んでいる。

一方、デバイスモジュールの内部詳細を示す構成図（その１）が図４に示されている。同図に示されるように、デバイスモジュール１１（ＣＰＵモジュール１０の場合も同様）の側の結合機構は、想定されるモジュール連結状態（図１参照）において、当該モジュールのモジュールハウジングの前記スイッチモジュール１２に近い側の側面に設けられ、かつ近い側に隣接する他のモジュールから導入されるシリアル通信ライン（ＳＬ１〜ＳＬ３）の回線数に対応する１又は２以上（この例では、３個）の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）を有する近側コネクタハーフＣＮ（Ｒ）と、想定されるモジュール連結状態（図１参照）において、当該モジュールのモジュールハウジングの前記スイッチモジュール１２に遠い側の側面に設けられ、かつ遠い側に隣接する他のモジュールへと導出されるシリアル通信ライン（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）の回線数に対応する１又は２以上の通信用端子組（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）を有する遠側コネクタハーフＣＮ（Ｌ）と、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線（この例では１回線）の通信用端子組（Ｒ１１〜Ｒ１４）と当該モジュールに組み込まれた内部システム１１１の通信用インタフェース部１１２とを結ぶ内部システム接続線ＣＬ１１と、前記近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組を除く残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）の通信用端子組（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）とを結ぶコネクタ間内部連絡線（ＣＬ１２，ＣＬ１３）とを含んでいる。

通信用インタフェース部（Ｉ／Ｆ部）１１２は、この例にあっては、送信時のフレーム生成及びパラレル・シリアル変換及び受信時のシリアル・パラレル変換及びデータ再生機能などを実現するＡＳＩＣ１１２ａと、送受信単系統信号と送受信差動対信号との間における変換機能を実現するためのＰＨＹ（変換素子）１１２ｂと、送信バッファや受信バッファを提供するＲＡＭ１１２ｃとを備えて構成されている。この例においてＡＳＩＣ１１２ａとＰＨＹ１１２ｂの２つの素子は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いて１つの素子で構成しても良い。

また、デバイスシステム１１１は、そのデバイスに要求される機能を実現するための回路要素を代表的に示すものであって、この例にあっては、マイクロプロセッサ（ＭＰＵ）１１１ａと、ＲＯＭ１１１ｂと、ＲＡＭ１１１ｃとから構成されている。なお、デバイスモジュールが、外部への入出力機能を伴うＩＯモジュール、アナログＩＯモジュール、プロセスＩＯモジュール等の場合には、外部ＩＯ回路が別途設けられる。

各デバイスモジュール（ＣＰＵモジュールも同様）に組み込まれたＡＳＩＣの動作を示すフローチャートが図８に示されている。

同図に示されるように、受信時処理にあっては、当該モジュールに到来したシリアルデータ（ステップ８０１）は、ＰＨＹ（変換素子）１１２ｂを介してＡＳＩＣ１１２ａへと受け渡される。ＡＳＩＣ１１２ａの物理アドレス解釈部では、到来したシリアルデータのアドレスを確認すると共に（ステップ８０２）、それが自モジュール宛のアドレスであることを条件として（ステップ８０３）、そのデータのデータリンク部への受け渡しを行う。データリンク部においては、受け渡されたデータを受信すると共に（ステップ８０４）、それに付されたシーケンスＮｏ．を確認し（ステップ８０５）、しかる後そのデータを伝送部へと受け渡す。伝送部においては、受け渡されたデータに付されたシーケンスＮｏ．に従い、フレームを整形する（ステップ８０６）。ＭＰＵ１１１ａの側では、整形されたフレームに基づいてコマンド解析を行うと共に（ステップ８０７）、その解析されたコマンドに応じた処理を実行する（ステップ８０８）。

一方、送信時処理にあっては、ＭＰＵ１１１ａの側では、送信データを用意すると共に（ステップ８１１）、その用意された送信用データをＡＳＩＣ１１２ａの伝送部へと受け渡す。ＡＳＩＣ１１２ａの伝送部では、受け渡された送信データに対して送信先アドレスやコマンドを付加すると共に（ステップ８１２）、これをフレームに整形した後（ステップ８１３）、データリンク部へと受け渡す。データリンク部においては、データ送信が可能であることを条件として（ステップ８１４）、そのデータを送信し（ステップ８１５）、これによりＡＳＩＣ１１２ａからシリアルデータが送出される（ステップ８１６）。なお、ステップ８１４でＮＯの場合は、データ送信可能になるまで待つように構成すれば良い。

フレーム構造の説明図が図９に示されている。同図に示されるように、各モジュールが扱うフレームには、フレームの先頭であることを示すスタートコード９０１と、フレームの宛先を示すアドレス９０２と、リード要求、ライト要求、リード応答などを示すコマンド９０３と、１つのデータ群が複数のフレームに分割された場合の順番を示すシーケンスナンバー９０４と、送信対象となるデータ９０５と、データ部のデータの保全性を保証するエラーチェックコード（ＣＲＣ）９０６と、フレームの末尾であることを示す終了コード９０７とが含まれている。

図３に戻って、スイッチモジュール１２内のスイッチ部１２１は、内部回路部１２１ａとＦＲＯＭ１２１ｂとを含んでいる。より具体的には、内部回路部１２１ａは、４回線のシリアル通信ライン（ＳＬ１〜ＳＬ４）の相互間におけるスイッチ機能を実現するための心臓部となる回路が組み込まれたＡＳＩＣ１２１１と、ＡＳＩＣ１２１１の第１〜第４ポートのそれぞれ毎に設けられた単一線／差動線対変換のための第１〜第４のＰＨＹ（変換素子）と、ＡＳＩＣ１２１１とＦＲＯＭ１２１ｂ及び設定用ツール１４とのインタフェースとして機能するインタフェース１２１３とを含んで構成される。

ＡＳＩＣ１２１１の第１〜第４ポートのそれぞれから出力される送信線Ｔｘ１〜Ｔｘ４上の信号は、第１ＰＨＹ〜第４ＰＨＹを介して、それぞれ送信用差動線対Ｔｘ１±〜Ｔｘ４±上の信号に変換され、逆にコネクタハーフＣＮ（Ｌ）の側から到来する４系統の受信用差動線対Ｒｘ１±〜Ｒｘ４±上の信号は、第１〜第４ＰＨＹを介して、４系統の受信線Ｒｘ１〜Ｒｘ４上の信号へと変換される。なお、この例にあっては、第１ＰＨＹ〜第４ＰＨＹの差動線対側のポートを通信用ポート（Ｐ１〜Ｐ４）と称している。

ＦＲＯＭ１２１ｂは、４回線のシリアル通信ラインＳＬ１〜ＳＬ４の相互間におけるスイッチ動作を実現するに際して、そのスイッチの動作態様を定義するための設定情報を記憶するメモリとして機能するものである。そして、スイッチ部１２１を構成するＡＳＩＣ１２１１は、このＦＲＯＭ１２１ｂに記憶される設定情報にて定義された動作態様にてスイッチ動作を行う。このＦＲＯＭ１２１ｂに記憶される設定情報は、ツール１４の操作で、インタフェース１２１３を介して、適宜書き換えが可能となされている。

ここで、ＦＲＯＭ１２１ｂに格納される設定情報にて定義される動作態様としては、様々なものを採用することができる。

第１の動作態様としては、スイッチ部１２１の１の通信用ポートに入力された通信フレームを、無条件で、スイッチ部１２１のあらかじめ決められた１又は２以上の通信用ポートから出力させるものである。これは、電話交換機の専用回線としての運用時の場合のようなもので、例えば、通信用ポート（Ｐ１）に到来した通信フレームを、無条件で、例えば通信用ポート（Ｐ２，Ｐ３）から出力させるようなものを意味している。

このような構成によれば、特定の１もしくは２以上の通信用ポート間は常に接続された状態に維持されるから、別途スイッチ切替用コマンド等をフレーム毎に与えずとも、一連のフレームを高速にそれらポート間でやり取りすることが可能となる。

第２の動作態様としては、スイッチ部１２１の１の通信用ポートに入力された通信フレームを、その通信フレームに含まれる宛先情報で定まるスイッチ部１２１の１又は２以上の他の通信用ポートから出力させるものである。これは、例えば通信用ポート（Ｐ２）に入力された通信フレームの先頭に、例えば宛先情報として、通信用ポート（Ｐ３，Ｐ４）が含まれていたような場合、その通信フレームを、通信用ポートＰ３及びＰ４から出力させるようなものに相当する。

このような構成によれば、各モジュールから送り出される通信フレームのそれぞれにその送り先に相当する宛先情報を付加することによって、スイッチの切り替えを各モジュール側で制御可能となる。そのため、この宛先情報を適宜に変更することによって、複数のモジュール間におけるその時々の制御状態に応じた最適な相手先とのデータ通信が可能となる。また、スイッチモジュールと２以上の回線で接続されるモジュールについては、異なる回線の通信ラインを流れるフレームに同一又は別異の宛先情報を付加することによって、その時々の制御状況に応じて、多重通信あるいは分散通信を適宜に行うことが可能となる。

第３の動作態様としては、複数の通信フレームを一連に有するシリアルデータがスイッチ部１２１の１の通信用ポートに入力され、かつその先頭フレームに宛先情報及びスイッチホールド指令が含まれているときには、その一連のフレームが、宛先情報で定まるスイッチ部１２１の１又は２以上の通信用ポートから出力完了するまでの間、そのスイッチ状態をホールドするものである。これは、例えば、多数の通信フレームを一連に有するシリアルデータがスイッチ部１２１の通信用ポート（Ｐ４）に入力され、かつその先頭フレームに宛先情報（通信用ポートＰ１，Ｐ２）及びスイッチホールド指令が含まれているときには、その一連のフレームが通信用ポート（Ｐ１，Ｐ２）から出力完了するまでの間、そのスイッチ状態をホールドするようなものに相当する。

このような構成によれば、常時は１フレーム又は数フレームの比較的短いデータを送信しつつも、特定の状況においては、多数のフレームで構成される多量のデータを一括して送信するような場合、このスイッチホールド指令を先頭フレームに含ませることによって、その多量の一連のデータに限っては、フレーム単位でのスイッチ切替操作を行うことなく、一括して指定された宛先へと送信することができる。

以上説明したモジュール間結合機構によれば、スイッチモジュール１２のハウジング右側面には左側コネクタハーフＣＮ（Ｌ）が、ＣＰＵモジュール１０の左右のハウジング側面には右側コネクタハーフＣＮ（Ｒ）及び左側コネクタハーフＣＮ（Ｌ）が、各デバイスモジュール１１のそれぞれの左右の側面には、右側コネクタハーフＣＮ（Ｒ）及び左側コネクタハーフＣＮ（Ｌ）がそれぞれ固定されているため、図１に示されるように、左から右へと順に、それらのモジュール１２，１０，１１，１１，１１を、対をなす左右のコネクタハーフＣＮ（Ｌ）及びＣＮ（Ｒ）を結合して、コネクタＣＮを完成させれば、スイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１を周辺ノードとする、スター型のシリアル通信ネットワークが構築される。そのため、ＣＰＵモジュール１０とスイッチモジュール１２との間、及び３台のデバイスモジュール１１，１１，１１とスイッチモジュール１２との間のそれぞれは、いずれも専用の１回線のシリアル通信ラインで結ばれるため、それらモジュール１０，１１，１１，１１の相互間において、他のモジュールの影響を受けることなく、高速にデータのやり取りを行うことが可能となるのである。

図１に示されるＰＬＣ１Ａにおいては、ＣＰＵモジュール１０とスイッチモジュール１２とは別個のモジュールとして構成されていた。これは、各デバイスモジュールの高機能化や特殊機能化が進み、それぞれがマイクロプロセッサを内蔵するようになると、現在のＰＬＣのように、ＰＬＣの全体をＣＰＵモジュールが統括制御するのではなくて、デバイスモジュール同士でＣＰＵモジュール１０を介在することなく、データのやり取りを行うような場合も想定されることを考慮したためである。

従って、現状のＰＬＣのモジュール間通信を前提とするならば、図２に示されるように、ＣＰＵモジュールが主導権をとって各デバイスモジュールを統括制御するために、スイッチモジュール１３内にＣＰＵシステム１３１及びインタフェース部１３２を内蔵し、ＣＰＵシステム１３１とスイッチ部１３３とはスイッチモジュール１３の内部において、通信ラインＳＬ４を介して接続するようにしてもよい。

このような構成を採用すれば、ＰＬＣ全体の外観も、従前のＰＬＣと同じものとなり、ＣＰＵモジュール１３に対して１又は２以上の台数のデバイスモジュール１１がコネクタＣＮを介して連結されることとなる。

次に、フリーロケーションを可能とするためのデバイスモジュールの構成を、図５〜図７を参照しながら説明する。

図５に示されるように、近側コネクタハーフＣＮ（Ｒ）における３個の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）における３個の通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）とは、任意の隣接モジュール間における自由な結合を可能とするために同一の配列パターンとされている。

さらに、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）の中で当該モジュールに割り当てられた１つの通信用端子組（Ｒ１１〜Ｒ１４）を除く残りの２つの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）の通信用端子組とを結ぶコネクタ間内部連絡線（ＣＬ１２ａ，ＣＬ１３ａ）は、近側コネクタハーフＣＮ（Ｒ）における残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）が端子組の配列順序を維持したまま、全体として、遠側コネクタハーフＣＮ（Ｌ）における通信用端子組の配列における最上位側へと、当該デバイスモジュールに割り当てられた通信回線分（１回線分）だけシフトされるように、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）とを連絡するものである。この例にあっては、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）の中で図面において上端に位置する通信用端子組（Ｒ１１〜Ｒ１４）を当該モジュールに割り当てる例を示している。そのため、近側コネクタハーフＣＮ（Ｒ）の残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）を遠側コネクタハーフＣＮ（Ｌ）における通信用端子組と連絡する場合、その配列における最上位側へシフトする例として説明した。他の実施例としては、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で図面において下端に位置する通信用端子組を当該モジュールに割り当ててもよい。その場合は、近側コネクタハーフＣＮ（Ｒ）の残りの通信用端子組を遠側コネクタハーフＣＮ（Ｌ）における通信用端子組と連絡する場合、その配列における最下位側へシフトするように構成すればよい。

このような構成を採用すれば、各モジュールの遠側コネクタハーフＣＮ（Ｌ）における最上位側の通信用端子組（Ｌ１１〜Ｌ１４）には、常に、いずれのモジュールにも割り当てられていない、空き状態にある通信用シリアルラインが現れる。そのため、全てのモジュールのコネクタ構造を上述のように構成することによって、図７に示されるように、そのモジュールが１段目、２段目、３段目のいずれに配置されようとも、そのモジュールと空き状態にあるシリアル通信ラインとの接続を自動的に行うことができ、フリーロケーションによる（モジュールによってその配置が固定されることのない自由な）モジュール配置が可能となるのである。

なお、図５の例にあっては、当該モジュールに割り当てられるシリアル通信ラインは１回線（ＳＬ１）であったが、シリアル通信ラインを２回線以上割り付ける場合には、図６に示されるように、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）との間でシフトされる通信用端子組のシフト数を、そのモジュールに割り当てられたシリアル通信ラインの割当数に応じて、増大すればよい。すなわち、図６の例においては、当該モジュールが２回線分だけシリアル通信ライン（ＳＬ１，ＳＬ２）を割り付けるため、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）との間において、２回線分だけ、通信用端子組をシフトさせている。より具体的には、近側コネクタハーフＣＮ（Ｒ）における上位から３個目の通信用端子組（Ｒ３１〜Ｒ３４）は、コネクタ間内部連絡線（ＣＬ１３ｂ）によって、遠側コネクタハーフＣＮ（Ｌ）の最上位の通信用端子組（Ｌ１１〜Ｌ１４）に接続されている。また、図５の例において、ＡＳＩＣ１１２ａとＰＨＹ１１２ｂの２つの素子は、ＦＰＧＡを用いて１つの素子で構成しても良い。また、図６の例においては、ＡＳＩＣ１１２ａ、ＰＨＹ１１２ｂ及びＰＨＹ１１２ｄの３つの素子を、ＦＰＧＡを用いて１つの素子で構成しても良い。

このような構成によれば、当該モジュールはシリアル通信ライン２回線分（ＳＬ１，ＳＬ２）を占有する一方、遠側コネクタハーフＣＮ（Ｌ）の最上位に位置する通信用端子組（Ｌ１１〜Ｌ１４）には、他のモジュールと同様に、空き状態にあるシリアル通信ライン（ＳＬ３）が出現することとなる。

以上説明したように、この発明のビルディングブロック型のＰＬＣによれば、ユーザの制御仕様に応じて柔軟にモジュール構成を変更できるというビルディングブロック型ＰＬＣの利点を維持しつつも、モジュール間結合機構を介して結合された状態においては、ＣＰＵシステム１３１が組み込まれたスイッチモジュール１３を中心ノードとし、複数のデバイスモジュール１１，１１・・・のそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築され（図２参照）、又はＣＰＵシステムが組み込まれていないスイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び複数のデバイスモジュール１１，１１・・・のそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築される（図１参照）。

そのため、各モジュールの相互間においては、ビット間スキュー、クロストーク、グランドバウンス等の影響を受けることなく、かつ接続モジュール台数の大小に関係なく、一定の高速通信速度において、各モジュール相互間におけるデータのやり取りを行うことができる。殊に、本発明のビルディングブロック型のＰＬＣは、各シリアル通信ラインＳＬ１〜ＳＬ４の伝送速度が２Ｇｂｐｓ以上の領域において、従前のパラレル又はシリアルバス方式に比べ、性能的に有利であることが推定される。

なお、以上の実施形態においては、本願発明をスタッキング型のモジュール間結合機構を採用するビルディングブロック型のＰＬＣに採用したが、本発明は、従前のバックプレーン方式のモジュール間結合機構を採用するビルディングブロック型ＰＬＣにも広く適用することが可能である。

本願発明をバックプレーン方式のモジュール間結合機構を採用するビルディングブロック型ＰＬＣに適用した一例が図１３に示されている。同図に示されるように、このＰＬＣ３Ａは、ＰＬＣのＣＰＵ機能を実現するためのＣＰＵシステム３０１と通信用インタフェース部（Ｉ／Ｆ部）３０２とが組み込まれたＣＰＵモジュール３０と、ＰＬＣを構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステム３１１と通信用インタフェース部（Ｉ／Ｆ部）３１２とが組み込まれた複数台（この例では、３台）のデバイスモジュール３１，３１，３１と、複数回線（この例では、４回線）のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４の相互間におけるスイッチ機能を有するスイッチ部３２１が組み込まれたスイッチモジュール３２と、それらのシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４が敷設されたバックプレーン３４とを有している。

これらのモジュール３０，３１，３２は、先に図１を参照して説明したモジュール１０，１１，１２と同様な機能を有するものであり、従来と同様の外観がブック形状のモジュールハウジングを有し、後に詳細に説明するように、ビルディングブロック構造を実現するために、バックプレーン方式のモジュール間結合機構を介して一体的に結合されている。

そして、モジュール間結合機構を介して一体的に結合された状態においては、スイッチモジュール３２と、３台のデバイスモジュール３１，３１，３１及び１台のＣＰＵモジュール３０のそれぞれとの間は、バックプレーン３４上に敷設された単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４で結ばれている。

これにより、スイッチモジュール３２を中心ノードとし、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１を周辺ノードとするスター型のシリアル通信ネットワークが構築されている。

次に、モジュール間結合機構の詳細構成について説明する。モジュール間結合機構は、スイッチモジュール３２側の結合機構と、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１のそれぞれの側の結合機構と、バックプレーン３４側の結合機構とから構成されている。図示例の場合、それらの結合機構は、ＣＰＵモジュール用のコネクタＣＮ０と、スイッチモジュール用のコネクタＣＮ２と、デバイスモジュール用の３個のコネクタＣＮ１，ＣＮ１，ＣＮ１とを含んでいる。

バックプレーン３４は、左右方向へと細長い長方形状の支持基板であり、このバックプレーン上には、長手方向に沿って適当な間隔で、左から順に、スイッチモジュール用のコネクタＣＮ２のバックプレーン側コネクタハーフＣＮ２ｂ、ＣＰＵモジュール用のコネクタＣＮ０のバックプレーン側コネクタハーフＣＮ０ｂ、３個のデバイスモジュール用のバックプレーン側コネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂが配置されている。

そして、バックプレーン３４上には、スイッチモジュール用の１個のバックプレーン側コネクタハーフＣＮ２ｂとデバイスモジュール用の３個のバックプレーン側コネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂとの間をそれぞれ繋ぐ３回線のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３と、スイッチモジュール用の１個のバックプレーン側コネクタハーフＣＮ２ｂと１個のＣＰＵモジュール用のバックプレーン側コネクタハーフＣＮ０ｂとの間を繋ぐ１回線のシリアル通信ラインＳＬ２４とが敷設されている。

一方、外観がブック形状を有するスイッチモジュール３２のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ２ｂと対をなすモジュール側コネクタハーフＣＮ２ｍが、同様な形状を有するＣＰＵモジュール３０のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ０ｂと対をなすモジュール側のコネクタハーフＣＮ０ｍが、さらに同様な形状を有する３台のデバイスモジュール３１，３１，３１のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂと対をなすモジュール側のコネクタハーフＣＮ１ｍ，ＣＮ１ｍ，ＣＮ１ｍが取り付けられている。

そして、モジュール側コネクタハーフＣＮ２ｍとスイッチ部３２１との間は、バックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４の延長線となる、４回線のモジュール内シリアル通信ラインＣＬ０１，ＣＬ０２，ＣＬ０３，ＣＬ０４にて結ばれ、モジュール側コネクタハーフＣＮ０ｍとインタフェース（Ｉ／Ｆ）部３０２との間は、バックプレーン３４上のシリアル通信ラインＳＬ２４の延長線となる、モジュール内シリアル通信ラインＣＬ１４にて結ばれ、モジュール側コネクタハーフＣＮ１ｍとインタフェース（Ｉ／Ｆ）部３１２との間は、バックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３の延長線となる、モジュール内シリアル通信ラインＣＬ１１，ＣＬ１２，ＣＬ１３にて結ばれている。

以上の構成において、バックプレーン３４と各もジュール３２，３０，３１，３１，３１とをコネクタＣＮ２，ＣＮ０，ＣＮ１，ＣＮ１，ＣＮ１を介して結合すると、スイッチモジュール３２と、３台のデバイスモジュール３１，３１，３１及び１台のＣＰＵモジュール３０のそれぞれとの間は、バックプレーン３４上に敷設された単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４で結ばれ、スイッチモジュール３２を中心ノードとし、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１を周辺ノードとするスター型のシリアル通信ネットワークが構築される。

図１３に示されるＰＬＣ３Ａにおいては、ＣＰＵモジュール３０とスイッチモジュール３２とは別個のモジュールとして構成されていた。これは、各デバイスモジュールの高機能化や特殊機能化が進み、それぞれがマイクロプロセッサを内蔵するようになると、現在のＰＬＣのように、ＰＬＣの全体をＣＰＵモジュールが統括制御するのではなくて、デバイスモジュール同士でＣＰＵモジュール１０を介在することなく、データのやり取りを行うような場合も想定されることを考慮したためである。

従って、現状のＰＬＣのモジュール間通信を前提とするならば、図１４に示されるＰＬＣ３Ｂのように、ＣＰＵモジュールが主導権をとって各デバイスモジュールを統括制御するために、スイッチモジュール３３内にＣＰＵシステム３３１及びインタフェース部３３２を内蔵し、ＣＰＵシステム３３１とスイッチ部３３３とはスイッチモジュール３３の内部において、通信ラインＳＬ０４を介して接続するようにしてもよい。

このような構成を採用すれば、ＰＬＣ全体の外観も、従前のＰＬＣと同じものとなり、ＣＰＵモジュール３３に対して１又は２以上の台数（図では３台）のデバイスモジュール３１，３１，３１がバックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３を介して連結されることとなる。なお、図１４において、ＣＮ３はバックプレーン３４とＣＰＵモジュール３３とを結合するコネクタ、ＣＮ３ｍはそのモジュール側コネクタハーフ、ＣＮ３ｂはそのバックプレーン側コネクタハーフである。

図１３及び図１４に示される構成においては、スイッチ部をモジュール側に組み込むことにより、スイッチ部を含むモジュールが故障したような場合には、そのスイッチ部を含むモジュールだけを交換すれば、直ちにシステムを回復できる利点があるが、その反面、バックプレーン上の面積をその分だけ占有すると言う不都合がある。

これに対して、図１５に示されるＰＬＣ３Ｃによれば、スイッチ部３２２を構成する回路部はバックプレーン上に搭載されているため、バックプレーン３４上をスイッチ部を含むモジュールが占有しないと言う利点がある。

なお、以上の実施形態においては、スイッチモジュールに対して、図中右側へと順次他のモジュールを結合するように構成したが、スイッチモジュールを中心として、左右両側へと他のモジュールを順に連結するように構成すれば、スイッチモジュールから各デバイスモジュールへのシリアル通信線の長さがより短くなり、特に２Ｇｂｐｓ以上の伝送速度で通信を行うＰＬＣにあっては、信号ラインの設計が容易となると思われる。

本発明によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することができると言う効果を有する。

本発明に係るＰＬＣの構成図（その１）である。 本発明に係るＰＬＣの構成図（その２）である。 スイッチモジュールの内部詳細を示す構成図である。 デバイスモジュールの内部詳細を示す構成図（その１）である。 デバイスモジュールの内部詳細を示す構成図（その２）である。 デバイスモジュールの内部詳細を示す構成図（その３）である。 モジュール毎に通信ラインがシフトされていく様子の説明図である。 各モジュールに組み込まれたＡＳＩＣの動作を示すフローチャートである。 フレーム構造の説明図である。 パラレルバス方式でモジュール間通信を行うＰＬＣの説明図である。 シリアルバス方式でモジュール間通信を行うＰＬＣの説明図である。 バケツリレー方式でモジュール間通信を行うＰＬＣの説明図である。 本発明に係るＰＬＣの構成図（その３）である。 本発明に係るＰＬＣの構成図（その４）である。 本発明に係るＰＬＣの構成図（その５）である。

符号の説明

１Ａ，１Ｂ ＰＬＣ
２Ａ，２Ｂ，２Ｃ ＰＬＣ
３Ａ，３Ｂ，３Ｃ ＰＬＣ
１０ ＣＰＵモジュール
１１ デバイスモジュール
１２ スイッチモジュール
１３ ＣＰＵモジュール
１４ ツール
３０ ＣＰＵモジュール
３１ デバイスモジュール
３２ スイッチモジュール
３３ ＣＰＵモジュール
３４ バックプレーン
１０１ ＣＰＵシステム
１０２ 通信用インタフェース部
１１１ デバイスシステム
１１１ａ ＭＰＵ
１１１ｂ ＲＯＭ
１１１ｃ ＲＡＭ
１１２ 通信用インタフェース部
１１２ａ ＡＳＩＣ
１１２ｂ，１１２ｄ ＰＨＹ（変換回路）
１１２ｃ ＲＡＭ
１２１ スイッチ部
１２１ａ 内部回路部
１２１ｂ ＦＲＯＭ
１３１ ＣＰＵシステム
１３２ 通信用インタフェース部
１３３ スイッチ部
３０１ ＣＰＵシステム
３０２ 通信用インタフェース部
３１１ デバイスシステム
３１２ 通信用インタフェース部
３２１ スイッチ部
３２２ スイッチ部
３３１ ＣＰＵシステム
３３２ 通信用インタフェース部
３３３ スイッチ部
１２１１ ＡＳＩＣ
１２１２−１〜１２１２−４ 第１〜第４ＰＨＹ（変換回路）
ＣＬ０１〜ＣＬ０４ スイッチ接続線
ＣＬ１１，ＣＬ１２ｂ 内部システム接続線
ＣＬ１２，ＣＬ１３，ＣＬ１２ａ，ＣＬ１３ａ，ＣＬ１３ｂ コネクタ間内部連絡線
ＣＮ コネクタ
ＣＮ（Ｌ） 左側コネクタハーフ
ＣＮ（Ｒ） 右側コネクタハーフ
Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４ 左側コネクタハーフの通信用端子組
Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４ 右側コネクタハーフの通信用端子組
Ｒｘ１±〜Ｒｘ４± 受信用差動対ライン
ＳＬ１〜ＳＬ４ シリアル通信ライン
Ｔｘ１±〜Ｔｘ４± 送信用差動対ライン
（Ｐ１）〜（Ｐ４） 通信用ポート
ＳＬ２１〜ＳＬ２４ バックプレーン上のシリアル通信ライン
ＣＮ０〜ＣＮ２ コネクタ
ＣＮ０ｂ〜ＣＮ２ｂ バックプレーン側のコネクタハーフ
ＣＮ０ｍ〜ＣＮ２ｍ モジュール側のコネクタハーフ
ＣＬ０１〜ＣＬ０４，ＣＬ１１〜ＣＬ１４ モジュール内シリアル通信ライン

Claims (8)

1. 複数回線のシリアル通信ラインの相互間におけるスイッチ機能を有するスイッチ部が組み込まれたスイッチモジュールと、
   制御装置を構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステムがそれぞれ組み込まれた複数のデバイスモジュールとを有し、かつ
   前記スイッチモジュール内には、又は、前記スイッチモジュールとは別に設けられたＣＰＵモジュール内には、制御装置のＣＰＵ機能を実現するためのＣＰＵシステムが組み込まれており、
   前記ＣＰＵシステムが組み込まれているスイッチモジュール及び前記複数のデバイスモジュール、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュール、前記ＣＰＵモジュール、及び前記複数のデバイスモジュールは、ビルディングブロック構造を実現するために、所定のモジュール間結合機構を介して一体的に結合されており、かつ
   前記モジュール間結合機構を介して一体的に結合された状態においては、前記ＣＰＵシステムが組み込まれているスイッチモジュールと前記複数のデバイスモジュールのそれぞれとの間、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュールと前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれとの間は、単一回線又は複数回線の専用シリアル通信ラインで結ばれており、
   それにより、前記ＣＰＵシステムが組み込まれた前記スイッチモジュールを中心ノードとし、前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築され、又は前記ＣＰＵシステムが組み込まれていない前記スイッチモジュールを中心ノードとし、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築されるようにした、ことを特徴とするビルディングブロック型の制御装置。
2. 前記モジュール間結合機構は、
   前記スイッチモジュール側の結合機構と、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構とを含み、
   前記スイッチモジュール側の結合機構は、
   前記スイッチモジュールのモジュールハウジングの左右少なくともいずれか一方の側面に設けられ、かつ複数回線分の通信用端子組を有するスイッチモジュール側のコネクタハーフと、
   前記スイッチモジュール側のコネクタハーフの各通信用端子組と前記スイッチモジュール内の前記スイッチ部の該当する通信用ポートとの間を結ぶスイッチ接続線とを含み、
   前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構は、
   想定されるモジュール連結状態において、当該モジュールのモジュールハウジングの前記スイッチモジュールに近い側の側面に設けられ、かつ近い側に隣接する他のモジュールから導入されるシリアル通信ラインの回線数に対応する１又は２以上の通信用端子組を有する近側コネクタハーフと、
   想定されるモジュール連結状態において、当該モジュールのモジュールハウジングの前記スイッチモジュールに遠い側の側面に設けられ、かつ遠い側に隣接する他のモジュールへと導出されるシリアル通信ラインの回線数に対応する１又は２以上の通信用端子組を有する遠側コネクタハーフと、
   前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組と当該モジュールに組み込まれた内部システムの通信用インタフェースとを結ぶ内部システム接続線と、
   前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組を除く残りの通信用端子組と前記遠側コネクタハーフの通信用端子組とを結ぶコネクタ間内部連絡線と、を含むことを特徴とする請求項１に記載のビルディングブロック型の制御装置。
3. 前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれの側の結合機構において、
   前記近側コネクタハーフにおける複数の通信用端子組の配列パターンと前記遠側コネクタハーフにおける複数の通信用端子組の配列パターンとは、任意の隣接モジュール間における自由な結合を可能とするために同一とされており、かつ
   前記近側コネクタハーフの各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の通信用端子組を除く残りの通信用端子組と前記遠側コネクタハーフの通信用端子組とを結ぶコネクタ間内部連絡線は、前記近側コネクタハーフにおける残りの通信用端子組が端子組の配列順序を維持したまま、全体として、前記遠側コネクタハーフにおける通信用端子組の配列における最上位側又は最下位側へと、当該デバイスモジュールに割り当てられた通信回線分だけシフトされるように、近側コネクタハーフと遠側コネクタハーフとを連絡するものである、ことを特徴とする請求項２に記載のビルディングブロック型の制御装置。
4. 前記スイッチモジュールに組み込まれたスイッチ部は、複数回線のシリアル通信ラインの相互間におけるスイッチ動作を実現するに際して、そのスイッチの動作態様を定義するための設定情報を記憶するメモリを有すると共に、前記スイッチ部はこのメモリに記憶される設定情報にて定義された動作態様にてスイッチ動作を行う、ことを特徴とする請求項１〜３のいずれかに記載のビルディングブロック型の制御装置。
5. 前記設定情報にて定義されたスイッチの動作態様が、前記スイッチ部の１の通信用ポートに入力された通信フレームを、無条件で、前記スイッチ部の予め決められた１又は２以上の通信用ポートから出力させるものである、ことを特徴とする請求項４に記載のビルディングブロック型の制御装置。
6. 前記設定情報にて定義されたスイッチの動作態様が、前記スイッチ部の１の通信用ポートに入力された通信フレームを、その通信フレームに含まれる宛先情報で定まる前記スイッチ部の１又は２以上の通信用ポートから出力させるものである、ことを特徴とする請求項４に記載のビルディングブロック型の制御装置。
7. 前記設定情報にて定義されたスイッチの動作態様が、複数の通信フレームを一連に有するシリアルデータが前記スイッチ部の１の通信用ポートに入力され、かつその先頭フレームに宛先情報及びスイッチホールド指令が含まれているときには、その一連のフレームが、宛先情報で定まる前記スイッチ部の１又は２以上の通信用ポートから出力完了するまでの間、そのスイッチ状態をホールドする、ことを特徴とする請求項４に記載のビルディングブロック型の制御装置。
8. 前記各シリアル通信ラインの伝送速度が２Ｇｂｐｓ以上である、ことを特徴とする請求項１〜７のいずれかに記載のビルディングブロック型の制御装置。

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