JP2008257707A - ビルディングブロック型の制御装置 - Google Patents

Abstract

【課題】 ビット間スキュー、クロストーク、グランドバウンス等の影響を受けることが少なく、しかも接続モジュール台数の増加によっても、転送性能が低下することがないようにした通信方式を採用するビルディングブロック型の制御装置を提供する。
【解決手段】 各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とし、なおかつマルチ回線サポート型のデバイスモジュール内の通信用インタフェースとして、単一系統の送信用原データに基づいて、複数の通信用ポートのそれぞれから送出されるべき複数系統の送信フレームを生成する送信用処理部と、複数の通信用ポートのそれぞれから得られる複数系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部を含むように構成する。
【選択図】 図６

Description

この発明は、ＣＰＵモジュール（ユニットとも称される）に対して、様々な機能を有するデバイスモジュール（例えば、ＩＯモジュール、アナログＩＯモジュール、プロセスＩＯモジュール、モーションコントロールモジュール、プロセスＣＰＵモジュール、通信プロトコルをサポートする各種の通信モジュール等々）が用意され、それらのデバイスモジュールを適宜選択して、所定のモジュール間結合機構にて一体的に結合することで、ユーザ側の広範な制御仕様に対して柔軟に対応可能としたビルディングブロック型の制御装置に関する。典型的な例としては、ビルディング・ブロック型のプログラマブル・コントローラ（以下、ＰＬＣと言う）に関する。

ＣＰＵモジュールに対して、様々な機能を有するデバイスモジュールが用意され、それらのデバイスモジュールを適宜選択して、所定のモジュール間結合機構にて一体的に結合することで、ユーザ側の広範な制御仕様に対して柔軟に対応可能としたビルディングブロック型の制御装置は従来より種々知られている（例えば、特許文献１，２参照）。制御装置の典型的な一例としてはプログラマブルコントローラ（以下、ＰＬＣと言う）がある。一般に、ＣＰＵモジュール及びデバイスモジュールは、外観がブック形状のモジュール・ハウジングを有する。

この種のビルディングブロック型ＰＬＣにおけるモジュール間通信を行うための方式としては、パラレルバス方式、シリアルバス方式、バケツリレー方式などが存在する。

パラレルバス方式でモジュール間通信を行うビルディングブロック型のＰＬＣの説明図が図１３に示されている。同図に示されるように、このＰＬＣ２Ａは、１台のＣＰＵモジュール２０と４台のデバイスモジュール２１，２１・・・とを含んで構成される。ＣＰＵモジュール２０には、ＰＬＣの演算処理部（ＣＰＵ）としての機能を実現するためのＣＰＵシステム２０１が組み込まれており、各デバイスモジュール２１，２１・・・のそれぞれには、そのモジュールに要求されるデバイス機能を実現するために必要なデバイスシステム２１１が組み込まれている。

それらのモジュール２０，２１は、この例にあっては、スタッキング方式のモジュール間結合機構を介して一体的に結合されている。より具体的には、それらのモジュール２０，２１，２１・・・は、隣接するモジュールハウジングの左右の側面を互いに密接または近接させた状態において、それらの間にコネクタＣＮを介在させることによって、左右方向へと一連に連結される。各コネクタＣＮのそれぞれは、互いに対をなす左側コネクタハーフＣＮ（Ｌ）と右側コネクタハーフＣＮ（Ｒ）とから構成される。

ＣＰＵモジュール２０のハウジングの右側面には、コネクタＣＮを構成する左側コネクタハーフＣＮ（Ｌ）が固定される。各デバイスモジュール２１のハウジングの左側面には、コネクタＣＮを構成する右側コネクタハーフＣＮ（Ｒ）が固定され、同ハウジングの右側面には、コネクタＣＮを構成する左側コネクタハーフＣＮ（Ｌ）が固定される。各コネクタＣＮ，ＣＮ・・・のそれぞれには、パラレルバスＰＢを構成する一群の信号線に対応する端子組が含まれている。

ＣＰＵモジュール２０内を基端とするパラレルバスＰＢは、ＣＰＵモジュール２０のハウジング右側面に設けられたコネクタハーフＣＮ（Ｌ）の通信用端子組に結合され、同パラレルバスＰＢとＣＰＵシステム２０１との間には通信用インタフェース部（Ｉ／Ｆ部）２０２Ａが介在される。

一方、各デバイスモジュール２１のそれぞれにおいて、ハウジング左側面に設けられた右側コネクタハーフＣＮ（Ｒ）内の通信用端子組と、同ハウジングの右側面に設けられた左側コネクタハーフＣＮ（Ｌ）内の通信用端子組とは、コネクタ間内部連絡線ＰＣＬにより結ばれている。そして、このコネクタ間内部連絡線ＰＣＬとデバイスシステム２１１との間には、通信用インタフェース部（Ｉ／Ｆ部）２１２Ａが介在される。

以上の構成において、ＣＰＵモジュール２０のハウジングに対して、各デバイスモジュール２１のハウジングを、コネクタＣＮを介して連結すると、一連のモジュール２０，２１，２１・・・を貫くパラレルバスＰＢが出現する。そして、このパラレルバスＰＢを介することにより、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１との間において、ＰＬＣの動作に必要な各種のデータのやり取りが行われる。

次に、シリアルバス方式でモジュール間通信を行うＰＬＣの説明図が図１４に示されている。なお、同図において、前記図１３と同一構成部分には同符号を付して説明は省略する。

この例にあっては、ＣＰＵモジュール２０内の双方向シリアルバスＳＢ（データの伝送方向が異なる２つのシリアルバスで構成）は、ハウジング右側面に設けられたコネクタハーフＣＮ（Ｌ）内の通信用端子組に接続され、同時に、この双方向シリアルバスＳＢとＣＰＵシステム２０１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２０２Ｂが設けられる。

一方、各デバイスモジュール２１のそれぞれにおいて、ハウジング左側面に設けられるコネクタハーフＣＮ（Ｒ）内の通信用端子組と同ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）の通信用端子組とは、コネクタ間内部連絡線ＳＣＬで結ばれる。このコネクタ間内部連絡線ＳＣＬとデバイスシステム２１１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２１２Ｂが介在される。

このような構成において、ＣＰＵモジュール２０のハウジングに対して、デバイスモジュール２１のハウジングをコネクタＣＮを介して連結すると、一連のモジュール２０，２１，２１・・・を貫くシリアルバスＳＢが出現する。そして、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１とは、上記のシリアルバスＳＢを介して、ＰＬＣの動作に必要な各種のデータのやり取りを行うこととなる。

次に、バケツリレー方式でモジュール間通信を行うＰＬＣの説明図が図１５に示されている。なお、同図において、前記図１３と同一構成部分については同符号を付して説明は省略する。

同図において、ＣＰＵモジュール２０の内部には、同モジュールを基端とするシリアルバスＳＢが設けられ、このシリアルバスＳＢは、ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）内の通信用端子組に結合される。一方、ＣＰＵモジュール２０内において、シリアルバスＳＢとＣＰＵシステム２０１との間には、シリアル・パラレル変換機能を有する通信用インタフェース部（Ｉ／Ｆ部）２０２Ｃが介在される。

一方、各デバイスモジュール２１の内部にあって、ハウジング左側面に設けられるコネクタハーフＣＮ（Ｒ）内の通信用端子組と、通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃとは第１の連絡線ＳＣＬ１で結ばれ、同ハウジングの右側面に設けられるコネクタハーフＣＮ（Ｌ）内の通信用端子組と通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃとの間は、第２の連絡線ＳＣＬ２により結ばれている。

以上の構成において、ＣＰＵモジュール２０のハウジングに対して、デバイスモジュール２１のハウジングを、コネクタＣＮを介して連結すると、各デバイスモジュール２１内の通信用インタフェース部（Ｉ／Ｆ部）２１２Ｃを順に経由しつつ、一連のモジュールを貫通する、シリアルバスＳＢが出現する。そして、各デバイスモジュール２１内のデバイスシステム２１１では、左右に隣接するモジュールから到来するデータをバケツリレー方式で反対側に隣接するモジュールへと順送りすることによって、ＣＰＵモジュール２０内のＣＰＵシステム２０１と各デバイスモジュール２１内のデバイスシステム２１１との間において、ＰＬＣの動作に必要な各種のデータのやり取りが行われることとなる。
特開２００７−０１８５０３号公報 特開平０９−１８１７５０号公報

このように、従来のビルディングブロック型のＰＬＣにあっては、図１３に示されるパラレルバス方式、図１４に示されるシリアルバス方式のように、マルチドロップ接続されたバス（ＰＢ，ＳＢ）を通じてモジュール間通信を行うか、或いは、図１５に示されるように、隣接モジュール間の連絡線（ＳＣＬ１，ＳＣＬ２）を介してバケツリレー方式でモジュール間通信を行うのが通例であった。

しかしながら、図１３に示されるパラレルバス方式でモジュール間通信を行うものにあっては、ビット間スキュー、クロストーク、グランドバウンス等の影響により、通信速度の高速化は頭打ちになりつつある。また、図１４に示されるシリアルバス方式でモジュール間通信を行うものにあっても、１対Ｎ接続による信号劣化、グランドバウンスにより高速化には限界がある。さらに、図１５に示される隣接モジュール間連絡線（ＳＣＬ１，ＳＣＬ２）を介してバケツリレー方式でモジュール間通信を行うものにあっては、途中のモジュールの故障により、全てのモジュールの通信ができなくなるという問題点がある。加えて、これらのバスあるいは隣接モジュール間接続線を使用するものにあっては、複数のモジュールからのデータを共通の通信線に流すというバス方式本来の構造からくる制約により、接続モジュール数が増加するに従って、転送性能が著しく低下するという問題点が指摘されている。

この発明は、このような従来の問題点に着目してなされたものであり、その目的とするところは、ビット間スキュー、クロストーク、グランドバウンス等の影響を受けることが少なく、しかも接続モジュール台数の増加によっても、転送性能が低下することがないようにした通信方式を採用するビルディングブロック型のＰＬＣを提供することにある。

この発明のさらに他の目的並びに作用効果については、明細書の以下の記述を参照することにより、当業者であれば容易に理解されるであろう。

上述の技術的課題は、次のような構成を有するビルディングブロック型の制御装置により解決することができる。すなわち、このビルディングブロック型の制御装置は、複数回線のシリアル通信ラインの相互間におけるスイッチ機能を有するスイッチ部が組み込まれたスイッチモジュールと、制御装置を構成するＩＯモジュールや各種高特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステムがそれぞれ組み込まれた複数のデバイスモジュールとを有し、かつ前記スイッチモジュール内には、又は、前記スイッチモジュールとは別に設けられたＣＰＵモジュール内には、制御装置のＣＰＵ機能を実現するためのＣＰＵシステムが組み込まれている。

前記ＣＰＵシステムが組み込まれているスイッチモジュール及び前記複数のデバイスモジュール、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュール、前記ＣＰＵモジュール、及び前記複数のデバイスモジュールは、ビルディングブロック構造を実現するために、所定のモジュール間結合機構を介して一体的に結合されている。

さらに、前記モジュール間結合機構を介して一体的に結合された状態においては、前記ＣＰＵシステムが組み込まれているスイッチモジュールと前記複数のデバイスモジュールのそれぞれとの間、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュールと前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれとの間は、単一回線又は複数回線の専用シリアル通信ラインで結ばれている。

それにより、前記ＣＰＵシステムが組み込まれた前記スイッチモジュールを中心ノードとし、前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築され、又は前記ＣＰＵシステムが組み込まれていない前記スイッチモジュールを中心ノードとし、前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築されるようになされている。

加えて、この発明にあっては、前記複数のデバイスモジュールの中には、それぞれ別回線の専用シリアル通信ラインに接続されるべき複数の通信用ポートと、それら複数の通信用ポートと内部のデバイスシステムとの間に介在される通信用インタフェース部とを有して、シリアル通信ラインを複数回線サポート可能とされたマルチ回線サポート型のデバイスモジュールが含まれている。

さらに、前記マルチ回線サポート型のデバイスモジュール内の通信用インタフェースは、単一系統の送信用原データに基づいて、複数の通信用ポートのそれぞれから送出されるべき複数系統の送信フレームを生成する送信用処理部と、複数の通信用ポートのそれぞれから得られる複数系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部とが含まれている。

このような構成によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することもできる。

また、単一系統の送信用原データをそのまま単一系統のシリアル通信ラインへと送り出すのではなくて、単一系統の通信用原データと複数回線のシリアル通信ラインとを適宜関係づけることができるため、制御装置の運転中におけるその時々の状況に応じて、最適な送信方式を採用することができる。また、複数回線のシリアル通信ラインのそれぞれから得られる複数系統の受信フレームを、それぞれ個別に切り替えて受信するのではなくて、それら複数系統の受信フレームを単一系統の受信用データと関連づけて受信できるため、送信時と同様に受信時にあっても、制御装置の運転中のその時々の状況に応じて、最適な受信方式を採用することができる。

このような送信方式の一例としては、前記送信用処理部にて生成される複数系統の送信フレームのそれぞれには、前記送信用原データと同一のデータが送信用実データとして含まれるようにし、それにより、当該デバイスモジュールと前記スイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データと同一のデータが重複して送信されるものが考えられる。

このような構成によれば、モジュール間通信において、高度の信頼性を要求されるデータに関しては、同一のデータを複数回線のシリアル通信ラインのそれぞれに送信することによって、いずれかの回線のシリアル通信ラインが断線あるいは品質低下したような場合にも、他の回線のシリアル通信ラインのデータを利用することによって、常に信頼性の高いデータ通信を実現することができる。

また、好ましい別の送信方式としては、前記送信用処理部にて生成される複数系統の送信フレームのそれぞれには、前記送信用原データを複数に分割して得られた個々の分割データを送信用実データとして含ませておき、それにより、当該デバイスモジュールと前記スイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データを複数に分割して得られた個々の分割データが分散して送信されるものが考えられる。

このような構成によれば、１つのデータを複数に分割して、複数の送信ラインに同時に流すことにより、データ通信の高速化を実現することができる。

一方、受信方式としては、前記受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データの中から所定の規則に従い選ばれた１の受信データとするようにしてもよい。

このような構成によれば、常時複数回線のシリアル通信ラインから並列に受信データを獲得しつつも、所定の規則に従い選ばれた１の受信データのみを使用するから、例えばそのうちの１のシリアル通信ラインが故障したとしても、他のシリアル通信ラインに切り替えることによって、信頼性の高い受信動作を実現することができる。

受信方式の他の例としては、前記受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データを繋ぎ合わせてなる結合データとすることが考えられる。

このような構成によれば、複数回線のシリアル通信ラインを介して並列に受信した受信データを繋ぎ合わせて結合データとして再生することができるため、１つのデータを複数に分散してなる分散データから元の原データを再生することができる。

以上述べたビルディングブロック型の制御装置は、各シリアル通信ラインの伝送速度が２Ｇｂｐｓ（２ギガビット／秒）以上であるときに、従前のパラレルバスやシリアルバス或いはリンク方式を用いたビルディングブロック型の制御装置に比べて有利なものであると言うことができる。

本発明によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することができると言う効果を有する。

加えて、この発明によれば、単一系統の送信用原データをそのまま単一系統のシリアル通信ラインへと送り出すのではなくて、単一系統の通信用原データと複数回線のシリアル通信ラインとを適宜関係づけることができるため、制御装置の運転中におけるその時々の状況に応じて、最適な送信方式を採用することができる。また、複数回線のシリアル通信ラインのそれぞれから得られる複数系統の受信フレームを、それぞれ個別に切り替えて受信するのではなくて、それら複数系統の受信フレームを単一系統の受信用データと関連づけて受信できるため、送信時と同様に受信時にあっても、制御装置の運転中のその時々の状況に応じて、最適な受信方式を採用することができる。

すなわち、各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とし、なおかつマルチ回線サポート型のデバイスモジュール内の通信用インタフェースとして、単一系統の送信用原データに基づいて、複数の通信用ポートのそれぞれから送出されるべき複数系統の送信フレームを生成する送信用処理部と、複数の通信用ポートのそれぞれから得られる複数系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部を含むように構成すれば、１の送信データ又は受信データを複数の回線のシリアル通信ラインと関連づけることができ、スター型シリアルネットワーク本来の特徴を活かして、信頼性の高い又はより高速なデータ通信を行うことが可能となる。

以下に、この発明に係るビルディングブロック型のＰＬＣの好適な実施の一形態を添付図面を参照しながら詳細に説明する。

本発明に係るＰＬＣの一例を示す基本構成図（その１）が図１に示されている。同図に示されるように、このＰＬＣ１Ａは、ＰＬＣのＣＰＵ機能を実現するためのＣＰＵシステム１０１と通信用インタフェース部（Ｉ／Ｆ部）１０２とが組み込まれたＣＰＵモジュール１０と、ＰＬＣを構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステム１１１と通信用インタフェース部（Ｉ／Ｆ部）１１２とが組み込まれた複数台（この例では、３台）のデバイスモジュール１１，１１，１１と、複数回線（この例では、４回線）のシリアル通信ラインＳＬ１〜ＳＬ４の相互間におけるスイッチ機能を有するスイッチ部１２１が組み込まれたスイッチモジュール１２とを有している。

これらのモジュール１０，１１，１２は、外観がブック形状のモジュールハウジングを有しており、後に詳細に説明するように、ビルディングブロック構造を実現するために、スタッキング方式のモジュール間結合機構を介して一体的に結合されている。

そして、モジュール間結合機構を介して一体的に結合された状態においては、スイッチモジュール１２と、３台のデバイスモジュール１１，１１，１１及び１台のＣＰＵモジュール１０のそれぞれとの間は、単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ１〜ＳＬ４で結ばれている。

これにより、スイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１を周辺ノードとするスター型のシリアル通信ネットワークが構築されている。

次に、モジュール間結合機構の詳細構成について説明する。モジュール間結合機構は、スイッチモジュール１２側の結合機構と、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１のそれぞれの側の結合機構とから構成されている。

スイッチモジュールの内部詳細を示す構成図が図３に示されている。同図に示されるように、スイッチモジュール１２側の結合機構は、スイッチモジュール１２のモジュールハウジングの左右少なくともいずれか一方の側面（この例では右側の側面）に設けられ、かつ複数回線分（この例では、４回線分）の通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４）を有するスイッチモジュール側のコネクタハーフＣＮ（Ｌ）と、このスイッチモジュール１２の側のコネクタハーフＣＮ（Ｌ）の各通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４）とスイッチモジュール１２内のスイッチ部１２１の該当する通信用ポート（Ｐ１〜Ｐ４）との間を結ぶスイッチ接続線ＣＬ０１〜ＣＬ０４とを含んでいる。

一方、デバイスモジュールの内部詳細を示す構成図（その１）が図４に示されている。同図に示されるように、デバイスモジュール１１（ＣＰＵモジュール１０の場合も同様）の側の結合機構は、想定されるモジュール連結状態（図１参照）において、当該モジュールのモジュールハウジングの前記スイッチモジュール１２に近い側の側面に設けられ、かつ近い側に隣接する他のモジュールから導入されるシリアル通信ライン（ＳＬ１〜ＳＬ３）の回線数に対応する１又は２以上（この例では、３個）の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）を有する近側コネクタハーフＣＮ（Ｒ）と、想定されるモジュール連結状態（図１参照）において、当該モジュールのモジュールハウジングの前記スイッチモジュール１２に遠い側の側面に設けられ、かつ遠い側に隣接する他のモジュールへと導出されるシリアル通信ライン（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）の回線数に対応する１又は２以上の通信用端子組（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）を有する遠側コネクタハーフＣＮ（Ｌ）と、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線（この例では１回線）の通信用端子組（Ｒ１１〜Ｒ１４）と当該モジュールに組み込まれた内部システム１１１の通信用インタフェース部１１２とを結ぶ内部システム接続線ＣＬ１１と、前記近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で当該モジュールに割り当てられた１又は２以上の回線の通信用端子組を除く残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）の通信用端子組（Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）とを結ぶコネクタ間内部連絡線（ＣＬ１２，ＣＬ１３）とを含んでいる。

通信用インタフェース部（Ｉ／Ｆ部）１１２は、この例にあっては、送信時のフレーム生成及びパラレル・シリアル変換及び受信時のシリアル・パラレル変換及びデータ再生機能などを実現するＡＳＩＣ１１２ａと、送受信単系統信号と送受信差動対信号との間における変換機能を実現するためのＰＨＹ（変換素子）１１２ｂと、送信バッファや受信バッファを提供するＲＡＭ１１２ｃとを備えて構成されている。この例においてＡＳＩＣ１１２ａとＰＨＹ１１２ｂの２つの素子は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いて１つの素子で構成しても良い。

また、デバイスシステム１１１は、そのデバイスに要求される機能を実現するための回路要素を代表的に示すものであって、この例にあっては、マイクロプロセッサ（ＭＰＵ）１１１ａと、ＲＯＭ１１１ｂと、ＲＡＭ１１１ｃとから構成されている。なお、デバイスモジュールが、外部への入出力機能を伴うＩＯモジュール、アナログＩＯモジュール、プロセスＩＯモジュール等の場合には、外部ＩＯ回路が別途設けられる。

フレーム構造の説明図が図８に示されている。同図に示されるように、各モジュールが扱うフレームには、フレームの先頭であることを示すスタートコード（ＳｏＦ）８０１と、フレームの宛先を示すアドレス、リード要求、ライト要求、リード応答などを示すコマンド、１つのデータ群が複数のフレームに分割された場合の順番を示すシーケンスＮｏ．等が含まれるヘッダ（Ｈｅａｄｅｒ）８０２と、送信対象となるデータ８０３と、データ部のデータの保全性を保証するエラーチェックコード（ＣＲＣ）８０４と、フレームの末尾であることを示す終了コード（ＥｏＦ）８０５とが含まれている。

図３に戻って、スイッチモジュール１２内のスイッチ部１２１は、内部回路部１２１ａとＦＲＯＭ１２１ｂとを含んでいる。より具体的には、内部回路部１２１ａは、４回線のシリアル通信ライン（ＳＬ１〜ＳＬ４）の相互間におけるスイッチ機能を実現するための心臓部となる回路が組み込まれたＡＳＩＣ１２１１と、ＡＳＩＣ１２１１の第１〜第４ポートのそれぞれ毎に設けられた単一線／差動線対変換のための第１〜第４のＰＨＹ（変換素子）と、ＡＳＩＣ１２１１とＦＲＯＭ１２１ｂ及び設定用ツール１４とのインタフェースとして機能するインタフェース１２１３とを含んで構成される。

ＡＳＩＣ１２１１の第１〜第４ポートのそれぞれから出力される送信線Ｔｘ１〜Ｔｘ４上の信号は、第１ＰＨＹ〜第４ＰＨＹを介して、それぞれ送信用差動線対Ｔｘ１±〜Ｔｘ４±上の信号に変換され、逆にコネクタハーフＣＮ（Ｌ）の側から到来する４系統の受信用差動線対Ｒｘ１±〜Ｒｘ４±上の信号は、第１〜第４ＰＨＹを介して、４系統の受信線Ｒｘ１〜Ｒｘ４上の信号へと変換される。なお、この例にあっては、第１ＰＨＹ〜第４ＰＨＹの差動線対側のポートを通信用ポート（Ｐ１〜Ｐ４）と称している。

ＦＲＯＭ１２１ｂは、４回線のシリアル通信ラインＳＬ１〜ＳＬ４の相互間におけるスイッチ動作を実現するに際して、そのスイッチの動作態様を定義するための設定情報を記憶するメモリとして機能するものである。そして、スイッチ部１２１を構成するＡＳＩＣ１２１１は、このＦＲＯＭ１２１ｂに記憶される設定情報にて定義された動作態様にてスイッチ動作を行う。このＦＲＯＭ１２１ｂに記憶される設定情報は、ツール１４の操作で、インタフェース１２１３を介して、適宜書き換えが可能となされている。

ここで、ＦＲＯＭ１２１ｂに格納される設定情報にて定義される動作態様としては、様々なものを採用することができる。

第１の動作態様としては、スイッチ部１２１の１の通信用ポートに入力された通信フレームを、無条件で、スイッチ部１２１のあらかじめ決められた１又は２以上の通信用ポートから出力させるものである。これは、電話交換機の専用回線としての運用時の場合のようなもので、例えば、通信用ポート（Ｐ１）に到来した通信フレームを、無条件で、例えば通信用ポート（Ｐ２，Ｐ３）から出力させるようなものを意味している。

このような構成によれば、特定の１もしくは２以上の通信用ポート間は常に接続された状態に維持されるから、別途スイッチ切替用コマンド等をフレーム毎に与えずとも、一連のフレームを高速にそれらポート間でやり取りすることが可能となる。

第２の動作態様としては、スイッチ部１２１の１の通信用ポートに入力された通信フレームを、その通信フレームに含まれる宛先情報で定まるスイッチ部１２１の１又は２以上の他の通信用ポートから出力させるものである。これは、例えば通信用ポート（Ｐ２）に入力された通信フレームの先頭に、例えば宛先情報として、通信用ポート（Ｐ３，Ｐ４）が含まれていたような場合、その通信フレームを、通信用ポートＰ３及びＰ４から出力されるようなものに相当する。

このような構成によれば、各モジュールから送り出される通信フレームのそれぞれにその送り先に相当する宛先情報を付加することによって、スイッチの切り替えを各モジュール側で制御可能となる。そのため、この宛先情報を適宜に変更することによって、複数のモジュール間におけるその時々の制御状態に応じた最適な相手先とのデータ通信が可能となる。また、スイッチモジュールと２以上の回線で接続されるモジュールについては、異なる回線の通信ラインを流れるフレームに同一又は別異の宛先情報を付加することによって、その時々の制御状況に応じて、多重通信あるいは分散通信を適宜に行うことが可能となる。

第３の動作態様としては、複数の通信フレームを一連に有するシリアルデータがスイッチ部１２１の１の通信用ポートに入力され、かつその先頭フレームに宛先情報及びスイッチホールド指令が含まれているときには、その一連のフレームが、宛先情報で定まるスイッチ部１２１の１又は２以上の通信用ポートから出力完了するまでの間、そのスイッチ状態をホールドするものである。これは、例えば、多数の通信フレームを一連に有するシリアルデータがスイッチ部１２１の通信用ポート（Ｐ４）に入力され、かつその先頭フレームに宛先情報（通信用ポートＰ１，Ｐ２）及びスイッチホールド指令が含まれているときには、その一連のフレームが通信用ポート（Ｐ１，Ｐ２）から出力完了するまでの間、そのスイッチ状態をホールドするようなものに相当する。

このような構成によれば、常時は１フレーム又は数フレームの比較的短いデータを送信しつつも、特定の状況においては、多数のフレームで構成される多量のデータを一括して送信するような場合、このスイッチホールド指令を先頭フレームに含ませることによって、その多量の一連のデータに限っては、フレーム単位でのスイッチ切替操作を行うことなく、一括して指定された宛先へと送信することができる。

以上説明したモジュール間結合機構によれば、スイッチモジュール１２のハウジング右側面には左側コネクタハーフＣＮ（Ｌ）が、ＣＰＵモジュール１０の左右のハウジング側面には右側コネクタハーフＣＮ（Ｒ）及び左側コネクタハーフＣＮ（Ｌ）が、各デバイスモジュール１１のそれぞれの左右の側面には、右側コネクタハーフＣＮ（Ｒ）及び左側コネクタハーフＣＮ（Ｌ）がそれぞれ固定されているため、図１に示されるように、左から右へと順に、それらのモジュール１２，１０，１１，１１，１１を、対をなす左右のコネクタハーフＣＮ（Ｌ）及びＣＮ（Ｒ）を結合して、コネクタＣＮを完成させれば、スイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び３台のデバイスモジュール１１，１１，１１を周辺ノードとする、スター型のシリアル通信ネットワークが構築される。そのため、ＣＰＵモジュール１０とスイッチモジュール１２との間、及び３台のデバイスモジュール１１，１１，１１とスイッチモジュール１２との間のそれぞれは、いずれも専用の１回線のシリアル通信ラインで結ばれるため、それらモジュール１０，１１，１１，１１の相互間において、他のモジュールの影響を受けることなく、高速にデータのやり取りを行うことが可能となるのである。

図１に示されるＰＬＣ１Ａにおいては、ＣＰＵモジュール１０とスイッチモジュール１２とは別個のモジュールとして構成されていた。これは、各デバイスモジュールの高機能化や特殊機能化が進み、それぞれがマイクロプロセッサを内蔵するようになると、現在のＰＬＣのように、ＰＬＣの全体をＣＰＵモジュールが統括制御するのではなくて、デバイスモジュール同士でＣＰＵモジュール１０を介在することなく、データのやり取りを行うような場合も想定されることを考慮したためである。

従って、現状のＰＬＣのモジュール間通信を前提とするならば、図２に示されるように、ＣＰＵモジュールが主導権をとって各デバイスモジュールを統括制御するために、スイッチモジュール１３内にＣＰＵシステム１３１及びインタフェース部１３２を内蔵し、ＣＰＵシステム１３１とスイッチ部１３３とはスイッチモジュール１３の内部において、通信ラインＳＬ４を介して接続するようにしてもよい。

このような構成を採用すれば、ＰＬＣ全体の外観も、従前のＰＬＣと同じものとなり、ＣＰＵモジュール１３に対して１又は２以上の台数のデバイスモジュール１１がコネクタＣＮを介して連結されることとなる。

次に、フリーロケーションを可能とするためのデバイスモジュールの構成を、図５〜図７を参照しながら説明する。

図５に示されるように、近側コネクタハーフＣＮ（Ｒ）における３個の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）における３個の通信用端子組（Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４）とは、任意の隣接モジュール間における自由な結合を可能とするために同一の配列パターンとされている。

さらに、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）の中で当該モジュールに割り当てられた１つの通信用端子組（Ｒ１１〜Ｒ１４）を除く残りの２つの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）と遠側コネクタハーフＣＮ（Ｌ）の通信用端子組とを結ぶコネクタ間内部連絡線（ＣＬ１２ａ，ＣＬ１３ａ）は、近側コネクタハーフＣＮ（Ｒ）における残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）が端子組の配列順序を維持したまま、全体として、遠側コネクタハーフＣＮ（Ｌ）における通信用端子組の配列における最上位側へと、当該デバイスモジュールに割り当てられた通信回線分（１回線分）だけシフトされるように、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）とを連絡するものである。この例にあっては、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）の中で図面において上端に位置する通信用端子組（Ｒ１１〜Ｒ１４）を当該モジュールに割り当てる例を示している。そのため、近側コネクタハーフＣＮ（Ｒ）の残りの通信用端子組（Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４）を遠側コネクタハーフＣＮ（Ｌ）における通信用端子組と連絡する場合、その配列における最上位側へシフトする例として説明した。他の実施例としては、近側コネクタハーフＣＮ（Ｒ）の各回線の通信用端子組の中で図面において下端に位置する通信用端子組を当該モジュールに割り当ててもよい。その場合は、近側コネクタハーフＣＮ（Ｒ）の残りの通信用端子組を遠側コネクタハーフＣＮ（Ｌ）における通信用端子組と連絡する場合、その配列における最下位側へシフトするように構成すればよい。

このような構成を採用すれば、各モジュールの遠側コネクタハーフＣＮ（Ｌ）における最上位側の通信用端子組（Ｌ１１〜Ｌ１４）には、常に、いずれのモジュールにも割り当てられていない、空き状態にある通信用シリアルラインが現れる。そのため、全てのモジュールのコネクタ構造を上述のように構成することによって、図７に示されるように、そのモジュールが１段目、２段目、３段目のいずれに配置されようとも、そのモジュールと空き状態にあるシリアル通信ラインとの接続を自動的に行うことができ、フリーロケーションによる（モジュールによってその配置が固定されることのない自由な）モジュール配置が可能となるのである。

なお、図５の例にあっては、当該モジュールに割り当てられるシリアル通信ラインは１回線（ＳＬ１）であったが、シリアル通信ラインを２回線以上割り付ける場合には、図６に示されるように、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）との間でシフトされる通信用端子組のシフト数を、そのモジュールに割り当てられたシリアル通信ラインの割当数に応じて、増大すればよい。すなわち、図６の例においては、当該モジュールに２回線分だけシリアル通信ライン（ＳＬ１，ＳＬ２）を割り付けるため、近側コネクタハーフＣＮ（Ｒ）と遠側コネクタハーフＣＮ（Ｌ）との間において、２回線分だけ、通信用端子組をシフトさせている。より具体的には、近側コネクタハーフＣＮ（Ｒ）における上位から３個目の通信用端子組（Ｒ３１〜Ｒ３４）は、コネクタ間内部連絡線（ＣＬ１３ｂ）によって、遠側コネクタハーフＣＮ（Ｌ）の最上位の通信用端子組（Ｌ１１〜Ｌ１４）に接続されている。また、図５の例において、ＡＳＩＣ１１２ａとＰＨＹ１１２ｂの２つの素子は、ＦＰＧＡを用いて１つの素子で構成しても良い。また、図６の例においては、ＡＳＩＣ１１２ａ、ＰＨＹ１１２ｂ及びＰＨＹ１１２ｄの３つの素子を、ＦＰＧＡを用いて１つの素子で構成しても良い。

このような構成によれば、当該モジュールはシリアル通信ライン２回線分（ＳＬ１，ＳＬ２）を占有する一方、遠側コネクタハーフＣＮ（Ｌ）の最上位に位置する通信用端子組（Ｌ１１〜Ｌ１４）には、他のモジュールと同様に、空き状態にあるシリアル通信ライン（ＳＬ３）が出現することとなる。

以上説明したように、この発明のビルディングブロック型のＰＬＣによれば、ユーザの制御仕様に応じて柔軟にモジュール構成を変更できるというビルディングブロック型ＰＬＣの利点を維持しつつも、モジュール間結合機構を介して結合された状態においては、ＣＰＵシステム１３１が組み込まれたスイッチモジュール１３を中心ノードとし、複数のデバイスモジュール１１，１１・・・のそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築され（図２参照）、又はＣＰＵシステムが組み込まれていないスイッチモジュール１２を中心ノードとし、ＣＰＵモジュール１０及び複数のデバイスモジュール１１，１１・・・のそれぞれを周辺ノードとするスター型のシリアル通信ネットワークが構築される（図１参照）。

そのため、各モジュールの相互間においては、ビット間スキュー、クロストーク、グランドバウンス等の影響を受けることなく、かつ接続モジュール台数の大小に関係なく、一定の高速通信速度において、各モジュール相互間におけるデータのやり取りを行うことができる。殊に、本発明のビルディングブロック型のＰＬＣは、各シリアル通信ラインＳＬ１〜ＳＬ４の伝送速度が２Ｇｂｐｓ以上の領域において、従前のパラレル又はシリアルバス方式に比べ、性能的に有利であることが推定される。

加えて本発明のビルディングブロック型ＰＬＣにあっては、複数のデバイスモジュールの中には、それぞれ別回線の専用シリアル通信ラインに接続されるべき複数の通信用ポートと、それら複数の通信用ポートと内部のデバイスシステムとの間に介在される通信用インタフェース部とを有して、シリアル通信ラインを複数回線サポート可能とされたマルチ回線サポート型のデバイスモジュールが含まれている。

先に図６を参照して説明したデバイスモジュールが、ここで言うマルチ回線サポート型のデバイスモジュールに相当する。すなわち、図６に示されるように、このデバイスモジュールには、それぞれ２回線の専用シリアル通信ライン（ＳＬ１，ＳＬ２）に接続されるべき２個の通信用ポート（Ｐ１，Ｐ２）と、それら２個の通信用ポート（Ｐ１，Ｐ２）と内部のデバイスシステム１１１との間に介在される通信用インタフェース１１２が設けられており、この通信用インタフェース部１１２によって、シリアル通信ラインを２回線サポート可能とされている。

さらに、このマルチ回線サポート型のデバイスモジュール内の通信用インタフェース１１２は、単一系統の送信用原データに基づいて、２個の通信用ポート（Ｐ１，Ｐ２）のそれぞれから送出されるべき２系統の送信フレームを生成する送信用処理部（詳細は後述）と、２個の通信用ポート（Ｐ１，Ｐ２）のそれぞれから得られる２系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部（詳細は後述）とが含まれている。

送信用処理部の機能構成図が図９に示されている。同図に示されるように、送信用処理部は、送信バッファ９０１と、ＣＲＣ生成回路９０２と、セレクタ９０３と、データ分配回路９０４と、ｎ系統のコード変換回路９０５−１〜９０５−ｎと、同じくｎ系統のパラレル・シリアル変換回路９０６−１〜９０６−ｎと、同じくｎ系統の差動信号対生成回路９０７−１〜９０７−ｎとを含んでいる。

セレクタ９０３は、スタートコード（ＳｏＦ）８０１、送信用データ８０３、ヘッダ（Ｈｅａｄｅｒ）８０２、ＣＲＣコード８０４、終了コード（ＥｏＦ）８０５を適宜に選択してデータ分配回路９０４へと送り出す。

すると、データ分配回路９０４では、セレクタ９０３から与えられる各データ８０１〜８０５に基づいて生成された単一系統のデータを、第１回線、第２回線、・・・第ｎ回線からなるｎ系統の送信用フレームに分解する。

こうして得られたｎ系統の送信用フレームは、それぞれ該当する系統のコード変換回路９０５−１〜９０５−ｎ、パラレル・シリアル変換回路９０６−１〜９０６−ｎ、差動信号対生成回路９０７−１〜９０７−ｎを順に経由して、通信用インタフェースの各出力ポート（Ｐ１，Ｐ２，・・・Ｐｎ）から、それぞれ該当するシリアル信号ライン（ＳＬ１，ＳＬ２，・・・ＳＬｎ）へと送り出される。

このとき、データ分配回路９０４の動作モードとしては、例えば第１の動作モードと第２の動作モードとをサポートすることが考えられる。

ここで、第１の動作モードとしては、送信用処理部にて生成される複数系統の送信フレームのそれぞれには、送信用原データと同一のデータが送信用実データとして含まれており、それにより、当該デバイスモジュールとスイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データと同一のデータが重複して送信されることとなる。より詳細に説明すれば、この第１の動作モードの処理は、図１１に示されるように、送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に重複して流す場合の処理に相当する。

一方、第２の動作モードとしては、送信用処理部にて生成される複数系統の送信フレームのそれぞれには、送信用原データを複数に分割して得られた個々の分割データが送信用実データとして含まれており、それにより、当該デバイスモジュールとスイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データを複数に分割して得られた個々の分割データが分散して送信される。より詳細に説明すれば、この第２の動作モードの処理は、例えば図１２に示されるように、送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に半分ずつ流す場合の処理に相当する。

次に、受信用処理部の機能構成図が図１０に示されている。同図に示されるように、受信用処理部は、受信バッファ１００１と、ＣＲＣチェック回路１００２と、制御コード削除回路１００３と、データ組立回路１００４と、ｎ系統のコード変換回路１００５−１〜１００５−ｎと、ｎ系統のシリアル・パラレル変換回路１００６−１〜１００６−ｎと、ｎ系統の差動信号対再生回路１００７−１〜１００７−ｎを備えている。

そして、ｎ系統のシリアル通信ラインＳＬ１，ＳＬ２，・・・ＳＬｎから到来する差動信号対は、各系統の変換回路１００７−１〜１００７−ｎを介して単一系統の信号に変換された後、各系統のシリアル・パラレル変換回路１００６−１〜１００６−ｎ、コード変換回路１００５−１〜１００５−ｎを経由した後、各系統のデータの再生が行われる。

こうして再生された各系統のデータは、データ組立回路１００４によって単一系統のデータに組み立てられた後、制御コード削除回路１００３を経由して、スタートコード（ＳｏＦ）、終了コード（ＥｏＦ）等の削除が行われ、単一系統のデータに結合されて再生され、受信バッファ１００１へと格納される。

このとき、データ組立回路１００４は、第１の動作モードと第２の動作モードとをサポートするように構成することができる。

第１の動作モードにおいては、受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データの中から所定の規則に従い選ばれた１の受信データとされる。これは、先に図１１を参照して説明した送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に重複して流す場合の処理に対応する。つまり、２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に重複して流された同一のデータのうち、あらかじめ決められた一方の側のデータを常時受信するように構成すると共に、そのシリアル通信ラインに何らかの原因で不都合が生じた場合には、他方の系統のシリアル通信ラインのデータに切り替えることによって、データ通信の信頼性を担保するものである。

第２の動作モードにおいては、受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データを繋ぎ合わせてなる結合データとされる。これは、先に図１２を参照して説明したように、送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に半分ずつ流す場合の処理に対応する。すなわち、このようにして送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に半分ずつ流して送信した場合、これを受信側では繋ぎ合わせることによって、元の送信用原データを再生するのである。これにより、単一系統のデータを２系統に分離して高速に伝送しつつも、これを受ける側においては、適確に再生することができるのである。

なお、以上の実施形態においては、本願発明をスタッキング型のモジュール間結合機構を採用するビルディングブロック型のＰＬＣに採用したが、本発明は、従前のバックプレーン方式のモジュール間結合機構を採用するビルディングブロック型ＰＬＣにも広く適用することが可能である。

本願発明をバックプレーン方式のモジュール間結合機構を採用するビルディングブロック型ＰＬＣに適用した一例が図１６に示されている。同図に示されるように、このＰＬＣ３Ａは、ＰＬＣのＣＰＵ機能を実現するためのＣＰＵシステム３０１と通信用インタフェース部（Ｉ／Ｆ部）３０２とが組み込まれたＣＰＵモジュール３０と、ＰＬＣを構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステム３１１と通信用インタフェース部（Ｉ／Ｆ部）３１２とが組み込まれた複数台（この例では、３台）のデバイスモジュール３１，３１，３１と、複数回線（この例では、４回線）のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４の相互間におけるスイッチ機能を有するスイッチ部３２１が組み込まれたスイッチモジュール３２と、それらのシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４が敷設されたバックプレーン３４とを有している。

これらのモジュール３０，３１，３２は、先に図１を参照して説明したモジュール１０，１１，１２と同様な機能を有するものであり、従来と同様の外観がブック形状のモジュールハウジングを有し、後に詳細に説明するように、ビルディングブロック構造を実現するために、バックプレーン方式のモジュール間結合機構を介して一体的に結合されている。

そして、モジュール間結合機構を介して一体的に結合された状態においては、スイッチモジュール３２と、３台のデバイスモジュール３１，３１，３１及び１台のＣＰＵモジュール３０のそれぞれとの間は、バックプレーン３４上に敷設された単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４で結ばれている。

これにより、スイッチモジュール３２を中心ノードとし、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１を周辺ノードとするスター型のシリアル通信ネットワークが構築されている。

次に、モジュール間結合機構の詳細構成について説明する。モジュール間結合機構は、スイッチモジュール３２側の結合機構と、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１のそれぞれの側の結合機構と、バックプレーン３４側の結合機構とから構成されている。図示例の場合、それらの結合機構は、ＣＰＵモジュール用のコネクタＣＮ０と、スイッチモジュール用のコネクタＣＮ２と、デバイスモジュール用の３個のコネクタＣＮ１，ＣＮ１，ＣＮ１とを含んでいる。

バックプレーン３４は、左右方向へと細長い長方形状の支持基板であり、このバックプレーン上には、長手方向に沿って適当な間隔で、左から順に、スイッチモジュール用のコネクタＣＮ２のバックプレーン側コネクタハーフＣＮ２ｂ、ＣＰＵモジュール用のコネクタＣＮ０のバックプレーン側コネクタハーフＣＮ０ｂ、３個のデバイスモジュール用のバックプレーン側コネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂが配置されている。

そして、バックプレーン３４上には、スイッチモジュール用の１個のバックプレーン側コネクタハーフＣＮ２ｂとデバイスモジュール用の３個のバックプレーン側コネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂとの間をそれぞれ繋ぐ３回線のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３と、スイッチモジュール用の１個のバックプレーン側コネクタハーフＣＮ２ｂと１個のＣＰＵモジュール用のバックプレーン側コネクタハーフＣＮ０ｂとの間を繋ぐ１回線のシリアル通信ラインＳＬ２４とが敷設されている。

一方、外観がブック形状を有するスイッチモジュール３２のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ２ｂと対をなすモジュール側コネクタハーフＣＮ２ｍが、同様な形状を有するＣＰＵモジュール３０のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ０ｂと対をなすモジュール側のコネクタハーフＣＮ０ｍが、さらに同様な形状を有する３台のデバイスモジュール３１，３１，３１のハウジングの背面には、バックプレーン側のコネクタハーフＣＮ１ｂ，ＣＮ１ｂ，ＣＮ１ｂと対をなすモジュール側のコネクタハーフＣＮ１ｍ，ＣＮ１ｍ，ＣＮ１ｍが取り付けられている。

そして、モジュール側コネクタハーフＣＮ２ｍとスイッチ部３２１との間は、バックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４の延長線となる、４回線のモジュール内シリアル通信ラインＣＬ０１，ＣＬ０２，ＣＬ０３，ＣＬ０４にて結ばれ、モジュール側コネクタハーフＣＮ０ｍとインタフェース（Ｉ／Ｆ）部３０２との間は、バックプレーン３４上のシリアル通信ラインＳＬ２４の延長線となる、モジュール内シリアル通信ラインＣＬ１４にて結ばれ、モジュール側コネクタハーフＣＮ１ｍとインタフェース（Ｉ／Ｆ）部３１２との間は、バックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３の延長線となる、モジュール内シリアル通信ラインＣＬ１１，ＣＬ１２，ＣＬ１３にて結ばれている。

以上の構成において、バックプレーン３４と各もジュール３２，３０，３１，３１，３１とをコネクタＣＮ２，ＣＮ０，ＣＮ１，ＣＮ１，ＣＮ１を介して結合すると、スイッチモジュール３２と、３台のデバイスモジュール３１，３１，３１及び１台のＣＰＵモジュール３０のそれぞれとの間は、バックプレーン３４上に敷設された単一回線又は複数回線（この例では、単一回線）の専用シリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３，ＳＬ２４で結ばれ、スイッチモジュール３２を中心ノードとし、ＣＰＵモジュール３０及び３台のデバイスモジュール３１，３１，３１を周辺ノードとするスター型のシリアル通信ネットワークが構築される。

図１６に示されるＰＬＣ３Ａにおいては、ＣＰＵモジュール３０とスイッチモジュール３２とは別個のモジュールとして構成されていた。これは、各デバイスモジュールの高機能化や特殊機能化が進み、それぞれがマイクロプロセッサを内蔵するようになると、現在のＰＬＣのように、ＰＬＣの全体をＣＰＵモジュールが統括制御するのではなくて、デバイスモジュール同士でＣＰＵモジュール１０を介在することなく、データのやり取りを行うような場合も想定されることを考慮したためである。

従って、現状のＰＬＣのモジュール間通信を前提とするならば、図１７に示されるＰＬＣ３Ｂのように、ＣＰＵモジュールが主導権をとって各デバイスモジュールを統括制御するために、スイッチモジュール３３内にＣＰＵシステム３３１及びインタフェース部３３２を内蔵し、ＣＰＵシステム３３１とスイッチ部３３３とはスイッチモジュール３３の内部において、通信ラインＳＬ０４を介して接続するようにしてもよい。

このような構成を採用すれば、ＰＬＣ全体の外観も、従前のＰＬＣと同じものとなり、ＣＰＵモジュール３３に対して１又は２以上の台数（図では３台）のデバイスモジュール３１，３１，３１がバックプレーン３４上のシリアル通信ラインＳＬ２１，ＳＬ２２，ＳＬ２３を介して連結されることとなる。なお、図１７において、ＣＮ３はバックプレーン３４とＣＰＵモジュール３３とを結合するコネクタ、ＣＮ３ｍはそのモジュール側コネクタハーフ、ＣＮ３ｂはそのバックプレーン側コネクタハーフである。

図１６及び図１７に示される構成においては、スイッチ部をモジュール側に組み込むことにより、スイッチ部を含むモジュールが故障したような場合には、そのスイッチ部を含むモジュールだけを交換すれば、直ちにシステムを回復できる利点があるが、その反面、バックプレーン上の面積をその分だけ占有すると言う不都合がある。

これに対して、図１８に示されるＰＬＣ３Ｃによれば、スイッチ部３２２を構成する回路部はバックプレーン上に搭載されているため、バックプレーン３４上をスイッチ部を含むモジュールが占有しないと言う利点がある。

また、以上の実施形態においては、スイッチモジュールに対して、図中右側へと順次他のモジュールを結合するように構成したが、スイッチモジュールを中心として、左右両側へと他のモジュールを順に連結するように構成すれば、スイッチモジュールから各デバイスモジュールへのシリアル通信線の長さがより短くなり、特に２Ｇｂｐｓ以上の伝送速度で通信を行うＰＬＣにあっては、信号ラインの設計が容易となると思われる。

本発明によれば、基本的にはシリアル通信であるから、マルチドロップ接続されたパラレルバスを使用する場合のように、ビット間スキュー、クロストーク、グランドバウンスの影響を考慮する必要がなく、またバスラインではなくて、専用のシリアル通信ラインであるから、スイッチ部のスイッチング能力さえ適切に設計すれば、接続モジュール数の増加に伴い転送性能が低下することもなくなり、加えて各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とすれば、個々のモジュールの転送容量に応じて、最適なデータ通信能力を確保することができると言う効果を有する。

加えて、この発明によれば、単一系統の送信用原データをそのまま単一系統のシリアル通信ラインへと送り出すのではなくて、単一系統の通信用原データと複数回線のシリアル通信ラインとを適宜関係づけることができるため、ＰＬＣの運転中におけるその時々の状況に応じて、最適な送信方式を採用することができる。また、複数回線のシリアル通信ラインのそれぞれから得られる複数系統の受信フレームを、それぞれ個別に切り替えて受信するのではなくて、それら複数系統の受信フレームを単一系統の受信用データと関連づけて受信できるため、送信時と同様に受信時にあっても、ＰＬＣの運転中のその時々の状況に応じて、最適な受信方式を採用することができる。

すなわち、各デバイスモジュール又はＣＰＵモジュールとスイッチモジュールとの間のシリアル通信ラインを並列な複数回線とし、なおかつマルチ回線サポート型のデバイスモジュール内の通信用インタフェースとして、単一系統の送信用原データに基づいて、複数の通信用ポートのそれぞれから送出されるべき複数系統の送信フレームを生成する送信用処理部と、複数の通信用ポートのそれぞれから得られる複数系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部を含むように構成すれば、１の送信データ又は受信データを複数の回線のシリアル通信ラインと関連づけることができ、スター型シリアルネットワーク本来の特徴を活かして、信頼性の高い又はより高速なデータ通信を行うことが可能となる。

本発明に係るＰＬＣの構成図（その１）である。 本発明に係るＰＬＣの構成図（その２）である。 スイッチモジュールの内部詳細を示す構成図である。 デバイスモジュールの内部詳細を示す構成図（その１）である。 デバイスモジュールの内部詳細を示す構成図（その２）である。 デバイスモジュールの内部詳細を示す構成図（その３）である。 モジュール毎に通信ラインがシフトされていく様子の説明図である。 フレーム構造の説明図である。 送信用処理部の機能構成図である。 受信用処理部の機能構成図である。 送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に重複して流す場合の処理の説明図である。 送信用データを２系統のシリアル通信ライン（ＳＬ１，ＳＬ２）に半分ずつ流す場合の処理の説明図である。 パラレルバス方式でモジュール間通信を行うＰＬＣの説明図である。 シリアルバス方式でモジュール間通信を行うＰＬＣの説明図である。 バケツリレー方式でモジュール間通信を行うＰＬＣの説明図である。 本発明に係るＰＬＣの構成図（その３）である。 本発明に係るＰＬＣの構成図（その４）である。 本発明に係るＰＬＣの構成図（その５）である。

符号の説明

１Ａ，１Ｂ ＰＬＣ
２Ａ，２Ｂ，２Ｃ ＰＬＣ
３Ａ，３Ｂ，３Ｃ ＰＬＣ
１０ ＣＰＵモジュール
１１ デバイスモジュール
１２ スイッチモジュール
１３ ＣＰＵモジュール
１４ ツール
３０ ＣＰＵモジュール
３１ デバイスモジュール
３２ スイッチモジュール
３３ ＣＰＵモジュール
３４ バックプレーン
１０１ ＣＰＵシステム
１０２ 通信用インタフェース部
１１１ デバイスシステム
１１１ａ ＭＰＵ
１１１ｂ ＲＯＭ
１１１ｃ ＲＡＭ
１１２ 通信用インタフェース部
１１２ａ ＡＳＩＣ
１１２ｂ，１１２ｄ ＰＨＹ（変換回路）
１１２ｃ ＲＡＭ
１２１ スイッチ部
１２１ａ 内部回路部
１２１ｂ ＦＲＯＭ
１３１ ＣＰＵシステム
１３２ 通信用インタフェース部
１３３ スイッチ部
３０１ ＣＰＵシステム
３０２ 通信用インタフェース部
３１１ デバイスシステム
３１２ 通信用インタフェース部
３２１ スイッチ部
３２２ スイッチ部
３３１ ＣＰＵシステム
３３２ 通信用インタフェース部
３３３ スイッチ部
１２１１ ＡＳＩＣ
１２１２−１〜１２１２−４ 第１〜第４ＰＨＹ（変換回路）
ＣＬ０１〜ＣＬ０４ スイッチ接続線
ＣＬ１１，ＣＬ１２ｂ 内部システム接続線
ＣＬ１２，ＣＬ１３，ＣＬ１２ａ，ＣＬ１３ａ，ＣＬ１３ｂ コネクタ間内部連絡線
ＣＮ コネクタ
ＣＮ（Ｌ） 左側コネクタハーフ
ＣＮ（Ｒ） 右側コネクタハーフ
Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４ 左側コネクタハーフの通信用端子組
Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４ 右側コネクタハーフの通信用端子組
Ｒｘ１±〜Ｒｘ４± 受信用差動対ライン
ＳＬ１〜ＳＬ４ シリアル通信ライン
Ｔｘ１±〜Ｔｘ４± 送信用差動対ライン
（Ｐ１）〜（Ｐ４） 通信用ポート
ＳＬ２１〜ＳＬ２４ バックプレーン上のシリアル通信ライン
ＣＮ０〜ＣＮ２ コネクタ
ＣＮ０ｂ〜ＣＮ２ｂ バックプレーン側のコネクタハーフ
ＣＮ０ｍ〜ＣＮ２ｍ モジュール側のコネクタハーフ
ＣＬ０１〜ＣＬ０４，ＣＬ１１〜ＣＬ１４ モジュール内シリアル通信ライン

Claims (6)

1. 複数回線のシリアル通信ライン間におけるスイッチ機能を有するスイッチ部が組み込まれたスイッチモジュールと、
   制御装置を構成するＩＯモジュールや各種特殊機能モジュール等のデバイスモジュールの機能を実現するためのデバイスシステムがそれぞれ組み込まれた複数のデバイスモジュールとを有し、かつ
   前記スイッチモジュール内には、又は、前記スイッチモジュールとは別に設けられたＣＰＵモジュール内には、制御装置のＣＰＵ機能を実現するためのＣＰＵシステムが組み込まれており、
   前記ＣＰＵシステムが組み込まれているスイッチモジュール及び前記複数のデバイスモジュール、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュール、前記ＣＰＵモジュール、及び前記複数のデバイスモジュールは、ビルディングブロック構造を実現するために、所定のモジュール間結合機構を介して一体的に結合されており、かつ
   前記モジュール間結合機構を介して一体的に結合された状態においては、前記ＣＰＵシステムが組み込まれているスイッチモジュールと前記複数のデバイスモジュールのそれぞれとの間、又は前記ＣＰＵシステムが組み込まれていないスイッチモジュールと前記ＣＰＵモジュール及び前記複数のデバイスモジュールのそれぞれとの間は、単一回線又は複数回線の専用シリアル通信ラインで結ばれており、
   前記複数のデバイスモジュールの中には、
   それぞれ別回線の専用シリアル通信ラインに接続されるべき複数の通信用ポートと、それら複数の通信用ポートと内部のデバイスシステムとの間に介在される通信用インタフェース部とを有して、シリアル通信ラインを複数回線サポート可能とされたマルチ回線サポート型のデバイスモジュールが含まれており、かつ
   前記マルチ回線サポート型のデバイスモジュール内の通信用インタフェースは、
   単一系統の送信用原データに基づいて、複数の通信用ポートのそれぞれから送出されるべき複数系統の送信フレームを生成する送信用処理部と、
   複数の通信用ポートのそれぞれから得られる複数系統の受信フレームに基づいて、単一系統の受信用データを生成する受信用処理部とが含まれている、ことを特徴とするビルディングブロック型の制御装置。
2. 前記送信用処理部にて生成される複数系統の送信フレームのそれぞれには、前記送信用原データと同一のデータが送信用実データとして含まれており、それにより、当該デバイスモジュールと前記スイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データと同一のデータが重複して送信される、ことを特徴とする請求項１に記載のビルディングブロック型の制御装置。
3. 前記送信用処理部にて生成される複数系統の送信フレームのそれぞれには、前記送信用原データを複数に分割して得られた個々の分割データが送信用実データとして含まれており、それにより、当該デバイスモジュールと前記スイッチモジュールとを結ぶ複数回線のシリアル通信ラインのそれぞれには、送信用原データを複数に分割して得られた個々の分割データが分散して送信される、ことを特徴とする請求項１に記載のビルディングブロック型の制御装置。
4. 前記受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データの中から所定の規則にしたがい選ばれた１の受信データとされる、ことを特徴とする請求項１に記載のビルディングブロック型の制御装置。
5. 前記受信用処理部にて生成される単一系統の受信用データは、複数系統の受信フレームのそれぞれに含まれる受信データを繋ぎ合わせてなる結合データとされる、ことを特徴とする請求項１に記載のビルディングブロック型の制御装置。
6. 前記各シリアル通信ラインの伝送速度が２Ｇｂｐｓ以上である、ことを特徴とする請求項１〜５のいずれかに記載のビルディングブロック型の制御装置。

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