CN104618053A - 基于wdm的信号互连方法及基带单元 - Google Patents
基于wdm的信号互连方法及基带单元 Download PDFInfo
- Publication number
- CN104618053A CN104618053A CN201510002281.9A CN201510002281A CN104618053A CN 104618053 A CN104618053 A CN 104618053A CN 201510002281 A CN201510002281 A CN 201510002281A CN 104618053 A CN104618053 A CN 104618053A
- Authority
- CN
- China
- Prior art keywords
- signal
- base
- band processing
- light carrier
- district
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Optical Communication System (AREA)
Abstract
本发明实施例公开了一种基于WDM的信号互连方法及基带单元，该方法包括：各个基带处理板卡将需要互连的信号划分为低速信号，并行高速信号和串行高速信号，并对并行高速信号进行并行转串行处理，对低速信号进行时分复用处理，再将得到的各类信号进行电/光转换分别调制至λA光载波，λB光载波和λC光载波，并基于WDM技术将λA光载波，λB光载波和λC光载波耦合至同一根光纤，通过该光纤传输至背板板卡上的FPGA进行相应的处理；本申请采用基于WDM技术实现了基带处理板卡，主控制板卡与背板板卡的信号互连，大大降低了板卡间接口的互连复杂度，并能够有效的提高信号完整性和EMC能力，也更加有利于大数据吞吐量的应用。
Description
技术领域
本发明涉及通信技术领域，更具体的说，是涉及一种基于WDM(WavelengthDivision Multiplexing，波分复用)的信号互连方法及基带单元。
背景技术
随着无线通信技术的飞速发展，带宽的需求也随之增长，为了支持大数据量通信，现有技术是通过在不同印制电路板卡(PCB，Printed Circuit Board)间进行信号互连，以满足大的吞吐量要求。由于PCB板间互连通道数目和速率制约着板间互连接口数据吞吐量的大小，所以在PCB板间进行互连设计时需要对接口的传输带宽进行考虑。
目前，在基带单元(BBU，BaseBand Unit)上业务电路板卡，如基带处理板卡间的信号互连需要通过背板进行转换，其主要通过在基带处理板卡,主控板板卡与背板板卡上安装配套的高低速连接器的方式来实现电气互连。现有技术中通常采用两种方式来增加带宽：一种方式，是通过增加信号传输通道的数量，即增加不同板卡间的铜互连线的数量，但是，采用该种专用集成电路方式的管脚数目会越来越多，PCB的层数也会增加，从而使得业务电路板卡间的信号互连复杂度和成本增加；另一种方式，是通过提高设备交换转发的线速，如使用更高速率的输入输出接口电路等，采用这种方式会引发业务电路板卡间的信号互连的信号完整性问题，从而增加整个物理链路的设计难度。此外，高速背板的设计也面临着复杂的信号完整性及EMC(Electro Magnetic Compatibility，电磁兼容)问题。
由上述可知，采用现有技术的方式进行业务电路板卡间的信号互连，不可避免的引发一系列的增加设备设计和制造的复杂度，增加成本，增加PCB设计难度，以及不可避免的高速电信号传输时带来的信号完整性问题和EMC问题。
发明内容
有鉴于此，本发明提供了一种基于WDM的信号互连方法及基带单元，以克服由于现有技术中采用增加信号传输通道数量或采用高速电信号传输时，导致的增加系统设计复杂度，增加制造成本，增加PCB设计难度，以及不可避免的高速电信号传输时带来的信号完整性和EMC问题。
为实现上述目的，本发明提供如下技术方案：
一种基于波分复用WDM的信号互连方法，应用于基带单元，所述基带单元包括：基带处理单元基带处理板卡组、主控板单元主控板板卡和背板板卡，所述基带处理单板卡组至少包括二块基带处理板卡，所述基带处理板卡组，所述主控板板卡通过光纤与所述背板板卡相连，该方法包括：
所述基带处理板卡组内的各个基带处理板卡将基带处理板内需要进行板卡间互连的信号分为低速信号，并行高速信号和串行高速信号，所述基带处理板卡对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；
各个所述基带处理板卡对各自处理得到的所述第一信号，所述串行高速信号和所述第二信号进行电/光转换；
各个所述基带处理板卡将经电/光转换后的第一信号调制至λA光载波，将经电/光转换后的串行高速信号调制至λB光载波，将经电/光转换后的第二信号调制至λC光载波，基于WDM技术将所述λA光载波，λB光载波和λC光载波耦合至同一根光纤并通过所述光纤传输至所述背板板卡；其中，每一个所述基带处理板卡与所述背板板卡通过一根光纤连接；
所述背板板卡基于WDM技术对接收的经由同一根所述光纤传输的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号；
所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述背板板卡上的第五现场可编程逻辑门阵列FPGA区处理后转发。
优选的，所述主控板板卡监控所述基带处理板卡组内各个基带处理板卡的基带数据流量，当所述基带处理板卡组内任一基带处理板卡基带数据流量大于阈值时，确定其为数据拥塞基带处理板卡；
所述主控板板卡向所述第五FPGA区发送基带处理拥塞处理请求信息；
所述第五FPGA区接收所述基带处理拥塞处理请求信息，并依据所述基带处理拥塞处理请求信息将接收的所述数据拥塞基带处理板卡上的信号，转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行协同处理。
优选的，所述基带处理板卡上划分有FPGA区和以太网交换区；
所述基带处理板卡将所述并行高速信号引入所述FPGA区，在所述FPGA区内对所述并行高速信号进行并行转串行处理，获得第一信号；
所述基带处理板卡将所述低速信号引入所述FPGA区进行时分复用处理，获得第二信号；
所述基带处理板卡将所述串行高速信号引入所述以太网交换区进行转发。
优选的，各个所述基带处理板卡上设置有电/光转换芯片，各个所述基带处理板卡对各自接收到的所述第一信号，所述串行高速信号和所述第二信号进行电/光转换，包括：
采用速率为10Gbps或速率大于10Gbps的电/光转换芯片对所述第一信号进行电/光转换；
采用速率为1.25Gbps或2.5Gbps的电/光转换芯片对所述串行高速信号和所述第二信号进行电/光转换。
优选的，所述背板板卡对应各个基带处理板卡划分有相应的基带处理区，对应各个基带处理板卡的基带处理区设置有光/电转换芯片，所述背板板卡基于WDM技术对经过分离处理获取的所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号，包括：
采用速率为10Gbps或速率大于10Gbps的光/电转换芯片对所述所述λA光载波进行光/电转换，得到还原后的第一信号；
采用速率为1.25Gbps或2.5Gbps的光/电转换芯片对所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号和第二信号。
优选的，所述背板板卡上划分有第五现场可编程逻辑门阵列FPGA区，且所述第五FPGA区设置有对应各个基带处理板卡的接口Port H，接口Port L和接口PortGE，所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入第五现场可编程逻辑门阵列FPGA处理后转发，包括：
所述背板板卡将还原后的所述第一信号通过对应的接口Port H引入所述第五FPGA区，在所述第五FPGA区内对所述第一信号进行串行转并行处理，得到对应的并行高速信号后转发；
所述背板板卡将还原后的所述第二信号通过对应的接口Port L引入所述第五FPGA区，在所述第五FPGA区内对所述第二信号进行时分解复用处理，得到对应的低速信号后转发；
所述背板板卡将还原后的所述串行高速信号通过对应的接口Port Ge引入所述第五FPGA区后转发。
一种基带单元，包括：基带处理板卡组，主控板板卡和背板背板板卡；
所述基带处理板卡组至少包括二块基带处理板卡，每一个所述基带处理板卡与所述背板板卡间通过一根光纤连接；
各个所述基带处理板卡内包含需要进行板卡间互连的低速信号，并行高速信号和串行高速信号，所述基带处理板卡，用于对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；以及对所述第一信号，所述串行高速信号和所述第二信号进行电/光转换，并将转换后的第一信号调制至λA光载波，将转换后的串行高速信号调制至λB光载波，将转换后的第二信号调制至λC光载波；以及基于波分复用WDM技术耦合所述λA光载波，λB光载波和λC光载波至同一根光纤并通过所述光纤传输至所述背板板卡；
所述背板板卡上划分有与所述基带处理板卡组中的基带处理板卡分别通过光纤对应连接的基带处理区，及第五现场可编程逻辑门阵列FPGA区，及对应所述主控板板卡划分有主控板区；
所述基带处理区，用于基于WDM技术对接收的经由同一根光纤传输的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到并将还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述第五FPGA区处理后转发；
其中，所述光纤依据光纤波长可划分为λA光载波，λB光载波和λC光载波三组光载波，每一组所述光载波内至少分配2个波长，分别用于所承载信号的发送和接收。
优选的，所述主控板板卡上至少划分有第四FPGA区和以太网交换区，及与所述第四FPGA区和所述以太网交换区的输出接口相连的电/光转换芯片，合波器；
所述第四FPGA区包括接口Port A和接口Port B，所述接口Port A，用于将在所述第四FPGA区内进行时分复用处理后的信号发送至对应的电/光转换芯片上进行转换，以使转换后的信号调制到λD光载波上；
所述接口Port B，用于将所述第四FPGA区接收到的基带池配置管理信息发送至对应电/光转换芯片上进行转换，以使转换后的基带池配置管理信号调制至λE光载波上；所述基带池配置管理信号携带有当前是否存在数据拥塞基带处理板卡的信息及对应是否对所述基带处理板卡组内的基带处理板卡进行数据协同调度的基带处理拥塞处理请求信息；
所述以太网交换区，用于将接收到的业务数据和控制信令发送至对应的电/光转换芯片进行转换，以使转换后的信号调制到λF光载波上；
所述合波器，用于基于WDM技术将所述λD光载波、所述λE光载波和所述λF光载波耦合至同一根光纤上，并通过所述光纤与所述背板板卡上的主控板区相连；
所述主控板区上设置有分波器和对应所述λD光载波、所述λE光载波和所述λF光载波的光/电转换芯片，所述分波器，用于接收并基于WDM技术对耦合后的λD光载波、λE光载波和λF光载波进行分波处理，得到对应所述λD光载波、所述λE光载波和所述λF光载波，并发送至对应的光/电转换芯片；
对应所述λD光载波、所述λE光载波和所述λF光载波的所述光/电转换芯片，用于对各自输入的光载波进行光电转换，并将得到的经过时分复用处理的信号，基带池配置管理信号和经以太网交换区传输的业务数据和控制信令发送至第五FPGA区；
第五FPGA区，用于依据所述基带池配置管理信号判断，当所述基带池配置管理信号中携带有基带处理拥塞处理请求信息时，确定所述基带处理拥塞处理请求信息对应的发生数据拥塞的基带处理板卡，并将接收到的发生数据拥塞的基带处理板卡上的信号转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行处理，以及将所述业务数据和控制信令传送至各个所述基带处理板卡。
优选的，所述基带处理板卡组至少包括二块基带处理板卡，且每一个基带处理板卡上至少划分有现场可编程逻辑门阵列FPGA区和以太网交换区，并设置有对应的电/光转换芯片和合波器；
所述基带处理板卡内的FPGA区，用于对输入的并行高速信号进行并行转串行处理，得到第一信号，并将所述第一信号通过Port H接口发送至采用速率为10Gbps或速率大于10Gbps的电/光转换芯片；对输入的低速信号进行时分复用处理，得到第二信号，并将所述第二信号通过Port L接口发送至采用速率为1.25Gbps或2.5Gbps的电/光转换芯片；
所述采用速率为10Gbps或速率大于10Gbps的电/光转换芯片，用于对所述第一信号进行电/光转换，并将转换后的第一信号调制至λA光载波；
所述基带处理板卡内的以太网交换区，用于对输入的串行高速信号转发至采用速率为1.25Gbps或2.5Gbps的电/光转换芯片；
所述采用速率为1.25Gbps或2.5Gbps的电/光转换芯片，用于对所述第二信号和所述串行高速信号进行电/光转换，并将转换后的第二信号调制至λC光载波，将转换后的串行高速信号调制至λB光载波；
所述基带处理板卡内的合波器，用于基于WDM技术将所述基带处理板卡内的所述λA光载波，λB光载波和λC光载波耦合至连接所述背板板卡上对应基带处理区的同一根光纤中。
优选的，包括：所述背板板卡上划分有与所述基带处理板卡组内的各个基带处理板卡分别通过光纤对应连接的基带处理区，各个所述基带处理区内设置有对应的分波器和光/电转换芯片；
所述背板板卡上的第五FPGA区设置有分别对应各个所述基带处理区的接口Port H，接口Port L和接口Port GE；
所述背板板卡上的各个所述基带处理区内各自的分波器，用于基于WDM技术对接收的耦合光载波进行分离处理，获取对应的λA光载波，λB光载波和λC光载波，并将所述λA光载波，所述λB光载波和所述λC光载波发送至对应区域内的光/电转换芯片；
各个所述基带处理区内各自的采用速率为10Gbps或速率大于10Gbps的光/电转换芯片，用于对输入的所述所述λA光载波进行光/电转换，得到还原后的第一信号，并将所述第一信号通过对应的接口Port H输入所述第五FPGA区；
各个所述基带处理区内各自的采用速率为1.25Gbps或2.5Gbps的光/电转换芯片，用于对输入的所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号和第二信号。并将还原后的第二信号通过对应的接口Port L输入所述第五FPGA区，将还原后的串行高速信号通过对应的接口Port Ge输入所述第五FPGA区；
所述第五FPGA区，用于对输入的串行高速信号进行转发；对输入的还原后的第一信号进行进行串行转并行处理，得到对应的并行高速信号后转发；对所述第二信号进行时分解复用处理，得到对应的低速信号后转发。
经由上述的技术方案可知，与现有技术相比，本申请实施例公开了一种基于WDM的信号互连方法及基带单元，该方法对各个基带处理板卡内需要和背板板卡进行互连的信号划分为低速信号，并行高速信号和串行高速信号三类，然后，对并行高速信号进行并行转串行处理得到第一信号，对低速信号进行时分复用处理得到第二信号；然后，再将得到的第一信号，串行高速信号和第二信号进行电/光转换，将经电/光转换后的第一信号调制至λA光载波，将经电/光转换后的串行高速信号调制至λB光载波，将经电/光转换后的第二信号调制至λC光载波，并基于波分复用WDM技术耦合所述λA光载波，λB光载波和λC光载波至同一根光纤并通过该光纤传输至背板背板板卡进行相应的处理并通过现场可编程逻辑门阵列FPGA区进行转发。
本申请采用基于WDM技术的光纤实现每一个基带处理板卡与背板板卡的连接，并将传统的高速背板信号互连用FPGA来代替，这样不仅可替代现有技术中多个高低速连接器，降低成本和PCB设计难度，同时大大简化了板卡间接口的互连设置和高速背板的设计，能够有效的提高信号完整性和EMC能力，也更加有利于满足大的数据吞吐量要求。另外，由于板卡间之间采用光信号进输出，与现有技术中采用电信号的传输方式相比，本申请在传输速率，带宽和距离上都得到了极大的提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例公开的室内基带处理设备BBU的框图；
图2为本申请实施例公开的一种基于WDM的信号互连方法的流程图；
图3为本申请实施例公开的室内基带处理设备BBU的结构示意图。
具体实施方式
以下为本申请说明书中涉及的英文缩写的中英文解释：
BBU：BaseBand Unit，基带单元；
SRIO：Serial Rapid I/O，串行高速输入输出；
SRIO 4X：将4路Serial Rapid I/O 1X数据并联成一路SRIO 4X的数据，并联后数据速率提升为单路速率4倍的传输模式；
SGMII：Serial Gigabit Media Independent Interface，串行千兆位介质无关接口；
GE SWITCH：千兆以太网交换；
SRIO SWITCH：串行高速输入输出交换；
FPGA：Field Programmable Gate Array，现场可编程逻辑门阵列；
WDM：Wavelength Division Multiplexing，波分复用；
SMF：Single-mode Fiber，单模光纤；
RRU:Remote RF Unit，射频远端单元；
IR:Interface between the RRU and the BBU，BBU和RRU的有线互连接口。
下面将结合本发明实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
由背景技术可知，现有技术中通过在基带处理板卡,主控板板卡与背板上安装配套的高低速连接器的方式实现电气互连，通常有两种方式来增加宽带，但是现有技术中用于增加宽带的方式不可避免的会引发一系列的增加成本，突出走线难度，以及不可避免的高速电信号传输时带来的信号完整性问题。因此，本申请实施例公开了一种基于WDM的信号互连方法及基带单元，以克服现有技术中所存在的问题，具体实施例如下。
实施例一
本申请公开的一种基于波分复用WDM的信号互连方法主要应用于室内基带处理设备BBU上，所述BBU设备如图1所示，主要包括：
基带处理板卡组1，设置有主控板的板卡2，背板板卡3，电源板卡(图中未示出)和风扇板卡(图中未示出)，所述基带处理板卡组1至少包括两块基带处理板卡，在本申请以所述基带处理板卡组1内包含三块基带处理板卡为例，图中示出为第一基带处理板卡11，第二基带处理板卡12，第三基带处理板卡13，但并不仅限于此，也可以包含更多块基带处理板卡，通常情况下会设置两块至六块基带处理板卡。
所述基带处理板卡组1，所述主控板板卡3通过光纤(图中用SMF示出)与所述背板板卡2相连，且所述基带处理板卡组内的每一个所述基带处理板卡与所述背板板卡通过一根光纤(SMF)连接。
所述背板板卡2上对应上述第一基带处理板卡11划分有基带处理1区，对应上述第二基带处理板卡12划分有基带处理2区，对应上述第三基带处理板卡13划分有基带处理3区，对应上述主控板板卡3划分有主控板区4，以及第五FPGA区55，其中，该基带处理1区，基带处理2区，基带处理3区和主控板区4的信号直接通过PCB走线与FPGA互连。
基于上述图1示出的BBU设备，如图2所示，为本申请公开的基于WDM的信号互连方法流程图，主要包括以下步骤：
步骤S101，所述基带处理板卡组内的各个基带处理板卡内需要进行板卡间互连的信号分为低速信号，并行高速信号(如SRIO 4这种模式的高速信号)和串行高速信号(如SGMI这种模式的高速信号)三类，各个所述基带处理板卡对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；
在步骤S101中，各个基带处理板卡通过IR接口接收来自RRU的基带信号，本申请中各个基带处理板卡上需要经过背板互连的信号分为低速信号，并行高速信号和串行高速信号三类，由各个基带处理板卡对该三类信号执行相应的处理。其中，该并行高速信号由IR接口传输的高速串行数据经过FPGA变换成的，这个并行信号也就是进行板间互连以实现基带池功能的信号。
步骤S102，各个所述基带处理板卡对各自处理得到的所述第一信号，所述串行高速信号和所述第二信号进行电/光转换；
在步骤S102中，各个基带处理板卡将执行步骤S101后得到的第一信号，串行高速信号和第二信号进行电/光转换，以满足后续能够通过光纤传输至背板板卡的要求。
步骤S103，各个所述基带处理板卡将经电/光转换后的第一信号调制至λA光载波，将经电/光转换后的串行高速信号调制至λB光载波，将经电/光转换后的第二信号调制至λC光载波，基于WDM技术将所述λA光载波，λB光载波和λC光载波耦合至同一根光纤并通过所述光纤传输至所述背板板卡；
在步骤S103中，每一个所述基带处理板卡与所述背板板卡通过一根光纤连接，该光纤按照波长可划分为λA、λB、λC三组光载波，每一组分配至少2个波长，将以上三组λA、λB、λC光载波分别作为接收和发射信号的载波，并分别作为并行高速信号(如SRIO 4X这种模式的高速信号)，串行高速信号(如SGMII这种模式的高速信号)和低速信号传播通道。
在执行步骤S103的过程中，各个基带处理板卡，将经电/光转换后的第一信号(经并行转串行处理的并行高速信号)调制至λA光载波，将经电/光转换后的串行高速信号调制至λB光载波，将经电/光转换后的第二信号(经时分复用处理的低速信号)调制至λC光载波，然后，基于WDM技术，将λA光载波，λB光载波和λC光载波进行耦合处理，得到耦合后的信号，各个基带处理板卡将各自得到的耦合后的信号通过各自连接背板的光纤进行传输，具体是传输至各自基带处理板卡对应背板板卡上的基带处理区。
步骤S104，所述背板板卡基于WDM技术对接收的经由同一根所述光纤传输的耦合后的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号；
在步骤S104中，该背板板卡上的基带处理1区，基带处理2区，基带处理3区接收对应的基带处理板卡传输的耦合光载波，并基于WDM技术对接收到的耦合光载波进行分离处理，获取对应的λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号。
步骤S105，所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述背板板卡上的第五现场可编程逻辑门阵列FPGA区处理后转发。
在步骤S105中，背板板卡上的基带处理1区，基带处理2区，基带处理3区将各自还原后的第一信号，串行高速信号和第二信号引入所述背板板卡上的第五FPGA区继续进行处理，主要是对第一信号进行串行转并行的处理，得到并行高速信号，对第二信号进行时分解复用处理，得到低速信号，然后在对得到的串行高速信号，并行高速信号和低速信号进行转发，从而完成基带处理板卡间的互连，以及基带处理板卡与背板板卡间的互连。
本申请通过采用基于WDM技术的光纤实现基带处理板卡,主控板板卡与背板板卡间的互连，替代现有技术中复杂的板间电气互连，即采用一根光纤实现基带处理板卡与背板板卡间的互连以及一根光纤实现主控板板卡与背板板卡间的互连，不仅可替代现有技术中多个高低速连接器，降低的成本和走线难度，同时大大简化了板卡间接口的互连设置，能够有效的提高信号完整性和EMC能力，也更加有利于满足大的数据吞吐量要求。另外，由于板卡间之间采用光信号进输出，与现有技术中采用电信号的传输方式相比，本申请在传输速率，带宽和距离上都得到了极大的提高。
实施例二
基于上述本申请实施例一公开的一种基于WDM的信号互连方法，在实现基带处理板卡间的互连，以及基带处理板卡,主控板板卡与背板板卡间的互连之后，本申请还公开了基于图1示出的主控板板卡对各个基带处理板卡中采用SRIO接口传输基带数据的协同调度方式，主要包括以下步骤：
步骤S201，所述主控板板卡监控所述基带处理板卡组内各个基带处理板卡的基带数据流量，当所述基带处理板卡组内任一基带处理板卡基带数据流量大于阈值时，确定该基带数据流量大于阈值的基带处理板卡为数据拥塞基带处理板卡；
步骤S202，所述主控板板卡向所述第五FPGA区发送基带处理拥塞处理请求信息；
步骤S203，所述第五FPGA区接收所述基带处理拥塞处理请求信息，并依据所述基带处理拥塞处理请求信息将接收的所述数据拥塞基带处理板卡上的信号转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行协同处理。
通过上述本申请公开的方式，当基带处理板卡组内的任意一个基带处理板卡发生数据处理拥塞，而其他基带处理板卡未发生数据处理拥塞时，主控板板卡通过建立于主控板板卡与基带处理板卡间的控制通道对三个基带处理板卡的流量进行监控，当监控到某一个基带处理板卡发送数据处理拥塞后，主控板板卡向背板板卡上的第五FPGA区发送基带处理拥塞信息，由第五FPGA区依据该基带处理拥塞信息，将来自发生数据处理拥塞的基带处理板卡上的数据转由其他没有发生数据拥塞的基带处理板卡进行协同处理，其他基带处理板卡具体按照预设设定的算法分担处理任务。
实施例三
基于上述本申请实施例一和实施例二公开的一种基于WDM的信号互连方法，如图1所示的各个基带处理板卡，该基带处理板卡上划分有FPGA区和以太网交换区；每一个基带处理板卡在执行上述图2示出的步骤S101时，主要包括以下步骤：
步骤S301，所述基带处理板卡将所述并行高速信号引入所述FPGA区，在所述FPGA区内对所述并行高速信号进行并行转串行处理，获得第一信号；
步骤S302，所述基带处理板卡将所述低速信号引入所述FPGA区进行时分复用处理，获得第二信号；
步骤S303，所述基带处理板卡将接收到的所述串行高速信号引入所述以太网交换区进行转发。
如图1所示的各个基带处理板卡，各个所述基带处理板卡上设置有电/光转换芯片；每一个基带处理板卡在执行上述图2示出的步骤S102时，主要包括以下步骤：
步骤S401，采用速率为10Gbps或速率大于10Gbps的电/光转换芯片对所述第一信号进行电/光转换；
步骤S402，采用速率为1.25Gbps或2.5Gbps的电/光转换芯片对所述串行高速信号和所述第二信号进行电/光转换。
如图1示出的背板板卡上对应第一基带处理板卡11划分有基带处理1区，对应第二基带处理板卡划分有基带处理2区，对应第三基带处理板卡13划分有基带处理3区，该基带处理1区，基带处理2区，基带处理3区上设置有光/电转换芯片，如图2示出的步骤S104中对各个基带处理区经过分离处理得到对应的所述λA光载波，λB光载波和λC光载波进行光/电转换的过程，针对每一个基带处理区，主要包括以下步骤：
步骤S501，采用速率为10Gbps或速率大于10Gbps的光/电转换芯片对所述所述λA光载波进行光/电转换，得到还原后的第一信号；
步骤S502，采用速率为1.25Gbps或2.5Gbps的光/电转换芯片对所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号和第二信号。
如图1示出的背板板卡其上划分有第五FPGA区，该第五FPGA区设置有对应各个基带处理板卡的接口Port H，接口Port L和接口Port GE，如图2示出的步骤S105的所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入第五FPGA处理后转发的过程，主要包括以下步骤：
步骤S601，所述背板板卡将还原后的所述第一信号通过对应的接口Port H引入所述第五FPGA区，在所述第五FPGA区内对所述第一信号进行串行转并行处理，得到对应的并行高速信号后转发；
步骤S602，所述背板板卡将还原后的所述第二信号通过对应的接口Port L引入所述第五FPGA区，在所述第五FPGA区内对所述第二信号进行时分解复用处理，得到对应的低速信号后转发；
步骤S603，所述背板板卡将还原后的所述串行高速信号通过对应的接口PortGe引入所述第五FPGA区后转发。
本申请采用基于WDM技术的光纤实现每一个基带处理板卡与背板板卡以及主控板板卡与背板板卡的互连，不仅可替代现有技术中多个高低速连接器，降低的成本和走线难度，同时大大简化了板卡间接口的互连设置，能够有效的提高信号完整性和EMC能力，也更加有利于满足大的数据吞吐量要求。另外，由于板卡间之间采用光信号进输出，与现有技术中采用电信号的传输方式相比，本申请在传输速率，带宽和距离上都得到了极大的提高。
此外，在基带处理板卡和背板板卡上分别划分出FPGA区，在该FPGA区内负责实现不同板卡间信号的转发，以及并行高速信号的串行与并行转换，以及低速信号组的时分复用处理和时分解复用的处理；本申请采用FPGA对互连端口进行配置，可以根据系统的要求来对接口进行配置，以提高系统的扩展性。
实施例四
基于上述本申请公开的一种基于WDM的信号互连方法，本申请还对应公开了一种BBU设备，该BBU设备，包括：基带处理板卡组，主控板板卡、背板板卡、电源板卡和风扇板卡。
基于图1中示出的BBU框图，该基带处理板卡组中包括三块基带处理板卡，分别为第一基带处理板卡11，第二基带处理板卡12，第三基带处理板卡13；每一个基带处理板卡与背板板卡间通过一根光纤SMF连接；本申请以所述基带处理板卡组内包含三块基带处理板卡为例，但并不仅限于此，也可以只包含二块基带处理板卡或多块基带处理板卡，通常情况下，会设置两块至六块基带处理板卡。
各个所述基带处理板卡内包含需要进行板卡间互连的低速信号，并行高速信号和串行高速信号，各个所述基带处理板卡对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；以及对所述第一信号，所述串行高速信号和所述第二信号进行电/光转换，并将转换后的第一信号调制至λA光载波，将转换后的串行高速信号调制至λB光载波，将转换后的第二信号调制至λC光载波；以及基于波分复用WDM技术耦合所述λA光载波，λB光载波和λC光载波至同一根光纤并通过所述光纤传输至所述背板板卡；
所述背板板卡上划分有与所述基带处理板卡组内的基带处理板卡分别通过光纤对应连接的基带处理区，及第五FPGA区，及对应所述主控板板卡划分有主控板区；本申请以三个基带处理板卡为例进行说明，因此，如图3所示，划分于背板板卡上的基带处理区，实际为对应第一基带处理板卡11的基带处理1区，对应第二基带处理板卡12的基带处理2区和对应第三基带处理板卡13的基带处理3区。
所述基带处理区，在本申请实施例中为所述基带处理1区、基带处理2区和基带处理3区，用于基于WDM技术对接收的经由同一根光纤传输的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到并将还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述第五FPGA区处理后转发；
其中，所述光纤依据光纤波长可划分为λA光载波，λB光载波和λC光载波三组光载波，每一组所述光载波内至少分配2个波长，分别用于所承载信号的发送和接收；经由同一根光纤传输的信号为耦合后的信号。
基于上述图1示出的BBU设备的框图，所述BBU设备的结构示意图如图3所示，主要包括：第一基带处理板卡11，第二基带处理板卡12，第三基带处理板卡13，每一个基带处理板卡上至少划分有现场可编程逻辑门阵列FPGA区和以太网交换区，并设置有对应的电/光转换芯片和合波器，具体为：所述第一基带处理板卡11上划分有第一FPGA区51和以太网交换区(图中用GE SWITCH示出)，设置对应不同信号的电/光转换芯片(图中用E/O A，E/O B，E/O C示出)和合波器(因其基于WDM技术进行耦合，因此图中用WDM1示出)，所述第二基带处理板卡12上划分有第二FPGA区52和以太网交换区(图中用GE SWITCH示出)，设置对应不同信号的电/光转换芯片(图中用E/O A，E/O B，E/O C示出)和合波器(因其基于WDM技术进行耦合，因此图中用WDM1示出)，所述第三基带处理板卡13上划分有第三FPGA区53和以太网交换区(图中用GE SWITCH示出)，设置对应不同信号的电/光转换芯片(图中用E/O A，E/O B，E/O C示出)和合波器(因其基于WDM技术进行耦合，因此图中用WDM1示出)。
所述第一FPGA区51，第二FPGA区52和第三FPGA区53分别提供两个接口，包括：接口Port H和接口Port L；
所述第一基带处理板卡11，第二基带处理板卡12和第三基带处理板卡13分别通过一根光纤SMF与所述背板板卡相连；
针对上述第一基带处理板卡11，第二基带处理板卡12，第三基带处理板卡13，每一个基带处理板卡内的FPGA区，用于对输入的并行高速信号进行并行转串行处理，得到第一信号(A信号)，并将所述第一信号(A信号)通过Port H接口发送至E/O A，该E/O A采用速率为10Gbps或速率大于10Gbps的电/光转换芯片；对输入的低速信号进行时分复用处理得到第二信号(C信号)，并将所述第二信号(C信号)通过Port L接口发送至E/O C，该E/O C采用速率为1.25Gbps或2.5Gbps的电/光转换芯片；
各个基带处理板卡内的以太网交换区，用于对输入的串行高速信号(B信号)转发至E/O B，该E/O B可以采用速率为1.25Gbps或2.5Gbps的电/光转换芯片，也就是说E/O B和E/O C可以采用相同速率的电/光转换芯片；
各个基带处理板卡中的E/O A，用于对所述第一信号(A信号)进行电/光转换，并将转换后的第一信号调制至λA光载波；
各个基带处理板卡中的E/O B，用于对串行高速信号(B信号)进行电/光转换，并将转换后的串行高速信号调制至λB光载波；
各个基带处理板卡中的E/O C，用于对第二信号(C信号)进行电/光转换，并将转换后的第二信号调制至λC光载波；
各个所述基带处理板卡内的合波器(WDM1)，用于基于WDM技术将各自基带处理板卡内的所述λA光载波，λB光载波和λC光载波耦合至连接所述背板板卡上对应基带处理区的同一根光纤SMF中。
所述背板板卡3上划分有通过SMF与所述第一基带处理板卡11连接的基带处理1区，通过SMF与所述第二基带处理板卡12连接的基带处理2区，及通过SMF与所述第三基带处理板卡13连接的基带处理3区，且所述基带处理1区，所述基带处理2区，所述基带处理3区内设置有对应的分波器(因其基于WDM技术进行分波，因此图中用WDM2示出)和光/电转换芯片，针对每一个基带处理区内的光/电转换芯片，图中用O/E A，O/E B和O/E C示出，分别与第一基带处理板卡11，第二基带处理板卡12和第三基带处理板卡13中的E/O A，E/O B和E/O C对应；
所述背板板卡3上的第五FPGA区55设置有对应基带处理1区的接口Port H，接口Port L和接口Port GE对应基带处理2区的接口Port H，接口Port L和接口PortGE，及对应基带处理3区的接口Port H，接口Port L和接口Port GE；
所述背板板卡3上的基带处理1区，基带处理2区和基带处理3区内各自的分波器(图中示出为WDM2)，用于基于WDM技术对接收的耦合光载波进行分离处理，获取对应的λA光载波，λB光载波和λC光载波，并将所述λA光载波，所述λB光载波和所述λC光载波发送至对应区域内的光/电转换芯片(λA光载波对应O/E A，λB光载波对应O/E B，λC光载波对应E/O C)；
所述基带处理1区，基带处理2区和基带处理3区内各自的O/E A，用于对输入的所述所述λA光载波进行光/电转换，得到还原后的第一信号(A信号)，并将所述第一信号(A信号)通过对应的接口Port H输入所述第五FPGA区55；该O/EA可以为采用速率为10Gbps或速率大于10Gbps的光/电转换芯片；
所述基带处理1区，基带处理2区和基带处理3区内各自的O/E B和O/E C，采用速率为1.25Gbps或2.5Gbps的光/电转换芯片，用于对输入的所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号(B信号)和第二信号(C信号)。并将还原后的第二信号(C信号)通过对应的接口Port L输入所述第五FPGA区55，将还原后的串行高速信号(B信号)通过对应的接口Port Ge输入所述第五FPGA区55；该O/E B和O/E C可以采用速率为1.25Gbps或2.5Gbps的光/电转换芯片；
所述第五FPGA区55，用于对输入的串行高速信号(B信号)进行转发；对输入的还原后的第一信号(A信号)进行进行串行转并行处理，得到对应的并行高速信号后转发；对所述第二信号(C信号)进行时分解复用处理，得到对应的低速信号后转发。
所述主控板板卡2上至少划分有第四FPGA区54和以太网交换区(图中用GESWITCH示出)，及与所述第四FPGA区54和所述以太网交换区的输出接口相连的电/光转换芯片(图中用E/O A，E/O B和E/O C示出)，合波器(因其基于WDM技术进行耦合，因此图中用WDM1示出)；
所述背板板卡3上对应所述主控板板卡2划分有主控板区4，所述主控板区4内也对应包含有分波器(因其基于WDM技术进行分波，因此图中用WDM2示出)，以及光/电转换芯片(图中用O/E D，O/E E和O/E F示出)。
所述第四FPGA区54包括接口Port A和接口Port B，所述接口Port A，用于将在所述第四FPGA区54内进行时分复用处理后的信号发送至对应的电/光转换芯片(图中用E/O D示出)上进行转换，以使转换后的信号调制到λD光载波上；
所述接口Port B，用于将所述第四FPGA区54接收到的基带池配置管理信息发送至对应电/光转换芯片(图中用E/O E示出)上进行转换，以使转换后的基带池配置管理信号调制至λE光载波上；所述基带池配置管理信号携带有当前是否存在数据拥塞基带处理板卡的信息及对应是否对所述基带处理板卡组内的基带处理板卡进行数据协同调度的基带处理拥塞处理请求信息；
所述以太网交换区(图中用GE SWITCH示出)，用于将接收到的业务数据和控制信令发送至对应的电/光转换芯片(图中用E/O F示出)进行转换，以使转换后的信号调制到λF光载波上；
所述合波器(图中用WDM1示出)，用于基于WDM技术将所述λD光载波、所述λE光载波和所述λF光载波耦合至同一根光纤上，并通过所述光纤与所述背板板卡3上的主控板区4相连；
所述主控板区4上设置的分波器(图中用WDM2示出)，用于接收并基于WDM技术对耦合后的λD光载波、λE光载波和λF光载波进行分波处理，得到对应所述λD光载波、所述λE光载波和所述λF光载波，并发送至对应的光/电转换芯片，其中，λD光载波对应O/E D，λE光载波对应O/E E，λF光载波对应O/E F；
对应所述λD光载波、所述λE光载波和所述λF光载波的所述光/电转换芯片，用于对各自输入的光载波进行光电转换，并将得到的经过时分复用处理的信号，基带池配置管理信号，经以太网交换区传输的业务数据和控制信令分别通过第五FPGA区55上的接口Port A，接口Port B和接口Port GE发送至第五FPGA区55；
第五FPGA区55，还用于依据所述基带池配置管理信号判断，当所述基带池配置管理信号中携带有基带处理拥塞处理请求信息时，确定所述基带处理拥塞处理请求信息对应的发生数据拥塞的基带处理板卡，并将接收到的发生数据拥塞的基带处理板卡上的信号转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行处理，以及将所述业务数据和控制信令传送至各个所述基带处理板卡。
针对上述本申请公开的背板板卡上的第五FPGA区，其根据接收到的不同信号进行相应的处理。
具体来说，第五FPGA区，针对基带处理区用于对输入的串行高速信号进行转发；对输入的还原后的第一信号进行进行串行转并行处理，得到对应的并行高速信号后转发；对所述第二信号进行时分解复用处理，得到对应的低速信号后转发；针对主控板区用于依据所述基带池配置管理信号判断，当所述基带池配置管理信号中携带有基带处理拥塞处理请求信息时，确定所述基带处理拥塞处理请求信息对应的发生数据拥塞的基带处理板卡，并将接收到的发生数据拥塞的基带处理板卡上的信号转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行处理，以及将所述业务数据和控制信令传送至各个所述基带处理板卡。
综上所述，本申请采用基于WDM技术的光纤实现每一个基带处理板卡与背板板卡以及主控板板卡和背板板卡的互连，不仅可替代现有技术中多个高低速连接器，还可降低成本和PCB设计难度，同时大大简化了板卡间接口的互连设置和高速背板的设计，能够有效的提高信号完整性和EMC能力，也更加有利于满足大的数据吞吐量要求。另外，由于板卡间之间采用光信号进输出，与现有技术中采用电信号的传输方式相比，本申请在传输速率，带宽和距离上都得到了极大的提高。
此外，在基带处理板卡,主控板板卡和背板板卡上分别划分出FPGA区，在该FPGA区内负责实现不同板卡间信号的转发，以及并行高速信号的串行与并行转换，以及低速信号组的时分复用处理和时分解复用的处理；本申请采用FPGA对互连端口进行配置，可以根据系统的要求来对接口进行配置，以提高系统的扩展性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种基于波分复用WDM的信号互连方法，其特征在于，应用于基带单元，所述基带单元包括：基带处理板卡组、主控板板卡和背板板卡，所述基带处理板卡组至少包括二块基带处理板卡，所述基带处理板卡组，所述主控板板卡通过光纤与所述背板板卡相连，该方法包括：
所述基带处理板卡组内的各个基带处理板卡内需要进行板卡间互连的信号分为低速信号，并行高速信号和串行高速信号，所述基带处理板卡对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；
各个所述基带处理板卡对各自处理得到的所述第一信号，所述串行高速信号和所述第二信号进行电/光转换；
各个所述基带处理板卡将经电/光转换后的第一信号调制至λA光载波，将经电/光转换后的串行高速信号调制至λB光载波，将经电/光转换后的第二信号调制至λC光载波，基于WDM技术将所述λA光载波，λB光载波和λC光载波耦合至同一根光纤并通过所述光纤传输至所述背板板卡；其中，每一个所述基带处理板卡与所述背板板卡通过一根光纤连接；
所述背板板卡基于WDM技术对接收的经由同一根所述光纤传输的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号；
所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述背板板卡上的第五现场可编程逻辑门阵列FPGA区处理后转发。
2.根据权利要求1所述的方法，其特征在于，包括：
所述主控板板卡监控所述基带处理板卡组内各个基带处理板卡的基带数据流量，当所述基带处理板卡组内任一基带处理板卡基带数据流量大于阈值时，确定其为数据拥塞基带处理板卡；
所述主控板板卡向所述第五FPGA区发送基带处理拥塞处理请求信息；
所述第五FPGA区接收所述基带处理拥塞处理请求信息，并依据所述基带处理拥塞处理请求信息将接收的所述数据拥塞基带处理板卡上的信号，转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行协同处理。
3.根据权利要求1或2所述的方法，其特征在于，所述基带处理板卡上划分有FPGA区和以太网交换区；
所述基带处理板卡将所述并行高速信号引入所述FPGA区，在所述FPGA区内对所述并行高速信号进行并行转串行处理，获得第一信号；
所述基带处理板卡将所述低速信号引入所述FPGA区进行时分复用处理，获得第二信号；
所述基带处理板卡将所述串行高速信号引入所述以太网交换区进行转发。
4.根据权利要求1或2所述的方法，其特征在于，各个所述基带处理板卡上设置有电/光转换芯片，各个所述基带处理板卡对各自接收到的所述第一信号，所述串行高速信号和所述第二信号进行电/光转换，包括：
采用速率为10Gbps或速率大于10Gbps的电/光转换芯片对所述第一信号进行电/光转换；
采用速率为1.25Gbps或2.5Gbps的电/光转换芯片对所述串行高速信号和所述第二信号进行电/光转换。
5.根据权利要求1或2所述的方法，其特征在于，所述背板板卡对应各个基带处理板卡划分有相应的基带处理区，对应各个基带处理板卡的基带处理区设置有光/电转换芯片，所述背板板卡基于WDM技术对经过分离处理获取的所述λA光载波，λB光载波和λC光载波进行光/电转换，得到还原后的所述第一信号，所述串行高速信号和所述第二信号，包括：
采用速率为10Gbps或速率大于10Gbps的光/电转换芯片对所述所述λA光载波进行光/电转换，得到还原后的第一信号；
采用速率为1.25Gbps或2.5Gbps的光/电转换芯片对所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号和第二信号。
6.根据权利要求1或2所述的方法，其特征在于，所述背板板卡上划分有第五现场可编程逻辑门阵列FPGA区，且所述第五FPGA区设置有对应各个基带处理板卡的接口Port H，接口Port L和接口Port GE，所述背板板卡将所述还原后的所述第一信号，所述串行高速信号和所述第二信号引入第五现场可编程逻辑门阵列FPGA处理后转发，包括：
所述背板板卡将还原后的所述第一信号通过对应的接口Port H引入所述第五FPGA区，在所述第五FPGA区内对所述第一信号进行串行转并行处理，得到对应的并行高速信号后转发；
所述背板板卡将还原后的所述第二信号通过对应的接口Port L引入所述第五FPGA区，在所述第五FPGA区内对所述第二信号进行时分解复用处理，得到对应的低速信号后转发；
所述背板板卡将还原后的所述串行高速信号通过对应的接口Port Ge引入所述第五FPGA区后转发。
7.一种基带单元，其特征在于，包括：基带处理板卡组，主控板板卡和背板背板板卡；
所述基带处理板卡组至少包括二块基带处理板卡，每一个所述基带处理板卡与所述背板板卡间通过一根光纤连接；
各个所述基带处理板卡内包含需要进行板卡间互连的低速信号，并行高速信号和串行高速信号，所述基带处理板卡，用于对所述并行高速信号进行并行转串行处理得到第一信号，并对所述低速信号进行时分复用处理得到第二信号；以及对所述第一信号，所述串行高速信号和所述第二信号进行电/光转换，并将转换后的第一信号调制至λA光载波，将转换后的串行高速信号调制至λB光载波，将转换后的第二信号调制至λC光载波；以及基于波分复用WDM技术耦合所述λA光载波，λB光载波和λC光载波至同一根光纤并通过所述光纤传输至所述背板板卡；
所述背板板卡上划分有与所述基带处理板卡组中的基带处理板卡分别通过光纤对应连接的基带处理区，及第五现场可编程逻辑门阵列FPGA区，及对应所述主控板板卡划分有主控板区；
所述基带处理区，用于基于WDM技术对接收的经由同一根光纤传输的信号进行分离处理，获取对应的所述λA光载波，λB光载波和λC光载波，并对所述λA光载波，λB光载波和λC光载波进行光/电转换，得到并将还原后的所述第一信号，所述串行高速信号和所述第二信号引入所述第五FPGA区处理后转发；
其中，所述光纤依据光纤波长可划分为λA光载波，λB光载波和λC光载波三组光载波，每一组所述光载波内至少分配2个波长，分别用于所承载信号的发送和接收。
8.根据权利要求7所述的基带单元，其特征在于，
所述主控板板卡上至少划分有第四FPGA区和以太网交换区，及与所述第四FPGA区和所述以太网交换区的输出接口相连的电/光转换芯片，合波器；
所述第四FPGA区包括接口Port A和接口Port B，所述接口Port A，用于将在所述第四FPGA区内进行时分复用处理后的信号发送至对应的电/光转换芯片上进行转换，以使转换后的信号调制到λD光载波上；
所述接口Port B，用于将所述第四FPGA区接收到的基带池配置管理信息发送至对应电/光转换芯片上进行转换，以使转换后的基带池配置管理信号调制至λE光载波上；所述基带池配置管理信号携带有当前是否存在数据拥塞基带处理板卡的信息及对应是否对所述基带处理板卡组内的基带处理板卡进行数据协同调度的基带处理拥塞处理请求信息；
所述以太网交换区，用于将接收到的业务数据和控制信令发送至对应的电/光转换芯片进行转换，以使转换后的信号调制到λF光载波上；
所述合波器，用于基于WDM技术将所述λD光载波、所述λE光载波和所述λF光载波耦合至同一根光纤上，并通过所述光纤与所述背板板卡上的主控板区相连；
所述主控板区上设置有分波器和对应所述λD光载波、所述λE光载波和所述λF光载波的光/电转换芯片，所述分波器，用于接收并基于WDM技术对耦合后的λD光载波、λE光载波和λF光载波进行分波处理，得到对应所述λD光载波、所述λE光载波和所述λF光载波，并发送至对应的光/电转换芯片；
对应所述λD光载波、所述λE光载波和所述λF光载波的所述光/电转换芯片，用于对各自输入的光载波进行光电转换，并将得到的经过时分复用处理的信号，基带池配置管理信号和经以太网交换区传输的业务数据和控制信令发送至第五FPGA区；
第五FPGA区，用于依据所述基带池配置管理信号判断，当所述基带池配置管理信号中携带有基带处理拥塞处理请求信息时，确定所述基带处理拥塞处理请求信息对应的发生数据拥塞的基带处理板卡，并将接收到的发生数据拥塞的基带处理板卡上的信号转由所述基带处理板卡组内未发生数据拥塞的基带处理板卡进行处理，以及将所述业务数据和控制信令传送至各个所述基带处理板卡。
9.根据权利要求7或8所述的基带单元，其特征在于，所述基带处理板卡组至少包括二块基带处理板卡，且每一个基带处理板卡上至少划分有现场可编程逻辑门阵列FPGA区和以太网交换区，并设置有对应的电/光转换芯片和合波器；
所述基带处理板卡内的FPGA区，用于对输入的并行高速信号进行并行转串行处理，得到第一信号，并将所述第一信号通过Port H接口发送至采用速率为10Gbps或速率大于10Gbps的电/光转换芯片；对输入的低速信号进行时分复用处理，得到第二信号，并将所述第二信号通过Port L接口发送至采用速率为1.25Gbps或2.5Gbps的电/光转换芯片；
所述采用速率为10Gbps或速率大于10Gbps的电/光转换芯片，用于对所述第一信号进行电/光转换，并将转换后的第一信号调制至λA光载波；
所述基带处理板卡内的以太网交换区，用于对输入的串行高速信号转发至采用速率为1.25Gbps或2.5Gbps的电/光转换芯片；
所述采用速率为1.25Gbps或2.5Gbps的电/光转换芯片，用于对所述第二信号和所述串行高速信号进行电/光转换，并将转换后的第二信号调制至λC光载波，将转换后的串行高速信号调制至λB光载波；
所述基带处理板卡内的合波器，用于基于WDM技术将所述基带处理板卡内的所述λA光载波，λB光载波和λC光载波耦合至连接所述背板板卡上对应基带处理区的同一根光纤中。
10.根据权利要求9中所述的基带单元，其特征在于，包括：
所述背板板卡上划分有与所述基带处理板卡组内的各个基带处理板卡分别通过光纤对应连接的基带处理区，各个所述基带处理区内设置有对应的分波器和光/电转换芯片；
所述背板板卡上的第五FPGA区设置有分别对应各个所述基带处理区的接口Port H，接口Port L和接口Port GE；
所述背板板卡上的各个所述基带处理区内各自的分波器，用于基于WDM技术对接收的耦合光载波进行分离处理，获取对应的λA光载波，λB光载波和λC光载波，并将所述λA光载波，所述λB光载波和所述λC光载波发送至对应区域内的光/电转换芯片；
各个所述基带处理区内各自的采用速率为10Gbps或速率大于10Gbps的光/电转换芯片，用于对输入的所述所述λA光载波进行光/电转换，得到还原后的第一信号，并将所述第一信号通过对应的接口Port H输入所述第五FPGA区；
各个所述基带处理区内各自的采用速率为1.25Gbps或2.5Gbps的光/电转换芯片，用于对输入的所述λB光载波和λC光载波进行光/电转换，得到还原后的串行高速信号和第二信号。并将还原后的第二信号通过对应的接口Port L输入所述第五FPGA区，将还原后的串行高速信号通过对应的接口Port Ge输入所述第五FPGA区；
所述第五FPGA区，用于对输入的串行高速信号进行转发；对输入的还原后的第一信号进行进行串行转并行处理，得到对应的并行高速信号后转发；对所述第二信号进行时分解复用处理，得到对应的低速信号后转发。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510002281.9A CN104618053B (zh) | 2015-01-04 | 2015-01-04 | 基于wdm的信号互连方法及基带单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510002281.9A CN104618053B (zh) | 2015-01-04 | 2015-01-04 | 基于wdm的信号互连方法及基带单元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104618053A true CN104618053A (zh) | 2015-05-13 |
| CN104618053B CN104618053B (zh) | 2017-07-07 |
Family
ID=53152360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510002281.9A Active CN104618053B (zh) | 2015-01-04 | 2015-01-04 | 基于wdm的信号互连方法及基带单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104618053B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107491401A (zh) * | 2016-06-09 | 2017-12-19 | 摩托罗拉移动有限责任公司 | 模块化系统连接分配 |
| US20230394215A1 (en) * | 2021-08-27 | 2023-12-07 | Inspur Suzhou Intelligent Technology Co., Ltd. | Chip and pinout design method therefor |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2410770A1 (en) * | 2002-12-04 | 2004-06-04 | Thurairajah Perampalamoorthy | Sonet like link and chassis interconnect |
| CN1567913A (zh) * | 2003-06-21 | 2005-01-19 | 中兴通讯股份有限公司 | 一种多速率光信号接口板 |
| US7035204B1 (en) * | 2000-07-26 | 2006-04-25 | Cicso Technology, Inc. | Method and apparatus for rerouting telecommunications signals |
| US7151741B1 (en) * | 1999-03-22 | 2006-12-19 | Cisco Technology, Inc. | Flexible cross-connect with data plane |
| CN102907054A (zh) * | 2012-08-03 | 2013-01-30 | 华为技术有限公司 | 一种数据交换方法、装置及系统 |
| CN103338113A (zh) * | 2013-06-20 | 2013-10-02 | 烽火通信科技股份有限公司 | 适配1～11、40、100Gbit/s业务的通用业务接入装置和方法 |
| CN103716258A (zh) * | 2013-12-31 | 2014-04-09 | 福建星网锐捷网络有限公司 | 高密度线卡、交换设备、集群系统及电信号类型配置方法 |
-
2015
- 2015-01-04 CN CN201510002281.9A patent/CN104618053B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151741B1 (en) * | 1999-03-22 | 2006-12-19 | Cisco Technology, Inc. | Flexible cross-connect with data plane |
| US7035204B1 (en) * | 2000-07-26 | 2006-04-25 | Cicso Technology, Inc. | Method and apparatus for rerouting telecommunications signals |
| CA2410770A1 (en) * | 2002-12-04 | 2004-06-04 | Thurairajah Perampalamoorthy | Sonet like link and chassis interconnect |
| CN1567913A (zh) * | 2003-06-21 | 2005-01-19 | 中兴通讯股份有限公司 | 一种多速率光信号接口板 |
| CN102907054A (zh) * | 2012-08-03 | 2013-01-30 | 华为技术有限公司 | 一种数据交换方法、装置及系统 |
| CN103338113A (zh) * | 2013-06-20 | 2013-10-02 | 烽火通信科技股份有限公司 | 适配1～11、40、100Gbit/s业务的通用业务接入装置和方法 |
| CN103716258A (zh) * | 2013-12-31 | 2014-04-09 | 福建星网锐捷网络有限公司 | 高密度线卡、交换设备、集群系统及电信号类型配置方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107491401A (zh) * | 2016-06-09 | 2017-12-19 | 摩托罗拉移动有限责任公司 | 模块化系统连接分配 |
| US20230394215A1 (en) * | 2021-08-27 | 2023-12-07 | Inspur Suzhou Intelligent Technology Co., Ltd. | Chip and pinout design method therefor |
| US11928414B2 (en) * | 2021-08-27 | 2024-03-12 | Inspur Suzhou Intelligent Technology Co., Ltd. | Chip and pinout design method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104618053B (zh) | 2017-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1981206B1 (en) | An exchange system and method for increasing exchange bandwidth | |
| US7083422B2 (en) | Switching system | |
| CN102883355B (zh) | 基带处理单元、基带处理板和基带处理板的故障处理方法 | |
| CN102891813A (zh) | 支持多传输模式的以太网端口架构 | |
| CN108337577A (zh) | 一种新型的vpx集成背板 | |
| JP2014183482A (ja) | 送受信システム、送信装置、受信装置、及び送受信システムの制御方法 | |
| US11196489B2 (en) | Method for designing high-speed multichannel optical module, and optical module | |
| CN107509125B (zh) | 一种分布式光电混合交换结构 | |
| CN110062303B (zh) | 基于mesh网络的自适应大容量交叉光通信设备架构 | |
| EP2197218B1 (en) | A shared bus distributed intercross device | |
| CN105516288A (zh) | 采用单根Serdes扩展物理接口的架构、其控制方法及控制系统 | |
| CN104618053A (zh) | 基于wdm的信号互连方法及基带单元 | |
| CN105376659A (zh) | 一种光背板组件及一种通信设备 | |
| CN101494500A (zh) | 光通信方法、单板和设备 | |
| CN104598403A (zh) | 一种基于pcie交换器的集群存储系统 | |
| CN102546022B (zh) | 一种光纤传输子系统的传输方法 | |
| CN108733610B (zh) | 一种交换板及刀片服务器 | |
| CN103716258B (zh) | 高密度线卡、交换设备、集群系统及电信号类型配置方法 | |
| CN103959895A (zh) | 一种无线接入的方法、装置和系统 | |
| US9750135B2 (en) | Dual faced ATCA backplane | |
| CN103067795A (zh) | 多框集群系统、中央交换框及实现数据交换的方法 | |
| CN105763358A (zh) | 通道切换方法及装置、背板和通信设备 | |
| CN101374054B (zh) | 通信设备及通信业务处理方法 | |
| CN102142955B (zh) | 一种MicroTCA架构同步时钟的分配方法和装置 | |
| CN105471752A (zh) | 基于交换网实现机架堆叠的设备、方法和系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190918 Address after: 430073 Hubei province Wuhan Dongxin East Lake high tech Development Zone, Road No. 5 Patentee after: Wuhan Hongxin Communication Technology Co., ltd. Address before: 100085, building 1, tower 5, East Road, Haidian District, Beijing Patentee before: Beifang Fenghuo Tech Co., Ltd., Beijing |
|
| TR01 | Transfer of patent right | ||
| CP03 | Change of name, title or address |
Address after: 430205 Hubei city of Wuhan province Jiangxia Hidden Dragon Island Tan lake two Road No. 1 Patentee after: CITIC Mobile Communication Technology Co., Ltd Address before: 430073 Hubei province Wuhan Dongxin East Lake high tech Development Zone, Road No. 5 Patentee before: Wuhan Hongxin Telecommunication Technologies Co.,Ltd. |
|
| CP03 | Change of name, title or address | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 430205 No.1 tanhu 2nd Road, Canglong Island, Jiangxia District, Wuhan City, Hubei Province Patentee after: CITIC Mobile Communication Technology Co.,Ltd. Address before: 430205 No.1 tanhu 2nd Road, Canglong Island, Jiangxia District, Wuhan City, Hubei Province Patentee before: CITIC Mobile Communication Technology Co., Ltd |
|
| CP01 | Change in the name or title of a patent holder |