CN105516288A - 采用单根Serdes扩展物理接口的架构、其控制方法及控制系统 - Google Patents
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- CN105516288A CN105516288A CN201510868948.3A CN201510868948A CN105516288A CN 105516288 A CN105516288 A CN 105516288A CN 201510868948 A CN201510868948 A CN 201510868948A CN 105516288 A CN105516288 A CN 105516288A
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Abstract
本发明提供一种采用单根Serdes扩展以太网物理接口的架构、其控制方法及控制系统；所述架构包括：系统芯片以及与所述系统芯片交换数据的PHY芯片；系统芯片发送链路包括：MAC发送单元，分别对应每个MAC发送单元设置的64B/66B编码单元，同时匹配每个64B/66B编码单元且依次设置的通道分配选择器、加扰单元、变速器单元、以及与所述系统芯片接收链路复用的Serdes发送接收单元；所述系统芯片接收链路包括：MAC接收单元，分别对应每个MAC接收单元设置的64B/66B解码单元，同时匹配每个64B/66B解码单元且依次设置的通道重组选择器、解扰单元、字对齐单元、以及与所述系统芯片发送链路复用的Serdes发送接收单元。本发明提高了系统集成度，降低系统成本。
Description
技术领域
本发明涉及网络通信领域，尤其涉及一种采用单根Serdes扩展物理接口的架构、其控制方法及控制系统。
背景技术
在IEEE802.11ac标准及产品的普及后，无线的传输速率有了极大的提高；目前符合IEEE802.11ac（Wave1）标准的AP产品单频传输速率已超过1Gbps，随着下一代无线通信局域网标准IEEE802.11ac（Wave2）的提出，无线网络理论传输速率将达到6.9Gbps，相应的，目前接入点和交换机之间的1Gbps速率显然不足；为了沿用Cat5E/Cat6的线缆基础设施，业界以及IEEE802.3相继提出了2.5G和5G的以太网技术标准以及开发计划，定义了2.5G/5GBase-TPHY的链路侧物理层实现方式。
如图1所示，现有技术中2.5GBase-TPHY的链路侧物理层架构；该实施方式中，将传统的系统MAC与2.5GBase-TPHY基于SGMII的1G连接接口MAC/PCS/Serdes速率升频2.5倍，如此，以实现对线路侧单个2.5G端口的支持，然而，该实施方式中，由于1000Base-X8b/10b编解码数据位宽限制，1GMac与Pcs难以超频5倍支持5G的传输速率，限制新技术的使用以及发展。
所述MAC的英文全称为MediaAccessController，所述PHY的英文全称为：physicalLayer。
进一步的，如图2所示，现有技术中可以支持2.5G/5GBase-TPHY的链路侧物理层架构；该实施方式中，基于10GBase-R以太网接口，采用10G的MAC/PCS/Serdes支持10G速率，同时，在发送方向上增加复制单元，在接收方向上增加采样单元，以实现对线路侧单个2.5G或单个5G端口的支持；例如：PHY线路侧为2.5G端口，则系统侧与系统MAC连接时，对于XGMII发送方向的数据单元会复制4份发送出去，而接收方向则每4份数据单元采样一个有效数据传给上层MAC单元，该实施方式复用10G以太网接口；相应的，PHY线路侧为5G端口时，则对数据复制2份或对每2份数据单元采样一个有效数据传递，在此不做详细赘述；然而，该实施方式中，对于多个2.5G/5G的交换设备，ASIC芯片与PHY会有多条10G物理连接，例如：线路侧需要支持4个2.5G端口时，ASIC芯片与PHY之间需要设计4条10G物理连接通路，如此，增加了PCB设计的难度与成本。
发明内容
本发明的目的在于提供一种采用单根Serdes扩展物理接口的架构、其控制方法。
为实现上述目的之一，本发明一实施方式提供一种采用单根Serdes扩展物理接口的架构，
所述架构包括：系统芯片以及与所述系统芯片交换数据的PHY芯片；
所述系统芯片包括：系统芯片发送链路以及系统芯片接收链路；
所述PHY芯片包括：与所述系统芯片交换数据的系统侧发送接收单元以及线路侧发送接收单元；
所述线路侧发送接收单元包括至少两个线路侧传输端口；
所述系统芯片发送链路包括：与所述线路侧传输端口数量及带宽均相同的MAC发送单元，分别对应每个MAC发送单元设置的64B/66B编码单元，同时匹配每个64B/66B编码单元且依次设置的通道分配选择器、加扰单元、变速器单元、以及与所述系统芯片接收链路复用的Serdes发送接收单元；
所述系统芯片接收链路包括：与所述线路侧传输端口数量及带宽均相同的MAC接收单元，分别对应每个MAC接收单元设置的64B/66B解码单元，同时匹配每个64B/66B解码单元且依次设置的通道重组选择器、解扰单元、字对齐单元、以及与所述系统芯片发送链路复用的Serdes发送接收单元；
其中，通过所述Serdes发送接收单元与所述PHY芯片的系统侧发送接收单元交换数据。
作为本实施方式的进一步改进，所述系统芯片发送链路还包括：分别设置于每个MAC发送单元和64B/66B编码单元之间的数据复制单元；
所述系统芯片接收链路还包括：分别设置于每个线路侧传输端口和64B/66B解码单元之间的数据采样单元。
作为本实施方式的进一步改进，所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为4个，其传输带宽为2.5G；
或所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为2个，其传输带宽为5G；
或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为8个，其传输带宽为2.5G；
或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为4个，其传输带宽为5G。
为实现上述目的之一，本发明一实施方式提供一种采用单根Serdes扩展物理接口的架构的控制方法，所述方法包括：
系统芯片发送链路发送数据过程中，
每个MAC发送单元均独立发送数据；
将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
将合并后的数据进行加扰操作后，通过Serdes发送接收单元发送；
系统芯片接收链路接收数据过程中，
将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据，并将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
作为本实施方式的进一步改进，系统芯片发送链路发送数据过程中，所述方法还包括：
判断发送数据的速率是否等于所述MAC发送单元的带宽，若是，所述数据复制单元透传数据；
若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
作为本实施方式的进一步改进，系统芯片接收链路接收数据过程中，
所述方法还包括：
判断解码后的数据的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；
若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。
作为本实施方式的进一步改进，所述方法还包括：
系统芯片发送链路发送数据过程中，
第一个发送数据的MAC发送单元中传递的数据经过编码后，将其替换为系统预设代码后，再将每个经过编码后的数据合并分配到一条物理链路上进行传递；
线路侧接收链路系统芯片接收链路接收数据过程中，
将所述系统预设代码替换为原始数据后，在将一条物理链路上的数据恢复重组为与线路侧传输端口数量相同的多路数据进行解码输出。
为实现上述目的之一，本发明一实施方式提供一种采用单根Serdes扩展物理接口的架构的控制系统，所述系统包括：数据发送模块，数据处理模块，以及数据接收模块；
数据发送模块用于使每个MAC发送单元均独立发送数据；
数据接收模块用于使每个MAC接收单元均独立接收数据；
系统芯片发送链路发送数据过程中，
数据处理模块用于将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
将合并后的数据进行加扰操作后，通过Serdes发送接收单元发送；
系统芯片发送链路接收数据过程中，
所述数据处理模块还用于：将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据，并将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
作为本实施方式的进一步改进，系统芯片发送链路发送数据过程中，所述数据处理模块还用于：
判断发送数据的速率是否等于所述MAC发送单元的带宽，若是，所述数据复制单元透传数据；
若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
作为本实施方式的进一步改进，系统芯片接收链路接收数据过程中，所述数据处理模块还用于：
判断解码后的数据的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；
若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。
与现有技术相比，本发明的有益效果是：本发明的采用单根Serdes扩展物理接口的架构、其控制方法及控制系统，通过复用Base-TPHY与系统MAC间10G或者25G通道，使线路侧扩展支持多个线路侧传输端口，满足了802.1ac对于高于1Gbps速率连接的同时，大大降低了系统MAC与PHY间的管脚数目，提高了系统集成度，降低系统成本。
附图说明
图1是本发明背景技术中所提及的2.5GBase-TPHY的链路侧物理层架构；
图2是本发明背景技术中所提及的可以支持2.5G/5GBase-TPHY的链路侧物理层架构；
图3是本发明一实施方式中采用单根Serdes扩展物理接口的架构的结构示意图；
图4是本发明一实施方式中采用单根Serdes扩展物理接口的架构的控制方法的流程示意图；
图5是本发明一实施方式中采用单根Serdes扩展物理接口的架构的控制系统的模块示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明一实施方式中提供一种采用单根Serdes扩展物理接口的架构，所述架构包括：系统芯片以及与所述系统芯片交换数据的PHY芯片；所述系统芯片包括：系统芯片发送链路以及系统芯片接收链路；所述PHY芯片包括：与所述系统芯片交换数据的系统侧发送接收单元以及线路侧发送接收单元；所述线路侧发送接收单元包括至少两个线路侧传输端口；所述系统芯片发送链路：与所述线路侧传输端口数量及带宽均相同的MAC发送单元，分别对应每个MAC发送单元设置的64B/66B编码单元，同时匹配每个64B/66B编码单元且依次设置的通道分配选择器、加扰单元、变速器单元、以及与所述系统芯片接收链路复用的Serdes发送接收单元；；所述系统芯片接收链路包括：与所述线路侧传输端口数量及带宽均相同的MAC接收单元，分别对应每个MAC接收单元设置的64B/66B解码单元，同时匹配每个64B/66B解码单元且依次设置的通道重组选择器、解扰单元、字对齐单元、以及与所述系统芯片发送链路复用的Serdes发送接收单元；其中，通过所述Serdes发送接收单元与所述PHY芯片的系统侧发送接收单元交换数据。
本发明一优选实施方式中，所述系统芯片发送链路还包括：分别设置于每个MAC发送单元和64B/66B编码单元之间的数据复制单元；
所述系统芯片接收链路还包括：分别设置于每个线路侧传输端口和64B/66B解码单元之间的数据采样单元。
本发明一实施方式中，上述所述采用单根Serdes扩展物理接口的架构还包括：PHY芯片，所述PHY芯片的结构与所述系统芯片的结构相类似，在此不做详细赘述。
本发明一实施方式中，所述Serdes发送接收单元的速率均可为10G或25G，所述线路侧传输端口的带宽可为2.5G或5G。
相应的，所述线路侧传输端口的数量依据Serdes发送接收单元的速率进行设置，其满足的条件为多个所述线路侧传输端口的带宽之和小于等于Serdes发送接收单元的传输速率，在本发明的具体实施方式中，当所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为4个，其传输带宽为2.5G；或所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为2个，其传输带宽为5G；或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为8个，其传输带宽为2.5G；或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为4个，其传输带宽为5G。
以下具体示例中，为了方便描述，仅以所述Serdes发送接收单元的速率均为10G时，所述线路侧传输端口的数量为4个，其传输带宽为2.5G的实例进行描述。
结合图3所示，本发明的具体示例中，所述采用单根Serdes扩展物理接口的架构具体包括：
4个MAC发送单元，所述MAC发送单元用于分别发送数据，其分别为MAC发送单元0、MAC发送单元1、MAC发送单元2、MAC发送单元3；
分别与各个MAC发送单元对应设置的4个数据复制单元，其用于在MAC发送单元的速率小于线路侧传输端口的带宽时，对所述4个数据分别进行复制，所述4个数据复制单元分别为数据复制单元0、数据复制单元1、数据复制单元2、数据复制单元3；
与每个所述数据复制单元分别连接的4个64/6664B/66B编码单元，用于对数据复制单元传递的数据进行编码，4个所述64/6664B/66B编码单元分别为，64/6664B/66B编码单元0、64/6664B/66B编码单元1、64/6664B/66B编码单元2、64/6664B/66B编码单元3；
与4个64/6664B/66B编码单元同时连接的通道分配选择器，该通道分配选择器用于将4组64/6664B/66B编码单元编码后的数据合并分配到一条物理链路上进行传递。
进一步的，所述系统芯片发送链路还包括：与所述通道分配选择器依次匹配的加扰单元，变速器单元、以及与所述系统芯片发送链路复用的Serdes发送接收单元；
所述加扰单元用于对合并分配到一条物理链路上的数据进行加扰操作，本示例中，用于对合并分配到一条物理链路上的数据进行格式变换；所述变速器单元1用于对经过格式变换后的数据进行位宽的统一，之后通过Serdes发送接收单元发送到PHY芯片。
本实施方式中，系统芯片接收链路包括：
与PHY芯片的Serdes进行数据交换、且与所述系统芯片发送链路复用的Serdes发送接收单元，与Serdes发送接收单元依次匹配设置的字对齐单元、解扰单元、通道重组选择器；
所述字对齐单元用于查找数据的边界，所述解扰单元用于对当前通道上的数据进行解扰操作，本示例中，用于匹配加扰单元对数据的格式进行恢复，所述通道重组选择器用于将一条物理链路上的数据恢复重组为4路数据进行传递。
进一步的，所述系统芯片接收链路还包括：
与通道重组选择器1同时匹配连接的4个64/6664B/66B解码单元，所述64B/66B解码单元分别对其对应通道的数据进行解码，其包括：64B/66B解码单元0、64B/66B解码单元1、64B/66B解码单元2、64B/66B解码单元3；
分别与4个64B/66B解码单元对应的4个数据采样单元，其用于在MAC接收单元的速率小于线路侧传输端口的带宽时，对其所在线路上相同的数据采样一份进行传递，所述4个数据采样单元分别为数据采样单元0、数据采样单元1、数据采样单元2、数据采样单元3；
分别与所述数据采样单元对应设置的4个MAC接收单元，所述MAC接收单元用于分别接收数据，其分别为MAC接收单元0、MAC接收单元1、MAC接收单元2、MAC接收单元3。
PHY芯片的线路侧发送接收单元包括4个2.5G线路侧传输端口，其分别为线路侧传输端口0、线路侧传输端口1、线路侧传输端口2、线路侧传输端口3。
可以理解的是，在本发明的具体实施方式中，PHY芯片的结构与系统芯片的结构大致相同，在此不做详细赘述。
结合图4所示，本发明一实施方式中，采用上述高速Serdes扩展线路侧传输端口的架构的控制方法。
本示例中，系统芯片发送链路发送数据过程中，所述方法包括：
S1、每个MAC发送单元均独立发送数据；
每个MAC发送单元的数量与线路侧传输端口相同，其速率小于等于线路侧传输端口的带宽，例如：MAC发送单元的速率为10M/100M/2.5G/5G等。
S2、将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
结合图3所示，本发明具体示例中，将分别经过4个MAC发送单元的数据依次合并分配到一条物理链路上，合并顺序按照依次通过MAC发送单元0、MAC发送单元1、MAC发送单元2、MAC发送单元3的顺序进行合并。
本发明一优选实施方式中，所述步骤S2之前，所述方法还包括：
判断MAC发送单元的速率是否等于线路侧传输端口的带宽，若是，所述数据复制单元透传数据；若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
例如：结合图3所示实例中，Serdes发送接收单元的传输带宽为10G，该示例中，线路侧传输端口的数量为4个，MAC发送单元的数量同样设置为4个，当前链路占据Serdes发送接收单元的带宽为1/4*10G=2.5G，若MAC发送单元的速率为2.5G，所述数据复制单元则透传数据；若MAC发送单元的速率小于2.5G，例如：其速率为10M，所述数据复制单元则对数据进行复制2.5G/10M=25份后再进行传递。
进一步的，所述方法还包括：
S3、将合并后的数据进行加扰操作后后，通过Serdes发送接收单元发送。
本发明具体示例中，将4个64B/66B编码单元编码后的数据进行合并分配到一条物理链路上，之后将该一条物理链路上的数据通过加扰单元进行格式变化，进一步的，通过变速器单元对其进行位宽统一后，经10G带宽的Serdes发送接收单元传递到PHY芯片。
本发明一优选实施方式中，由于多条逻辑通道对应的数据被直接合并在同一条物理链路上进行传输，为了方便在PHY芯片将该相应的多路数据进行恢复；所述步骤S3之前，所述方法还包括：
系统芯片发送链路发送数据过程中，
第一个发送数据的MAC发送单元中传递的数据经过编码后，将其替换为系统预设代码后，再将每个经过编码后的数据合并分配到一条物理链路上进行传递。
本发明一实施方式中，
系统芯片接收链路接收数据过程中，所述方法包括：
P1、将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据；
本实施方式中，通过字对齐单元对通过Serdes发送接收单元后的数据进行边界查找，然后将其发送给解扰单元进行格式恢复；
进一步的，将经过格式恢复的一条物理链路上的数据通过通道重组选择器恢复为与线路侧传输端口数量相同的多路数据。
本发明一优选实施方式中，系统芯片接收链路接收数据过程中，
所述步骤P1还包括：将所述系统预设代码替换为原始数据后，在将一条物理链路上的数据恢复重组为与线路侧传输端口数量相同的多路数据进行解码输出。
当通道重组选择器监测到所述系统预设代码后，可以判断当前数据为第一个传递的数据，如此，在其分配过程中，将监测的所述系统预设代码恢复为原始数据后直接发送到64B/66B解码单元0，将其后的三个数据依次恢复到64B/66B解码单元1、64B/66B解码单元2、64B/66B解码单元3，在此不做详细赘述。
进一步的，系统芯片接收链路接收数据过程中，所述方法还包括：
P2、将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
本发明具体示例中，将经过解扰单元的数据恢复为4个数据分别发送到64B/66B解码单元，4个64B/66B解码单元分别对经过其的数据进行解码后，再将其对应发送到各个MAC接收单元。
本发明一优选实施方式中，所述步骤P2还包括：判断MAC接收单元的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；
若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。例如：结合图3所示示例中，Serdes发送接收单元的传输带宽为10G，该示例中，线路侧传输端口的数量为4个，MAC接收单元的数量同样设置为4个，当前链路占据Serdes发送接收单元的带宽为1/4*10G=2.5G，若MAC接收单元的速率为2.5G，所述数据采样单元则透传数据；若MAC接收单元的速率小于2.5G，例如：其速率为10M，所述数据采样单元则对相同的2.5G/10M=25份数据中采样一份后再进行传递，如此，使本发明的采用单根Serdes扩展物理接口的架构适应各种速率数据的传递。
结合图5所示，本发明一实施方式中，采用单根Serdes扩展物理接口的架构的控制系统，所述系统包括：
数据发送模块100，数据处理模块200，数据接收模块300。
数据发送模块100用于使每个MAC发送单元均独立发送数据；数据接收模块300用于使每个MAC接收单元均独立接收数据。
系统芯片发送链路发送数据过程中，
数据处理模块200用于将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
本发明一优选实施方式中，数据处理模块200还用于判断MAC发送单元的速率是否等于线路侧传输端口的带宽，若是，所述数据复制单元透传数据；若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
数据处理模块200还用于将合并后的数据进行加扰操作后后，通过Serdes发送接收单元发送。
本发明一优选实施方式中，由于多条逻辑通道对应的数据被直接合并在同一条物理链路上进行传输，为了方便在PHY芯片将该相应的多条数据进行恢复；系统芯片发送链路发送数据过程中，数据处理模块200还用于在第一个发送数据的MAC发送单元中传递的数据经过编码后，将其替换为系统预设代码后，再将每个经过编码后的数据合并分配到一条物理链路上进行传递。
系统芯片接收链路接收数据过程中，
数据处理模块200用于将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据；
本实施具体实施方式中，数据处理模块200用于通过字对齐单元对通过Serdes发送接收单元后的数据进行边界查找，然后将其发送给解扰单元进行格式恢复；
进一步的，数据处理模块200用于将经过格式恢复的一条物理链路上的数据通过通道重组选择器恢复为与线路侧传输端口数量相同的多路数据。
本发明一优选实施方式中，系统芯片接收链路接收数据过程中，
数据处理模块200还用于将所述系统预设代码替换为原始数据后，在将一条物理链路上的数据恢复重组为与线路侧传输端口数量相同的多路数据进行解码输出。
进一步的，系统芯片接收链路接收数据过程中，数据处理模块200还用于将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
本发明一优选实施方式中，数据处理模块200还用于判断MAC接收单元的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。
综上所述，本发明的采用单根Serdes扩展物理接口的架构、其控制方法及控制系统，通过复用Base-TPHY与系统MAC间10G或者25G通道，使线路侧扩展支持多个线路侧传输端口，满足了802.1ac对于高于1Gbps速率连接的同时，大大降低了系统MAC与PHY间的管脚数目，提高了系统集成度，降低系统成本。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统中模块的具体工作过程，可以参考前述方法实施方式中的对应过程，在此不再赘述。
以上所描述的系统实施方式仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件是逻辑模块，即可以位于芯片逻辑中的一个模块中，或者也可以分布到芯片内的多路数据处理模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
本申请可用于众多通用或专用的通信芯片中。例如：交换芯片、路由器芯片，服务器芯片等等。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (10)
1.一种采用单根单根Serdes扩展物理接口的架构，其特征在于，
所述架构包括：系统芯片以及与所述系统芯片交换数据的PHY芯片；
所述系统芯片包括：系统芯片发送链路以及系统芯片接收链路；
所述PHY芯片包括：与所述系统芯片交换数据的系统侧发送接收单元以及线路侧发送接收单元；
所述线路侧发送接收单元包括至少两个线路侧传输端口；
所述系统芯片发送链路包括：与所述线路侧传输端口数量及带宽均相同的MAC发送单元，分别对应每个MAC发送单元设置的64B/66B编码单元，同时匹配每个64B/66B编码单元且依次设置的通道分配选择器、加扰单元、变速器单元、以及与所述系统芯片接收链路复用的Serdes发送接收单元；
所述系统芯片接收链路包括：与所述线路侧传输端口数量及带宽均相同的MAC接收单元，分别对应每个MAC接收单元设置的64B/66B解码单元，同时匹配每个64B/66B解码单元且依次设置的通道重组选择器、解扰单元、字对齐单元、以及与所述系统芯片发送链路复用的Serdes发送接收单元；
其中，通过所述Serdes发送接收单元与所述PHY芯片的系统侧发送接收单元交换数据。
2.根据权利要求1所述的采用单根Serdes扩展物理接口的架构，其特征在于，
所述系统芯片发送链路还包括：分别设置于每个MAC发送单元和64B/66B编码单元之间的数据复制单元；
所述系统芯片接收链路还包括：分别设置于每个线路侧传输端口和64B/66B解码单元之间的数据采样单元。
3.根据权利要求1或2所述的采用单根Serdes扩展物理接口的架构，其特征在于，
所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为4个，其传输带宽为2.5G；
或所述Serdes发送接收单元的速率为10G，所述线路侧传输端口的数量为2个，其传输带宽为5G；
或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为8个，其传输带宽为2.5G；
或所述Serdes发送接收单元的速率为25G，所述线路侧传输端口的数量为4个，其传输带宽为5G。
4.一种采用单根Serdes扩展物理接口的架构的控制方法，其特征在于，所述方法包括：
系统芯片发送链路发送数据过程中，
每个MAC发送单元均独立发送数据；
将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
将合并后的数据进行加扰操作后，通过Serdes发送接收单元发送；
系统芯片接收链路接收数据过程中，
将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据，并将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
5.根据权利要求4所述的采用单根Serdes扩展物理接口的架构的控制方法，其特征在于，
系统芯片发送链路发送数据过程中，所述方法还包括：
判断MAC发送单元的速率是否等于线路侧传输端口的带宽，若是，所述数据复制单元透传数据；
若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
6.根据权利要求5所述的采用单根Serdes扩展物理接口的架构的控制方法，其特征在于，
系统芯片接收链路接收数据过程中，
所述方法还包括：
判断MAC接收单元的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；
若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。
7.根据权利要求6所述的采用单根Serdes扩展物理接口的架构的控制方法，其特征在于，所述方法还包括：
系统芯片发送链路发送数据过程中，
第一个发送数据的MAC发送单元中传递的数据经过编码后，将其替换为系统预设代码后，再将每个经过编码后的数据合并分配到一条物理链路上进行传递；
系统芯片接收链路接收数据过程中，
将所述系统预设代码替换为原始数据后，在将一条物理链路上的数据恢复重组为与线路侧传输端口数量相同的多路数据进行解码输出。
8.一种采用单根Serdes扩展物理接口的架构的控制系统，其特征在于，所述系统包括：数据发送模块，数据处理模块，以及数据接收模块；
数据发送模块用于使每个MAC发送单元均独立发送数据；
数据接收模块用于使每个MAC接收单元均独立接收数据；
系统芯片发送链路发送数据过程中，
数据处理模块用于将每个MAC发送单元发送的数据进行独立进行64B/66B编码后，按照MAC发送单元地址排列顺序合并分配到一条物理链路上；
将合并后的数据进行加扰操作后，通过Serdes发送接收单元发送；
系统芯片发送链路接收数据过程中，
所述数据处理模块还用于：将通过Serdes发送接收单元后的多路数据分别进行解扰操作后，将其恢复重组为与线路侧传输端口数量相同的多路数据，并将多路数据依次进行独立的64B/66B解码后，对应发送到各个MAC接收单元。
9.根据权利要求8所述的采用单根Serdes扩展物理接口的架构的控制系统，其特征在于，
系统芯片发送链路发送数据过程中，所述数据处理模块还用于：
判断发送数据的速率是否等于所述MAC发送单元的带宽，若是，所述数据复制单元透传数据；
若否，将发送的数据经所述数据复制单元复制X份后，再进行传递，所述X等于当前链路占据Serdes发送接收单元的带宽/MAC发送单元的当前速率。
10.根据权利要求9所述的采用单根Serdes扩展物理接口的架构的控制系统，其特征在于，
系统芯片接收链路接收数据过程中，所述数据处理模块还用于：
判断解码后的数据的速率是否等于线路侧传输端口的带宽，若是，所述数据接收单元透传数据；
若否，将解码后的X份数据经所述数据采样单元采样一份后，再进行传递。
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