JP6482800B2 - プログラマブルコントローラ、プログラマブルコントローラの制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 97
- 230000002093 peripheral effect Effects 0.000 claims description 42
- 230000004913 activation Effects 0.000 claims description 34
- 230000007257 malfunction Effects 0.000 description 16
- 230000008054 signal transmission Effects 0.000 description 15
- 239000013256 coordination polymer Substances 0.000 description 12
- 239000002131 composite material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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Description
上記のプログラマブルコントローラにおいて、前記スレーブユニットは、前記第1コネクタの第2端子をプルダウンする第1抵抗と、前記第2コネクタの第2端子をプルアップする第2抵抗と、前記第2コネクタの第2端子のレベルに応じて前記第1コネクタの第2端子を駆動する駆動回路を備え、前記マスタユニットは、前記スレーブユニットの前記第1コネクタの第2端子が接続される端子を介して入力する信号のレベルに基づいて、接続された全ての前記スレーブユニットの電源起動を判定することが好ましい。
上記課題を解決するプログラマブルコントローラの制御方法は、制御ユニットと第1の周辺ユニットとマスタユニットとを含む基本ブロックと、第2の周辺ユニットと前記マスタユニットに所定の芯数からなる接続ケーブルを介して接続されたスレーブユニットとを含む増設ブロックと、を備えたプログラマブルコントローラの制御方法であって、前記制御ユニットと前記第1の周辺ユニットと前記マスタユニットは、共通するユニットバスで接続されており、前記制御ユニットは、前記第1の周辺ユニットを制御するとともに、前記マスタユニットと前記スレーブユニットを介して前記第2の周辺ユニットを制御し、前記マスタユニットは、前記スレーブユニットに差動信号を送信する複数の第1送信回路を備え、前記制御ユニットから出力される前記第2の周辺ユニットを指定するアドレス信号を含む複数ビットの制御信号を前記接続ケーブルの芯数に応じて所定ビット単位で分割した複数のブロックデータを、前記複数の第1送信回路を用いて前記スレーブユニットに順次送信し、前記スレーブユニットは、前記差動信号を受信する複数の第2受信回路により順次受信した前記複数のブロックデータに基づいて複数ビットの制御信号を生成して前記第2の周辺ユニットに出力する。
図1に示すように、プログラマブルコントローラ1は、複数(図1では4つ)のユニットブロック2a,2b,2c,2dを備えている。
次に、プログラマブルコントローラ1における接続の概要を説明する。
図3に示すように、互いに連結されたマスタユニット20とCPUユニット10とI/Oユニット11は、ユニットバスUBUを形成する。ユニットバスUBUは、アドレスバスUBAとデータバスUBDと制御バスUBCとを備えている。アドレスバスUBAのビット数はたとえば26ビットである。データバスUBDのビット数はたとえば16ビットである。制御バスUBCは、後述するリード信号RD、ライト信号WR、マスタクロック信号MCLK、等の制御信号を伝達する複数の信号線により形成される。
次に、増設ユニット(マスタユニット,スレーブユニット)の概要を説明する。
図4に示すように、マスタユニット(MASTER)20は、制御回路41、アイソレータ42a〜42e、送受信回路43、送信回路44a,44b、受信回路45を備えている。
送受信回路63は、接続ケーブル31(複合バスEAD)により受信した8組の差動信号CAD[7:0]に応じたブロックデータを出力する。制御回路61は、アイソレータ62aを介して送受信回路63から出力されるブロックデータを順次入力する。受信回路64aは、制御バスEBCから差動信号を入力し、マスタイネーブル信号MENを出力する。受信回路64bは、制御バスEBCから差動信号を入力し、マスタクロック信号MCLKを出力する。
次に、図6にしたがって、プログラマブルコントローラにおけるアクセス(データリード)について説明する。ここでは、図3に示すCPUユニット10、マスタユニット20、スレーブユニット21、I/Oユニット11の間のアクセスについて説明する。
マスタユニット20は、アドレス信号Aと制御信号(図4に示すリード信号RD,ライト信号WR)とに基づいて、4つのブロックデータCP,AP1,AP2,AP3を順次出力する。また、マスタユニット20は、ブロックデータCP,AP1〜AP3をスレーブユニット21が受け取るためのマスタクロック信号MCLK−Mを出力する。
スレーブユニット21は、データ信号Dを受け取り、Hレベルの選択信号CS−Sを出力する。
次に、図7にしたがって、プログラマブルコントローラにおけるアクセス(データライト)について説明する。上記のデータリードと同様に、図3に示すCPUユニット10、マスタユニット20、スレーブユニット21、I/Oユニット11の間のアクセスについて説明する。
マスタユニット20は、アドレス信号Aと制御信号(図4に示すリード信号RD,ライト信号WR)とに基づいて、4つのブロックデータCP,AP1,AP2,AP3を順次出力する。さらに、マスタユニット20は、データ信号Dに基づいて、2つのブロックデータDP0,DP1を順次出力する。また、マスタユニット20は、ブロックデータCP,AP1〜AP3、DP0,DP1をスレーブユニット21が受け取るためのマスタクロック信号MCLK−Mを出力する。
スレーブユニット21は、Hレベルのレディ信号RDY−Sに基づいて、Hレベルのスレーブオペレーション信号SOP−Sを出力する。
CPUユニット10は、Hレベルのレディ信号RDY−Mに基づいて、データ信号Dを受け取る。そして、CPUユニット10は、Hレベルの選択信号CS−MとIO選択信号IOCS−Mを出力する。
図8に示すように、マスタユニット20は、リセット信号RESETを送信するための送信回路51と、起動完了信号PSRを受信するための受信回路55を備えている。
送信回路51のバッファ回路52とインバータ回路53には、制御回路41とアイソレータ42fを介して、リセット信号RESETが供給される。バッファ回路52の出力端子はトランジスタT11の制御端子に接続されている。トランジスタT11は、たとえばNチャネルMOSトランジスタである。トランジスタT11のドレイン端子はトランジスタT12の制御端子に接続され、トランジスタT11のソース端子はグランドGNDに接続されている。なお、以下の説明に用いる図面において、符号「GND」を省略することがある。トランジスタT12はたとえばPチャネルMOSトランジスタである。トランジスタT12のソース端子には高電位電圧VDmが供給されている。また、トランジスタT12の制御端子(ゲート端子)は、抵抗R16の一端に接続され、抵抗R16の他端には高電位電圧VDmが供給される。高電位電圧VDmは、たとえば12[V](ボルト)であり、マスタユニット20に備えられた電源回路(図示略)により生成される。
受信回路71は、コンパレータ72、抵抗R26a,R26b,R27を備えている。受信回路71のコンパレータ72の非反転入力端子に、接続ケーブル31により伝送されたリセット信号RSTが供給される。コンパレータ72の反転入力端子は抵抗R26aの一端に接続され、抵抗R26aの他端には高電位電圧VDsが供給される。また、コンパレータ72の反転入力端子は抵抗R26bの一端に接続され、抵抗R26bの他端はグランドGNDに接続されている。したがって、コンパレータ72の反転入力端子には、抵抗R26a,R26bの抵抗値に応じて高電位電圧VDsを分圧した分圧電圧が供給される。高電位電圧VDsは、たとえば12[V](ボルト)であり、スレーブユニット21に備えられた電源回路(図示略)により生成される。抵抗R26a,R26bの抵抗値はたとえば互いに等しい値に設定されている。この場合、コンパレータ72の反転入力端子には、高電位電圧VDsの1/2(2分の1)の分圧電圧が供給される。コンパレータ72の出力端子は抵抗R27の一端に接続され、抵抗R27の他端には高電位電圧VCsが供給される。高電位電圧VCsはたとえば5[V]であり、図示しない電源回路により生成される。
送信回路75は、バッファ回路76、インバータ回路77、トランジスタT21〜T23、抵抗R28を備えている。送信回路75のバッファ回路76とインバータ回路77には、制御回路61とアイソレータ62gを介して起動完了信号PSRが供給される。バッファ回路76の出力端子はトランジスタT21の制御端子に接続されている。トランジスタT21はたとえばNチャネルMOSトランジスタである。トランジスタT21のドレイン端子はトランジスタT22の制御端子に接続され、トランジスタT21のソース端子はグランドGNDに接続されている。トランジスタT22はたとえばPチャネルMOSトランジスタである。トランジスタT22のソース端子には高電位電圧VDsが供給されている。また、トランジスタT22の制御端子(ゲート端子)は抵抗R28の一端に接続され、抵抗R28の他端には高電位電圧VDsが供給される。
次に、スレーブユニットにおける終端認識を説明する。
図9(a)に示すように、スレーブユニット21は、2つのコネクタ22b、22cを有し、一方のコネクタ21bは接続ケーブル31によりマスタユニット20のコネクタ20bに接続される。図9(b)(c)に示すように、スレーブユニット21の2つのコネクタのうち他方のコネクタ21cは、接続ケーブル32を介してスレーブユニット22に接続される。スレーブユニット22のコネクタ22bは、接続ケーブル32を介してマスタユニット20側のスレーブユニット21のコネクタ21cに接続される。そして、スレーブユニット22のコネクタ22cは、接続ケーブル33を介してスレーブユニット23のコネクタ23bに接続される。
次に、各スレーブユニットの電源起動の判定について説明する。
図10(a)に示すように、各スレーブユニット21,22,23は、それぞれ起動完了信号PSRを送信する送信回路75を備えている。なお、図10(a)では、図8に示す送信回路75を簡略化して示している。また、マスタユニット20及びスレーブユニット21,22,23は、図8に示す受信回路45を備えているが、図ではこれを省略している。
たとえば、図10(a)に示すように、マスタユニット20は、Hレベルの起動完了信号PS1に基づいて、接続された全てのスレーブユニット21,22,23の電源が起動されたと判定すると、初期化を行う。
(1)プログラマブルコントローラ1は、複数のユニットブロック2a,2b,2c,2dを備えている。
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、4台以上のスレーブユニットを接続可能とするように変更してもよい。
・上記実施形態に対し、接続ケーブル31〜33の芯数を適宜変更してもよい。
次に、上記実施形態及び別例から把握できる技術的思想を以下に記載する。
スレーブユニットと第2の周辺ユニットとを含む複数の増設ブロックと、
を備え、
前記マスタユニットと複数の前記増設ブロックの前記スレーブユニットは、複数の接続ケーブルにより直列に接続され、
前記マスタユニットは、前記スレーブユニットに差動のクロック信号を送信し、
前記スレーブユニットは、前記接続ケーブルが接続される前記マスタユニット側の第1コネクタと、前記マスタユニットと逆側の第2コネクタと、前記クロック信号を受信する受信回路と、前記マスタユニットからの受信信号に基づいて生成した制御信号を前記第2の周辺ユニットに出力するスレーブ制御回路とを有し、
前記第1コネクタの第1の端子は第1抵抗によりプルダウンされ、
前記スレーブ制御回路は、前記第2コネクタにおいて、前記第1コネクタの第1の端子に対応する第2の端子のレベルにより自ユニットが末端か否かを判定し、末端と判定した場合に、前記受信回路の入力端子を終端抵抗により終端すること、
を特徴とするプログラマブルコントローラ。
Claims (10)
- 制御ユニットと第1の周辺ユニットとマスタユニットとを含む基本ブロックと、
スレーブユニットと第2の周辺ユニットとを含む増設ブロックと、
前記マスタユニットと前記スレーブユニットとを接続する所定の芯数からなる接続ケーブルと、を備え、
前記制御ユニットと前記第1の周辺ユニットと前記マスタユニットは、共通するユニットバスで接続されており、
前記制御ユニットは、前記第1の周辺ユニットを制御するとともに、前記マスタユニットと前記スレーブユニットを介して前記第2の周辺ユニットを制御し、
前記マスタユニットは、前記スレーブユニットに差動信号を送信する複数の第1送信回路と、前記制御ユニットから出力される前記第2の周辺ユニットを指定するアドレス信号を含む複数ビットの制御信号を前記接続ケーブルの芯数に応じて所定ビット単位で分割した複数のブロックデータを、前記複数の第1送信回路を用いて前記スレーブユニットに順次送信するマスタ制御回路を備え、
前記スレーブユニットは、前記差動信号を受信する複数の第1受信回路と、前記第1受信回路にて順次受信した前記複数のブロックデータに基づいて複数ビットの制御信号を生成して前記第2の周辺ユニットに出力するスレーブ制御回路を備えること、
を特徴とするプログラマブルコントローラ。 - 前記制御ユニットは、前記第2の周辺ユニットに対するライトデータを前記マスタ制御回路に出力し、
前記マスタ制御回路は、前記アドレス信号を受信して前記制御ユニットに対して第1レベルのレディ信号を出力し、前記制御信号に応じた複数のブロックデータを送信した後、前記ライトデータを前記所定ビット単位で分割した複数のブロックデータを前記複数の第1送信回路を用いて前記スレーブユニットに順次送信し、
前記スレーブ制御回路は、前記第1受信回路にて順次受信した複数のブロックデータに基づいてライトデータを生成し、前記第2の周辺ユニットに出力した後、オペレーション信号を出力し、
前記マスタ制御回路は、前記オペレーション信号に基づいて第2レベルの前記レディ信号を出力し、
前記制御ユニットは、前記レディ信号が第1レベルの期間、待機状態となること、
を特徴とする請求項1に記載のプログラマブルコントローラ。 - 前記マスタユニットは、前記マスタ制御回路の動作電圧より高い第2電圧が供給される第2送信回路を備え、前記第2送信回路は、前記マスタ制御回路の出力信号に基づいて前記第2電圧に基づいたレベルのシングルエンド信号を前記スレーブユニットに送信し、
前記スレーブユニットは、前記第2電圧に基づく基準電圧と前記シングルエンド信号とを比較して受信信号を出力する第2受信回路を備えること、
を特徴とする請求項1または2に記載のプログラマブルコントローラ。 - 複数の前記増設ブロックを備え、
前記マスタユニットと複数の前記増設ブロックの前記スレーブユニットは、複数の前記接続ケーブルにより直列に接続されること、
を特徴とする請求項1〜3のいずれか一項に記載のプログラマブルコントローラ。 - 前記マスタユニットは、前記スレーブユニットに差動のクロック信号を送信し、
前記スレーブユニットは、前記接続ケーブルが接続される前記マスタユニット側の第1コネクタと、前記マスタユニットと逆側の第2コネクタと、前記クロック信号を受信する第3受信回路とを有し、
前記第1コネクタの第1端子には、高電位電圧が供給され、
前記スレーブ制御回路は、前記第2コネクタにおいて、前記第1コネクタの第1端子に対応する第1端子のレベルにより自ユニットが末端か否かを判定し、末端と判定した場合に、前記第3受信回路の入力端子を終端抵抗により終端すること、
を特徴とする請求項4に記載のプログラマブルコントローラ。 - 前記スレーブ制御回路は、末端と判定した場合に、差動のオペレーション信号を送信する送信回路の出力端子を終端抵抗により終端すること、を特徴とする請求項5に記載のプログラマブルコントローラ。
- 前記スレーブユニットは、前記第1コネクタの第2端子をプルダウンする第1抵抗と、
前記第2コネクタの第2端子をプルアップする第2抵抗と、前記第2コネクタの第2端子のレベルに応じて前記第1コネクタの第2端子を駆動する駆動回路を備え、
前記マスタユニットは、前記スレーブユニットの前記第1コネクタの第2端子が接続される端子を介して入力する信号のレベルに基づいて、接続された全ての前記スレーブユニットの電源起動を判定すること、
を特徴とする請求項5または6に記載のプログラマブルコントローラ。 - 前記マスタユニットは、前記スレーブユニットをイニシャルモードに設定し、複数ビットの局番設定信号に初期値を設定して送信し、所定時間経過後にラッチ信号を送信し、
前記スレーブユニットは、前記第1コネクタから受信した前記局番設定信号の値に所定値を加算して前記第2コネクタを介して送信し、前記ラッチ信号に基づいて前記受信した局番設定信号の値を自ユニットの局番として記憶すること、
を特徴とする請求項5〜7のいずれか一項に記載のプログラマブルコントローラ。 - 前記マスタユニットと前記スレーブユニットとの間、2つの前記スレーブユニットの間の接続には、両端のコネクタの第3端子と第4端子とが互いに接続された第1の接続ケーブル、または両端のコネクタの第3端子と第4端子とが交差して接続された第2の接続ケーブルが用いられ、
前記スレーブユニットは、各コネクタにおいて、第3端子はグランドに接続され、第4端子はプルアップされ、
前記マスタユニットは、前記スレーブユニットの第3端子に接続される端子はプルダウンされ、前記スレーブユニットの第4端子に接続される端子のレベルに応じて伝送速度を設定すること、
を特徴とする請求項5〜8のいずれか一項に記載のプログラマブルコントローラ。 - 制御ユニットと第1の周辺ユニットとマスタユニットとを含む基本ブロックと、第2の周辺ユニットと前記マスタユニットに所定の芯数からなる接続ケーブルを介して接続されたスレーブユニットとを含む増設ブロックと、を備えたプログラマブルコントローラの制御方法であって、
前記制御ユニットと前記第1の周辺ユニットと前記マスタユニットは、共通するユニットバスで接続されており、
前記制御ユニットは、前記第1の周辺ユニットを制御するとともに、前記マスタユニットと前記スレーブユニットを介して前記第2の周辺ユニットを制御し、
前記マスタユニットは、前記スレーブユニットに差動信号を送信する複数の第1送信回路を備え、前記制御ユニットから出力される前記第2の周辺ユニットを指定するアドレス信号を含む複数ビットの制御信号を前記接続ケーブルの芯数に応じて所定ビット単位で分割した複数のブロックデータを、前記複数の第1送信回路を用いて前記スレーブユニットに順次送信し、
前記スレーブユニットは、前記差動信号を受信する複数の第2受信回路により順次受信した前記複数のブロックデータに基づいて複数ビットの制御信号を生成して前記第2の周辺ユニットに出力すること、
を特徴とするプログラマブルコントローラの制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014189170A JP6482800B2 (ja) | 2014-09-17 | 2014-09-17 | プログラマブルコントローラ、プログラマブルコントローラの制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014189170A JP6482800B2 (ja) | 2014-09-17 | 2014-09-17 | プログラマブルコントローラ、プログラマブルコントローラの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016062254A JP2016062254A (ja) | 2016-04-25 |
JP6482800B2 true JP6482800B2 (ja) | 2019-03-13 |
Family
ID=55797809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014189170A Active JP6482800B2 (ja) | 2014-09-17 | 2014-09-17 | プログラマブルコントローラ、プログラマブルコントローラの制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6482800B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7326854B2 (ja) * | 2019-05-09 | 2023-08-16 | 株式会社ジェイテクト | 制御装置及びモジュール間通信方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02208704A (ja) * | 1989-02-09 | 1990-08-20 | Sharp Corp | プログラマブルコントローラのi/oバス拡張装置 |
JPH02219105A (ja) * | 1989-02-20 | 1990-08-31 | Sanyo Electric Co Ltd | プログラマブルコントローラ |
JPH03286206A (ja) * | 1990-03-31 | 1991-12-17 | Sanyo Electric Co Ltd | プログラマブル・コントローラ |
JPH06214949A (ja) * | 1993-01-20 | 1994-08-05 | Canon Inc | 通信装置及びその通信方法 |
JP4547722B2 (ja) * | 1998-02-17 | 2010-09-22 | ソニー株式会社 | 異種インタフェース規格による装置間の接続ケーブル |
JP2000021513A (ja) * | 1998-04-27 | 2000-01-21 | Alps Electric Co Ltd | コネクタ装置ならびにデータ転送装置 |
CN101261506B (zh) * | 2007-03-09 | 2010-07-21 | 欧姆龙株式会社 | 组块式可编程逻辑控制器 |
JP2010028670A (ja) * | 2008-07-23 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | シリアル通信システム |
JP4981864B2 (ja) * | 2009-09-25 | 2012-07-25 | パナソニック電工Sunx株式会社 | プログラマブルコントローラ |
-
2014
- 2014-09-17 JP JP2014189170A patent/JP6482800B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016062254A (ja) | 2016-04-25 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170804 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190213 |
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