JP5016183B2 - Ｃｍｏｓイメージセンサの製造方法 - Google Patents
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Description
本発明はＣＭＯＳイメージセンサの製造方法に関し、特にサリサイド（Ｓａｌｉｃｉｄｅ）層を有するＣＭＯＳイメージセンサの製造方法に関する。
ＣＭＯＳイメージセンサは光学映像を電気的信号に変換させる半導体素子であって、光を感知する光感知部と、感知した光を電気的に信号処理してデータ化するロジック回路部とを含んで構成されている。ＣＭＯＳイメージセンサは、各画素にＣＭＯＳ技術を利用して形成されたＭＯＳトランジスタを備えており、これを利用して逐次出力を検出するスイッチング方式によって動作するようになっている。
このようなＣＭＯＳイメージセンサは、通常、各単位画素に、受光素子である１個のフォトダイオードと、４個のＮＭＯＳトランジスタとを備えている。これらの４個のＮＭＯＳトランジスタは、フォトダイオードに集められる光電荷をフローティングノードに伝送する伝送トランジスタ、フローティングノードに保存されている電荷を排出してリセットさせるリセットトランジスタ、ソースフォロワバッファ増幅器として作用する駆動トランジスタ、及びスイッチング及びアドレッシングの役割をする選択トランジスタを含んで構成されている。
このようなＣＭＯＳイメージセンサでは動作速度の向上のためサリサイド層の適用が可能である。サリサイド層は、通常、ポリシリコン配線で構成されるゲート電極上とソースドレイン領域が形成される活性領域上との両方に形成される。しかし、ＣＭＯＳイメージセンサにおいては、画素領域のフォトダイオードの保護、及び入出力（Ｉ／Ｏ）領域の高抵抗確保のため、サリサイド層をゲート電極上にのみ形成することが好ましかった。このためＣＭＯＳイメージセンサでは活性領域上面にはサリサイド層が形成されないように、サリサイド工程前に画素領域と入出力領域とをマスキングしていた。このようなサリサイド防止用マスクを利用する方法を以下に示す。
まず、半導体基板上に形成された活性領域、トランジスタのゲート電極及びゲートスペーサを覆うように、半導体基板上にサリサイド防止膜を形成し、該サリサイド防止膜上にＢＡＲＣ膜を形成する。次いで、ゲート電極上面の前記サリサイド防止膜が露出するまで、前記ＢＡＲＣ膜をエッチバックした後、さらにゲート電極上面が露出するまでサリサイド防止膜をエッチバックする。このようにした後、サリサイド工程を行うことによって、露出されたゲート電極上にサリサイド層を形成し、活性領域の上にはサリサイド層が形成されないようにしていた。
しかしながら、前記ＢＡＲＣ膜のエッチバック工程は、画素領域を基準としてなされるため、画素領域のトランジスタのゲート幅より広いゲート幅を有するトランジスタが形成される別の領域では、画素領域でのＢＡＲＣ膜のエッチバックが完了しても、ゲート電極上面のサリサイド防止膜が露出されない場合があった。このため、その後、サリサイド防止膜のエッチバック工程を行っても、ゲート電極上面が十分に露出されない場合が生じ、安定したサリサイド層が形成されないという問題があった。そのため、製造したＣＭＯＳイメージセンサの特性及び信頼性が損なわれてしまうという問題があった。
本発明は上記課題を解決するためになされたものであって、活性領域上にサリサイド層が形成されるのを防ぐためサリサイド防止膜が形成される領域において、異なるゲート幅を有するトランジスタのゲート電極上にサリサイド層を安定して形成することができるＣＭＯＳイメージセンサの製造方法を提供することを目的としている。
本発明に係るＣＭＯＳイメージセンサの製造方法は、フィールド酸化膜により画素領域である第１領域、第２領域、及び入出力領域である第３領域が画定されており、これらの領域上に、活性領域、ゲート絶縁膜、ゲート電極、及びゲートスペーサを有するトランジスタが形成された半導体基板であって、前記第２領域に形成された前記トランジスタの前記ゲート電極は前記第１領域に形成された前記トランジスタの前記ゲート電極より広いゲート幅を有する半導体基板上にサリサイド防止膜を形成するサリサイド防止膜形成ステップと、前記サリサイド防止膜上にＢＡＲＣ膜を形成するＢＡＲＣ膜形成ステップと、前記ＢＡＲＣ膜上に前記第３領域を選択的に覆う第１フォトレジストパターンを形成する第１フォトレジストパターン形成ステップと、前記第１フォトレジストパターンをマスクとして、前記第１領域のゲート電極上面のサリサイド防止膜が露出するまで、前記第１領域及び前記第２領域の前記ＢＡＲＣ膜をエッチバックする第１エッチバックステップと、前記第１フォトレジストパターンを除去する第１フォトレジストパターン除去ステップと、前記ＢＡＲＣ膜及び前記サリサイド防止膜上に前記第１領域を選択的に覆う第２フォトレジストパターンを形成する第２フォトレジストパターン形成ステップと、前記第２フォトレジストパターンをマスクとして、前記第２領域のゲート電極上面のサリサイド防止膜が露出するまで、前記第２領域及び前記第３領域の前記ＢＡＲＣ膜をエッチバックする第２エッチバックステップと、前記第２フォトレジストパターンを除去する第２フォトレジストパターン除去ステップと、前記第１領域及び前記第２領域のゲート電極上面が十分に露出するまで、前記サリサイド防止膜をエッチバックするサリサイド防止膜エッチバックステップとを含むことを特徴としている。
また、前記サリサイド防止膜は、ＨＬＤ酸化膜またはＯ3−ＵＳＧ膜からなることが望ましい。
また、前記第１フォトレジストパターンは、前記第３領域を選択的に覆うサリサイド防止用マスクを利用して形成することが望ましい。
また、前記第２フォトレジストパターンを、Ｎチャネルストップ用レチクルとネガティブフォトレジスト膜とを用いた露光及び現像を行って形成することが望ましい。
また、前記第１フォトレジストパターン形成ステップより前に、前記ＢＡＲＣ膜を硬化させるＢＡＲＣ膜硬化ステップをさらに含むことが望ましく、好ましくは、前記ＢＡＲＣ膜の硬化を、ハードベークまたはＵＶベークで行う。
本発明に係るＣＭＯＳイメージセンサの製造方法によれば、活性領域上にサリサイド層が形成されるのを防ぐためサリサイド防止膜が形成される領域において、異なるゲート幅を有するトランジスタのゲート電極上にサリサイド層を安定して形成することができる。これにより、工程の再現性及び安定性を向上させ、製造するＣＭＯＳイメージセンサの特性及び信頼性を向上させることができる。
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
図１Ａないし図１Ｄは、本発明の実施の形態に係るＣＭＯＳイメージセンサの製造過程における断面構造を工程順に示した図である。
図１Ａに示すように、まず、フィールド酸化膜１１により画素領域である第１領域２０、第２領域３０、及び入出力領域である第３領域４０が画定されており、これらの領域上に、活性領域、ゲート絶縁膜１２、ゲート電極１３Ａ、１３Ｂ、１３Ｃ、及びゲートスペーサ１４を有するトランジスタが形成された半導体基板１０を準備する。この半導体基板１０においては、第２領域３０に形成されたトランジスタのゲート電極１３Ｂは画素領域である第１領域２０に形成されたトランジスタのゲート電極１３Ａより広いゲート幅を有する。
次いで、サリサイド防止膜形成ステップとして、上記のようにトランジスタが形成された半導体基板１０上にサリサイド防止膜１５を形成する。サリサイド防止膜１５は酸化膜、好ましくはＨＬＤ酸化膜またはＯ3−ＵＳＧ膜からなっており、約６００ないし約７００Åの厚さに形成する。
次いで、ＢＡＲＣ膜形成ステップとして、サリサイド防止膜１５上にＢＡＲＣ膜１６を塗布して形成する。ＢＡＲＣ膜１６は、少なくともゲート電極１３Ａ、１３Ｂ、１３Ｃの厚さより厚い厚さを有し、ＢＡＲＣ膜１６上面がゲート電極１３Ａ、１３Ｂ、１３Ｃ上のサリサイド防止膜１５上面より上方に位置するように形成する。本実施の形態では、その後ＢＡＲＣ膜硬化ステップとして、ＢＡＲＣ膜１６を硬化させる。ＢＡＲＣ膜１６の硬化を、ハードベーク（ｈａｒｄ ｂａｋｅ）またはＵＶベーク（ＵＶ−ｂａｋｅ）で行う。
次いで、第１フォトレジストパターン形成ステップとして、ＢＡＲＣ膜１６上に入出力領域である第３領域４０を選択的に覆う第１フォトレジストパターン１７を形成する。従来、このようなサリサイド防止用マスクの形成には、画素領域と入出力領域との両方をマスキングするフォトレジストパターンを形成していたが、本実施の形態に係るＣＭＯＳイメージセンサの製造方法においては、画素領域である第１領域２０を露出し、入出力領域である第３領域４０を選択的に覆う第１フォトレジストパターン１７を形成する。第１フォトレジストパターン１７は、第３領域４０を選択的に覆うサリサイド防止用マスクを利用して形成するとよい。
次いで、図１Ｂに示すように、第１エッチバックステップとして、第１フォトレジストパターン１７（図１Ａ参照）をマスクとして、画素領域である第１領域２０のゲート電極１３Ａ上面のサリサイド防止膜１５が露出するまで、第１領域２０及び第２領域３０のＢＡＲＣ膜１６をエッチバックする。このエッチバックを行った後でも、画素領域である第１領域２０より広いゲート幅を有するトランジスタが形成される第２領域３０では、通常、ゲート電極１３Ｂ上面のサリサイド防止膜１５が露出されず、サリサイド防止膜１５上にＢＡＲＣ膜１６が所定厚さ残留している。
次いで、第１フォトレジストパターン除去ステップとして、通常の方法により第１フォトレジストパターン１７を除去する。
次いで、第２フォトレジストパターン形成ステップとして、ＢＡＲＣ膜１６及び露出されたサリサイド防止膜１５上に、第２領域３０及び第３領域４０を露出し、画素領域である第１領域２０を選択的に覆う第２フォトレジストパターン１８を形成する。この第２フォトレジストパターン１８を形成するために専用のレチクルを用意してもよいが、本実施の形態では製造コストの上昇を抑えるため、ＣＭＯＳイメージセンサの別の製造工程において、画素領域を選択的に開口させるＮチャネルストップ用レチクルとネガティブフォトレジスト膜とを用いた露光及び現像を行って第２フォトレジストパターン１８を形成している。
次いで、図１Ｃに示すように、第２エッチバックステップとして、第２フォトレジストパターン１８（図１Ｂ参照）をマスクとして、第２領域３０及び入出力領域である第３領域４０のＢＡＲＣ膜１６を、第２領域３０のゲート電極１３Ｂ上面のサリサイド防止膜１５が十分に露出するまで、エッチバックする。その際、入出力領域である第３領域４０においては、ゲート電極１３Ｃ上面に依然としてＢＡＲＣ膜１６が残留している。
次いで、第２フォトレジストパターン除去ステップとして、通常の方法により第２フォトレジストパターン１８を除去する。
次いで、図１Ｄに示すように、サリサイド防止膜エッチバックステップとして、第１領域２０及び第２領域３０の各々のゲート電極１３Ａ、１３Ｂ上面が十分に露出するまで、サリサイド防止膜１５をエッチバックする。この際、入出力領域である第３領域４０ではゲート電極１３Ｃ上に残留するＢＡＲＣ膜１６によりゲート電極１３Ｃ上面が露出されないので、後述するサリサイド工程の際にゲート電極１３Ｃ上にサリサイド層が形成されるのを防ぐことができる。これにより、入出力領域で従来よりも高い抵抗の確保が可能となる。
その後、図示していないが、基板上に第３フォトレジストパターンを形成して、活性領域上にサリサイド層が形成されない領域をマスキングし、他の領域を露出させた後、露出された領域のＢＡＲＣ膜とサリサイド防止膜とを除去し、第３フォトレジストパターンを除去した後、サリサイド工程を行う。
本実施の形態に係るＣＭＯＳイメージセンサの製造方法によれば、画素領域より広いゲート幅を有するトランジスタが形成される別の領域に対して、ＢＡＲＣ膜を２回に分けてエッチバックすることにより、サリサイド層を形成すべきゲート電極上のサリサイド防止膜を選択的に露出させ、該サリサイド防止膜を選択的にエッチバックすることにより、ゲート電極上面を十分に露出させることができる。その際、入出力領域のゲート電極上面はサリサイド防止膜に覆われており露出されない。したがって、活性領域上にサリサイド層が形成されるのを防ぐためサリサイド防止膜が形成される領域において、異なるゲート幅を有するトランジスタのゲート電極上にサリサイド層を安定して形成することができる。これにより、工程の再現性及び安定性を向上させ、製造するＣＭＯＳイメージセンサの特性及び信頼性を向上させることができる。また、入出力領域でのサリサイド層の形成を防ぐことができるので、従来よりも高い抵抗を確保することができる。
なお、本発明は、上述した実施の形態の範囲に限定されるものではない。本発明の技術的範囲から逸脱することなく多くの変更や置き換えが可能であり、それらも本発明の技術的範囲に属する。
１０ 半導体基板
１１ フィールド酸化膜
１２ ゲート絶縁膜
１３Ａ、１３Ｂ、１３Ｃ ゲート電極
１４ ゲートスペーサ
１５ サリサイド防止膜
１６ ＢＡＲＣ膜
１７ 第１フォトレジストパターン
１８ 第２フォトレジストパターン
２０ 第１領域
３０ 第２領域
４０ 第３領域
１１ フィールド酸化膜
１２ ゲート絶縁膜
１３Ａ、１３Ｂ、１３Ｃ ゲート電極
１４ ゲートスペーサ
１５ サリサイド防止膜
１６ ＢＡＲＣ膜
１７ 第１フォトレジストパターン
１８ 第２フォトレジストパターン
２０ 第１領域
３０ 第２領域
４０ 第３領域
Claims (8)
- ａ）ゲート電極、サリサイド防止層、ＢＡＲＣ層を有する半導体基板構造を作成するステップであって、前記ゲート電極、サリサイド防止膜、ＢＡＲＣ層は、画素領域と周辺領域と入出力領域とを有する基板上に順次に形成されており、前記周辺領域に形成されたトランジスタのゲート電極が、前記画素領域に形成されたトランジスタのゲート電極より広いゲート幅を有している、ステップと、
ｂ）前記画素領域の前記サリサイド防止層を露出させるため、第１のエッチバックプロセスを実行するステップであって、
ｂ１）前記入出力領域の前記ＢＡＲＣ層上に第１のフォトレジストマスクを形成するステップと、
ｂ２）前記第１のフォトレジストマスクをエッチマスクとして使用して、前記画素領域の前記サリサイド防止層が露出されるまで前記第１のエッチバックプロセスを実行するステップと
を含む、ステップと、
ｃ）前記周辺領域の前記サリサイド防止層を露出させるため、第２のエッチバックプロセスを実行するステップであって、
ｃ１）前記画素領域の前記ＢＡＲＣ層上に第２のフォトレジストマスクを形成するステップと、
ｃ２）前記第２のフォトレジストマスクをエッチマスクとして使用して、前記周辺領域の前記サリサイド防止層が露出されるまで前記第２のエッチバックプロセスを実行するステップと
を含む、ステップと、
ｄ）前記画素領域及び前記周辺領域の前記ゲート電極の上面を露出させるため、第３のエッチバックプロセスを実行するステップと
を含む、ＣＭＯＳイメージセンサの製造方法。 - 前記サリサイド防止層が、高温低圧成膜（ＨＬＤ）酸化物又はＯ３−非ドープケイ酸塩ガラス（ＵＳＧ）を使用する請求項１に記載の方法。
- 前記サリサイド防止層が、約６００Ａ〜約７００Ａの範囲の厚さを有して形成される請求項２に記載の方法。
- 前記第２のフォトレジストマスクが、ｎチャネルストップ用レチクル及びネガティブフォトレジストを使用する請求項１に記載の方法。
- 前記ステップａ）の後、前記ステップｂ）の前に前記ＢＡＲＣ層を硬化させるステップをさらに含む請求項１に記載の方法。
- 前記ＢＡＲＣ層を硬化させるステップが、ハードベークプロセスを使用することによって実行される請求項５に記載の方法。
- 前記ＢＡＲＣ層を硬化させるステップが、紫外（ＵＶ）ベークプロセスを使用することによって実行される請求項５に記載の方法。
- 前記ステップｄ）の後、
ｉ）サリサイド層が形成されない部位に第３のフォトレジストマスクを形成するステップと、
ｊ）前記第３のフォトレジストマスクで覆われていない残りの部位をエッチングし、サリサイド層が形成される前記残りの部位を露出させるステップと、
ｋ）サリサイドプロセスを実行するステップと
をさらに含む請求項１に記載の方法。
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