JP5014670B2 - オーディオ用集積回路 - Google Patents

Description

この発明は、オーディオ用集積回路に係る発明である。

図５に、非特許文献１に開示されているオーディオ用集積回路９０等を含む音源制御ブロック１００の構成図を示す。

図５において、オーディオ用集積回路９０に着目する。すると、デジタルデータをシリアルに転送する三線式であるシリアルサウンドインターフェイス（略称ＳＳＩ。オーディオインターフェイスとも称する）１ａ，１ｂを備えている。各シリアルサウンドインターフェイス１ａ，１ｂは、ＳＣＫ端子およびＷＳ端子を有している。

ここで、各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＳＣＫ端子には第一の周期の第一のクロックが入力または出力され、ＷＳ端子には、第一の周期と異なる第二の周期の第二のクロックが入力または出力されている。なお、第二の周期は、第一の周期よりも長くなっている。

各シリアルサウンドインターフェイス１ａ，１ｂにおいて、第一のクロックに同期してデジタルデータのシリアル転送（受信も含む）がされる。また、第二のクロックに同期して、音声出力部の右側から出力されるデジタルデータ、音声出力部の左側から出力されるデジタルデータが各々、シリアル転送（受信も含む）される。

ここで、デジタルデータの転送（受信も含む）は、各シリアルサウンドインターフェイス１ａ，１ｂのＳＤＡＴＡ端子を通じて行われる。

なお、音源制御ブロック１００の動作および各内部回路等は周知の構成・技術であり、また、非特許文献１，２，３の各々に詳細に説明されている。したがって、本願での説明は省略する。

http://www.hitachi-ul.co.jp/SH-SE/pdf/ms7760cp02p.pdf#search='SH7760'、「ＳＨ７７６０ Ｓｏｌｕｔｉｏｎ Ｅｎｇｉｎｅ２ 概説書」、株式会社日立超ＬＳＩシステムズ、２００６年４月４日時点で既公開 ＳＨ７７６０のハードウェアマニュアル、Ｐｈｉｌｉｐｓ製 ＵＤＡ１３４２ＴＳのマニュアル Ｍ３２Ｃ／８５ ハードウェアマニュアル

ところで、各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＳＣＫ端子に入力あるいは出力される第一のクロック信号は、通常すべて同周波数かつ同相である。また、各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＷＳ端子に入力あるいは出力される第二のクロック信号は、通常すべて同周波数かつ同相である。

したがって、図５に示すように、オーディオ用集積回路９０の外部において、ＳＣＫ端子同士およびＷＳ端子同士が結線（接続）されていた。

ところで、図６に示すように、三線式である各シリアルサウンドインターフェイス１ａ，１ｂでは、ＳＤＡＴＡ端子、ＳＣＫ端子、およびＷＳ端子の３つの端子を少なくとも有している。

ここで、オーディオ用集積回路９０が、二つのシリアルサウンドインターフェイス１ａ，１ｂを備えており、上記のようにオーディオ用集積回路９０の外部において、ＳＣＫ端子同士およびＷＳ端子同士が結線（接続）された場合を想定する。すると、図６に示すように、オーディオ用集積回路９０の外部において、６個の外部ピン２のアサインが必要となる。つまり、当該外部ピン２の数は、（シリアルサウンドインターフェイスの数）×３となる。

最近では、オーディオ用集積回路９０内に配設されるシリアルサウンドインターフェイス１ａ，１ｂの数は増加してきているので、外部ピン２も増加してきている。当該外部ピン２の増加により、オーディオ用集積回路９０自体が大型化するので、または、オーディオ集積回路９０に配設される外部ピン２の本数には制限があるので、シリアルサウンドインターフェイス１ａ，１ｂの数の増加に伴う外部ピン２の増加は重要な問題である。

そこで、本発明は、集積回路内に配設されるシリアルインターフェイスの数が増加したとしても、外部ピンの数の増加を抑制することができるオーディオ用集積回路を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載のオーディオ用集積回路は、デジタルデータをシリアルに入出力する三線式であるシリアルサウンドインターフェイスを少なくとも２以上備える、オーディオ用集積回路において、前記シリアルサウンドインターフェイスは、第一のクロックが入力または出力される第一の端子と、前記第一のクロックの周期と異なる周期を有する第二のクロックが入力または出力される第二の端子とを、備えており、各前記シリアルサウンドインターフェイスの前記第一の端子同士および前記第二の端子同士が、前記集積回路内部において各々接続されている。

本発明の請求項１に記載のオーディオ用集積回路は、デジタルデータをシリアルに入出力する三線式であるシリアルサウンドインターフェイスを少なくとも２以上備える、オーディオ用集積回路において、前記シリアルサウンドインターフェイスは、第一のクロックが入力または出力される第一の端子と、前記第一のクロックの周期と異なる周期を有する第二のクロックが入力または出力される第二の端子とを、備えており、各前記シリアルサウンドインターフェイスの前記第一の端子同士および前記第二の端子同士が、前記集積回路内部において各々接続されている。

したがって、オーディオ用集積回路内に配設される三線式のシリアルサウンドインターフェイスの数が増加したとしても、当該オーディオ用集積回路に配設される外部ピンの数の増加を抑制することができる。よって、オーディオ用集積回路内に配設される三線式のシリアルサウンドインターフェイスの数が増加したとしても、オーディオ用集積回路自体の大型化を抑制することができる。

また、上述のように、外部ピンの数の増加を抑制できるので、オーディオ集積回路に配設される外部ピンの本数には制限がある場合においても、本実施の形態に係わるオーディオ集積回路は有効である。なぜなら、外部ピンの本数には制限がある場合において本実施の形態に係わるオーディオ集積回路を採用することにより、三線式のシリアルサウンドインターフェイスの数の増加に伴う外部ピンの増加を抑制でき、結果、他の多くの機能のために多くの外部ピンを割り当てることができるからである。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、本実施の形態に係わるオーディオ用集積回路の構成を示すブロック図である。ここで、オーディオ用集積回路１０および他の回路を含む音源制御ブロックの構成・動作は、周知の事項であり、非特許文献１，２，３にも詳細に開示されている。したがって、以下では、本発明の特徴となる構成（オーディオ用集積回路１０内の特徴となる構成）のみについて言及する。

図１に示すように、オーディオ用集積回路１０の内部には、二つのシリアルサウンドインターフェイス（略称ＳＳＩ。オーディオインターフェイスとも称する）１ａ，１ｂが配設されている。

ここで、シリアルサウンドインターフェイス１ａ，１ｂは、デジタルデータをシリアルに入出力する三線式のインターフェイスである。また、三線式である各シリアルサウンドインターフェイス１ａ，１ｂでは、ＳＤＡＴＡ端子、ＳＣＫ端子（第一の端子と把握できる）、およびＷＳ端子（第二の端子と把握できる）の３つの端子を少なくとも有している。

各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＳＣＫ端子には第一の周期の第一のクロックが入力または出力され、ＷＳ端子には、第一の周期と異なる第二の周期の第二のクロックが入力または出力されている。なお、第二の周期は、第一の周期よりも長くなっている。

各シリアルサウンドインターフェイス１ａ，１ｂにおいて、第一のクロックに同期してデジタルデータのシリアル転送（受信も含む）がされる。また、第二のクロックに同期して、音声出力部の右側から出力されるデジタルデータ、音声出力部の左側から出力されるデジタルデータが各々、シリアル転送（受信も含む）される（ステレオモードと把握できる）。

ここで、デジタルデータの転送（受信も含む）は、各シリアルサウンドインターフェイス１ａ，１ｂのＳＤＡＴＡ端子を通じて行われる。

また上述したように、各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＳＣＫ端子に入出力される第一のクロック信号は、通常すべて同周波数かつ同相である。また、各シリアルサウンドインターフェイス１ａ，１ｂにおいて、ＷＳ端子に入力される第二のクロック信号は、通常すべて同周波数かつ同相である。

そこで、本実施の形態に係わるオーディオ用集積回路１０では、図１に示すように、当該オーディオ用集積回路１０内部において、ＳＣＫ端子同士およびＷＳ端子同士を結線（接続）する。

より具体的に、図１に示すように、オーディオ用集積回路１０内部には、接続点Ｎ１において、各シリアルサウンドインターフェイス１ａ，１ｂのＳＣＫ端子同士が接続されている。また、オーディオ用集積回路１０内部には、接続点Ｎ２において、各シリアルサウンドインターフェイス１ａ，１ｂのＷＳ端子同士が接続されている。

したがって、オーディオ用集積回路１０が、二つのシリアルサウンドインターフェイス１ａ，１ｂを備えており、上記のようにオーディオ用集積回路１０の内部において、ＳＣＫ端子同士およびＷＳ端子同士が結線（接続）されている場合について議論する（図１）。すると、図１に示すように、オーディオ用集積回路１０の外部において、４個の外部ピン２のみのアサインとなる。

以上のように、本実施の形態に係わるオーディオ用集積回路１０では、オーディオ用集積回路１０内部において、ＳＣＫ端子同士およびＷＳ端子同士が結線（接続）されている。

したがって、図６に示す従来技術の場合よりも、外部ピン２の削減を図ることができる。このように、オーディオ用集積回路１０内に配設される三線式のシリアルサウンドインターフェイス１ａ，１ｂの数が増加したとしても、当該オーディオ用集積回路１０に配設される外部ピン２の数の増加を抑制することができる。よって、オーディオ用集積回路１０内に配設される三線式のシリアルサウンドインターフェイス１ａ，１ｂの数が増加したとしても、オーディオ用集積回路１０自体の大型化を抑制することができる。

また、上述のように、外部ピン２の数の増加を抑制できるので、オーディオ集積回路１０に配設される外部ピン２の本数には制限がある場合においても、本実施の形態に係わるオーディオ集積回路１０は有効である。これは、外部ピン２の本数には制限がある場合において本実施の形態に係わるオーディオ集積回路１０を採用することにより、三線式のシリアルサウンドインターフェイス１ａ，１ｂの数の増加に伴う外部ピン２の増加を抑制でき、結果、他の多くの機能のために多くの外部ピン２を割り当てることができるからである。

なお、図１では、オーディオ用集積回路１０内に、二つの三線式のシリアルサウンドインターフェイス１ａ，１ｂが配設される場合について言及した。しかし、図２に示すように、オーディオ用集積回路１０内に、三つ以上の三線式のシリアルサウンドインターフェイス１ａ，１ｂが配設される場合について、本願発明の構成を適用することができる。

つまり、図２に示すように、オーディオ用集積回路１０内には、ｎ個の三線式のシリアルサウンドインターフェイス１ａ，１ｂ，１ｎ−１，１ｎが配設され、さらに、オーディオ用集積回路１０内において、三線式である各シリアルサウンドインターフェイス１ａ，１ｂ，１ｎ−１，１ｎのＳＣＫ端子同士、およびＷＳ端子同士が接続されている（つまり、ＳＣＫ端子同士およびＷＳ端子同士の共通化がなされている）構成を取ることもできる。

図２から分かるように、本実施の形態に係わるオーディオ用集積回路１０では、当該外部ピン２の数は、（シリアルサウンドインターフェイスの数）＋２（共通化されたＳＣＫ端子に接続される外部ピン１つ、および共通化されたＷＳ端子に接続される外部ピン１つの計２つ）となる。

このように、オーディオ用集積回路１０内に配設される三線式のシリアルサウンドインターフェイス１ａ，１ｂ，１ｎ−１，１ｎの数が増加すればするほど、従来技術と比較して、本実施の形態に係わる発明の方が、外部ピン２の増加抑制効果が大きくなることが分かる。

なお、本実施の形態の構成において、各シリアルサウンドインターフェイス１ａ，１ｂから出力されるデジタルデータは、各々異なる電源系に基づいて生成されるようにしても良い。これにより、各ＳＤＡＴＡ端子を異なる電圧電源のデバイスに接続することができる。

＜実施の形態２＞
実施の形態１では、オーディオ用集積回路１０内において、三線式であるシリアルサウンドインターフェイス１ａ，１ｂが少なくとも２以上配設される場合に言及した。本実施の形態では、集積回路内において、二線式であるシリアルコミュニケーションインターフェイスが少なくとも２以上配設される場合に言及する。

図３は、本実施の形態に係わる集積回路の構成を示すブロック図である
図３に示すように、集積回路２０の内部には、二つのシリアルコミュニケーションインターフェイス３ａ，３ｂが配設されている。ここで、シリアルコミュニケーションインターフェイス３ａ，３ｂは、デジタルデータをシリアルに入出力する二線式のインターフェイスである。また、二線式である各シリアルコミュニケーションインターフェイス３ａ，３ｂでは、ＤＡＴＡ端子およびＣＬＫ端子の２つの端子を少なくとも有している。

各シリアルコミュニケーションインターフェイス３ａ，３ｂにおいて、ＣＬＫ端子には所定の周期のクロックが入力または出力されている。

各シリアルコミュニケーションインターフェイス３ａ，３ｂにおいて、所定のクロックに同期してデジタルデータのシリアル転送（受信も含む）がされる。ここで、デジタルデータの転送（受信も含む）は、各シリアルコミュニケーションインターフェイス３ａ，３ｂのＤＡＴＡ端子を通じて行われる。

ところで、二線式である各シリアルコミュニケーションインターフェイス３ａ，３ｂにおいて、ＣＬＫ端子に入出力される所定のクロック信号は、すべて同周波数かつ同相である場合がある。

そこで、本実施の形態に係わる集積回路２０では、図３に示されているように、当該集積回路２０内部において、ＣＬＫ端子同士を結線（接続）する。図３に示すように、集積回路２０内部には、接続点Ｎ１１において、各シリアルコミュニケーションインターフェイス３ａ，３ｂのＣＬＫ端子同士が接続されている。

したがって、集積回路２０が、二つのシリアルコミュニケーションインターフェイス３ａ，３ｂを備えており、上記のように集積回路２０の内部において、ＣＬＫ端子同士が結線（接続）されている場合について議論する（図３）。すると、図３に示すように、集積回路２０の外部において、３個の外部ピン２のみのアサインとなる。

以上のように、本実施の形態に係わる集積回路２０では、集積回路２０内部において、ＣＬＫ端子同士が結線（接続）されている。

したがって、集積回路２０の外部においてＣＬＫ端子同士を接続する構成の場合よりも、外部ピン２の削減を図ることができる。このように、集積回路２０内に配設される二線式のシリアルコミュニケーションインターフェイス３ａ，３ｂの数が増加したとしても、外部ピン２の数の増加を抑制することができるので、集積回路２０内に配設される二線式のシリアルコミュニケーションインターフェイス３ａ，３ｂの数が増加したとしても、集積回路２０自体の大型化を抑制することができる。

また、上述のように、外部ピン２の数の増加を抑制できるので、集積回路２０に配設される外部ピン２の本数には制限がある場合においても、本実施の形態に係わる集積回路２０は有効である。これは、外部ピン２の本数には制限がある場合において本実施の形態に係わる集積回路２０を採用することにより、二線式のシリアルコミュニケーションインターフェイス３ａ，３ｂの数の増加に伴う外部ピン２の増加を抑制でき、結果、他の多くの機能のために多くの外部ピン２を割り当てることができるからである。

なお、図３では、集積回路２０内に、二線式であるシリアルコミュニケーションインターフェイス３ａ，３ｂが二つ配設される場合について言及した。しかし、集積回路２０内に、三つ以上の二線式のシリアルコミュニケーションインターフェイス３ａ，３ｂが配設される場合について、本願発明の構成を適用することができる。

つまり、集積回路２０内には、３以上の二線式のシリアルコミュニケーションインターフェイスが配設され、さらに、集積回路２０内において、ＣＬＫ端子同士が接続されている（つまり、ＣＬＫ端子同士の共通化がなされている）構成を取ることもできる。

本実施の形態に係わる集積回路２０では、当該外部ピン２の数は、（シリアルコミュニケーションインターフェイスの数）＋１（共通化されたＣＬＫ端子に接続される外部ピン１つ）となる。

なお、集積回路２０外部において、ＣＬＫ端子同士を接続する構成の場合には、外部ピン２の数は、（シリアルコミュニケーションインターフェイスの数）×２となる。

以上により、集積回路２０内に配設される二線式のシリアルコミュニケーションインターフェイス３ａ，３ｂの数が増加すればするほど、集積回路２０外部においてＣＬＫ端子同士を接続する場合よりも、本実施の形態に係わる発明の方が、外部ピン２の増加抑制効果が大きくなる。

＜実施の形態３＞
実施の形態１に記載の構成において一般的に、各シリアルサウンドインターフェイス１ａ，１ｂからは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に対して各々別個に割込みリクエスト信号を出力される。

ここで、割込みリクエスト信号は、各シリアルサウンドインターフェイス１ａ、１ｂから所定のタイミングで出力される信号であり、ＣＰＵに対して割込みを要求するための信号である（一般的に、使用される割込み信号と同義であると把握できる）。

ところで、当該割込みリクエスト信号においても、一般的には、ＷＳ端子に入力される第二のクロックに同期して、シリアルサウンドインターフェイス１ａ、１ｂから出力される。

そこで、ＷＳ端子同士を接続する実施の形態１に記載した構成を採用する場合には、本実施の形態で説明するようなオーディオ用集積回路３０を提供することができる。図４は、本実施の形態に係わるオーディオ用集積回路３０の構成を示すブロック図である。

図４に示すように、本実施の形態に係わるオーディオ用集積回路３０は、当該オーディオ用集積回路３０の内部にＯＲ回路５が配設されている。

当該ＯＲ回路５は、各シリアルサウンドインターフェイス１ａ，１ｂから所定のタイミングで出力される、ＣＰＵに対して割込みを要求する割込みリクエスト信号を各々入力している。さらに、当該ＯＲ回路５は、入力された割込みリクエスト信号の論理和を出力する。ここで、ＯＲ回路５から出力される信号は、オーディオ用集積回路３０からの割込みリクエスト信号としてＣＰＵに送信される。

なお図４では、ＯＲ回路５は、二つのシリアルサウンドインターフェイス１ａ，１ｂから出力された割込みリクエスト信号の論理和演算処理を行っている。しかし、オーディオ用集積回路３０内に複数のシリアルサウンドインターフェイスが配設されている場合には、当該オーディオ用集積回路３０内に配設されるＯＲ回路５は、以下の構成とすることもできる。

つまり、当該場合には、ＯＲ回路５は、複数のシリアルサウンドインターフェイスから出力された割込みリクエスト信号を入力し、当該入力してきた各割込みリクエスト信号の論理和を行い、論理和演算処理後の信号をＣＰＵに対して送信する。

以上のように、本実施の形態に係わるオーディオ用集積回路３０は、各割込みリクエスト信号の論理和を行い、当該論理和信号を出力するＯＲ回路５を、内部に備えている。

したがって、各シリアルサウンドインターフェイス１ａ，１ｂからＣＰＵに対して各々別個に割込みリクエスト信号を送信する構成と比較して、本実施の形態に係わる発明の方が、割込みリクエスト信号が出力される外部ピンの数を減少させることができる。

実施の形態１に係わるオーディオ用集積回路の構成を示すブロック図である。 実施の形態１に係わるオーディオ用集積回路の他の構成を示すブロック図である。 実施の形態２に係わるオーディオ用集積回路の構成を示すブロック図である。 実施の形態３に係わるオーディオ用集積回路の構成を示すブロック図である。 従来の音源制御ブロックの構成を示すブロック図である。 従来の技術の問題点を説明するための図である。

符号の説明

１ａ，１ｂ 三線式のシリアルサウンドインターフェイス、２ 外部ピン、３ａ，３ｂ 二線式のシリアルコミュニケーションインターフェイス、５ ＯＲ回路、１０，３０ オーディオ用集積回路、２０ 集積回路。

Claims (3)

1. デジタルデータをシリアルに入出力する三線式であるシリアルサウンドインターフェイスを少なくとも２以上備える、オーディオ用集積回路において、
   前記シリアルサウンドインターフェイスは、
   第一のクロックが入力または出力される第一の端子と、
   前記第一のクロックの周期と異なる周期を有する第二のクロックが入力または出力される第二の端子とを、備えており、
   各前記シリアルサウンドインターフェイスの前記第一の端子同士および前記第二の端子同士が、前記集積回路内部において各々接続されている、
   ことを特徴とするオーディオ用集積回路。
2. 前記オーディオ用集積回路内において配設されており、前記シリアルサウンドインターフェイスから所定のタイミングで出力される、ＣＰＵに対して割込みを要求する割込みリクエスト信号を各々入力し、前記割込みリクエスト信号の論理和を出力するＯＲ回路を、さらに備えている、
   こと特徴とする請求項１に記載のオーディオ用集積回路。
3. 各前記シリアルサウンドインターフェイスから出力されるデジタルデータは、各々異なる電源系に基づいて生成されている、
   ことを特徴とする請求項１に記載のオーディオ用集積回路。

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