JP4966564B2

JP4966564B2 - 半導体素子の検査システム及び検査方法

Info

Publication number: JP4966564B2
Application number: JP2006056259A
Authority: JP
Inventors: 智基重信
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2012-07-04
Anticipated expiration: 2026-03-02
Also published as: JP2007234956A

Description

本発明は、半導体素子の検査システムおよび検査方法に関する。特に、プローバーを用い、ウェハー上に形成された半導体素子の電気的測定を行う検査システム及び検査方法に関する。

ウェハー上に半導体チップが形成されると、各半導体チップの電気的特性を検査するため、例えば、特開平８−３３５６１４号公報に開示されているようなプローバーと呼ばれる装置が用いられる。このプローバーは、ウェハー上に形成された半導体チップ上の電極パッドに接触するプローブ針を有するプローブカードを備えて、ウェハーの電気的特性の検査を行うものである。
特開平８−３３５６１４号公報

プローバーは、ウェハーと電気的に接続するプローブカード、ウェハーを載せるステージ、ステージの駆動機構、プローブカードを駆動する回路基板等を備えたテストヘッドから構成される。

プローブカードは、ウェハー上の半導体チップの電極パッドの配置に合わせたプローブ針をその下面側に備えている。このプローブ針は、ウェハー上の各半導体チップの電極パッドに接触し、検査のための信号の授受を行う。

ステージは、ウェハーを載せて、駆動機構により水平方向と上下方向に移動する。テストヘッドは、例えば、ヒンジ機構を備えて、筐体に対して一辺を支点に回転して、筐体に対して開閉可能に設けられる。このテストヘッドとプローブカードはコンタクトリングにより接続される。コンタクトリングには電極ピンが設けられ、この電極ピンにより、プローブカードの上面側に設けられる電極とテストヘッドの下面側に設けられる電極とを接続する。プローブカードはプローブ針がウェハー上の半導体チップの電極パッドと接触するので、このプローブカードを介してテストヘッドとウェハーは電気的に接続される。

ウェハーの検査の際には、まず、ステージ上にウェハーがセットされる。次に、ステージを駆動機構により移動させて、あらかじめ定められている検査順番に従い、ウェハー上で検査対象の一番目の半導体チップをプローブ針と対向させた後ステージを上昇させて、プローブ針に半導体チップの電極パッドを接触させる。これにより、ウェハーとプローブカードが接続される。そして、テストヘッドと接続された検査装置により半導体チップの電気的特性を検査する。

プローバーでウェハーの電気的特性の検査を行うにあたり、ウェハーをステージに載せる際の摩擦や、駆動機構によりステージが移動することによる摩擦等で、ウェハーが静電気を帯びることがある。また、プローブカードの交換時にプローブ針が静電気を帯びることもある。

ウェハーやプローブ針が帯電している状態で、両者を接続してしまうと、静電気放電が発生することで耐圧を超える電圧が半導体チップに形成されたパターン等に流れて、静電破壊を起すという問題がある。また、ウェハー等にたまっている静電気が電気的特性の正確な検査の妨げになるという問題がある。

また、前の測定時に発生する静電気によって次の測定対象がダメージを受け、あるいは、チャージアップ（Ｖｔシフト等）の問題が発生する場合がある。

本発明は、このような課題を解決するために成されたものであり、プローバーによるウェハーの検査時に、ウェハーの静電破壊を防ぐとともに、ウェハーの電気的特性の検査を正確に行うことのできるウェハーの検査システムおよび検査方法を提供することを目的とする。特に、電気計測時のチャージによるトランジスタの破壊やＶｔシフトの発生を抑制可能な検査システム及び検査方法を提供することを目的とする。

上記目的を達成するために、本発明にかかる検査方法においては、第１の電圧によって第１の測定対象の電気的測定を行う工程と；前記第１の電圧よりも低い第２の電圧によって、前記第１の測定対象とは異なる第２の測定対象の電気的測定を行う工程とを含む。そして、前記第１の測定対象の電気的測定の直前に前記第２の測定対象の電気的測定を行うことを特徴とする。

一方、本発明の他の態様に係る検査システムは、ウェハー上に形成された半導体素子に接触させるプローブ針を有するプローブカードと；前記ウェハーを載せて移動可能なステージと；前記ステージの挙動を制御する制御部とを備える。そして、前記制御部においては、第１の電圧によって前記ウェハー上の第１の測定対象の電気的測定を行い；前記第１の電圧よりも低い第２の電圧によって、前記第１の測定対象とは異なる前記ウェハー上の第２の測定対象の電気的測定を行い；前記第１の測定対象の電気的測定の直前に前記第２の測定対象の電気的測定を行う制御をする。

前記第２の測定対象としては、抵抗素子を用いることができる。一方、前記第１の測定対象はトランジスタ及びキャパシタの少なくとも一方を採用することができる。

また、前記第１の測定対象及び前記第２の測定対象が、各々同時に測定されるＴＥＧ（Test Element Group）を構成する場合に有効である。

上記のような構成の本発明によれば、比較的高い電圧が印加される第１の測定対象の検査の前に、低い電圧（又は電流）で計測を行う第２の測定対象の検査を行うことにより、帯電した静電気を除去又は低減させることが可能となる。これにより、帯電した静電気による測定対象であるトランジスタなどの半導体素子の破壊や、トランジスタの閾値電圧シフトの発生を抑制できる。また、静電気の帯電による測定誤差の軽減を図ることができる。更に、帯電除去のために特別な構成を設けたり、特別のステップを行ったりする必要が無いというのも、大きな利点である。

以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１は、本発明の本実施に係るウェハー検査システムを示す説明図である。ウェハー検査システム１０は、ウェハーＷと電気的に接続するプローブカード１２と、ウェハーＷを載せて搬送するステージ１４と、ステージ１４の駆動部２２と、プローブカード１２を駆動する回路基板等を備えたテストヘッド１８等から構成される。

プローブカード１２には、ウェハーＷ上の半導体チップ（測定対象）の電極パッドの配置に合わせたプローブ１６がその下面側に備えられる。このプローブ１６が、ウェハーＷ上の半導体チップの電極パッドに接触し、検査のための信号の授受を行うようになっている。

駆動部２２は、ステージ１４を水平方向に移動させる水平駆動機構と、ステージ１４を上下方向に移動させる上下駆動機構を備えている。水平駆動機構は、ステージ１４をＸ−Ｙ方向に移動させる。

テストヘッド１８とプローブカード１２は、コンタクトリングにより接続される。コンタクトリングには電極ピンが設けられ、この電極ピンにより、プローブカード１２の上面側に設けられる電極とテストヘッドの下面側に設けられる電極とを接続する。

本実施例の検査システム１０は、さらに、制御部の２４を備えている。制御部２４は、少なくともテストヘッド１８と駆動部２２とに接続されている。なお、制御部２４による制御動作については後に詳細に説明する。

次に、本実施例に係るウェハー検査方法について説明する。図２は、本実施例の検査対象となるＴＥＧ（Test Element Group）配置図の一例を示す。図２において、ＴＥＧ１はトランジスタ測定群（Ｎ型）、ＴＥＧ２はトランジスタ測定群（Ｐ型）、ＴＥＧ３は抵抗測定群、ＴＥＧ４はキャパシタ測定群（Ｎ型）、ＴＥＧ５はキャパシタ測定群（Ｐ型）である。

従来は、例えばＴＥＧ１〜ＴＥＧ５まで測定対象となる半導体素子の種類に関係なく、順に測定を行っていたため、問題が発生していた。例えば、膜厚の大きなキャパシタの耐圧測定（Ｂｖｇ±約１８０の以上）や、高耐圧トランジスタの耐圧測定（ＢＶｓｄ±約９０Ｖ以上）を行う場合には、高電圧（±９０〜±２００Ｖ程度）を印加するため、プローブ針１６からヘッド１８間でチャージ（静電気）が発生し、次の素子（トランジスタ等）の測定時に当該素子の破壊やＶｔ（閾値）シフトが発生してしまう。

ここで、「ＢＶｓｄ」は、トランジスタのソース−ドレイン間耐圧電圧すなわち、トランジスタのソース−ドレイン間に電流もしくは電圧を印加して、判定する電流以上流れた時の電圧値を示す。「Ｂｖｇ」は、キャパシタ膜の耐圧電圧すなわち、キャパシタ膜にゲート−グラウンド間に電圧を印加して、判定する電流以上流れた時の電圧値を示す。「Ｖｔ」は、トランジスタがＯＮする電圧すなわち、閾値電圧を示す。

本実施例においては、測定対象となる半導体素子（ＴＥＧ）の種類（測定電圧又は電流）によって測定順序を変更している。本実施例では、例えば、ＴＥＧ１−ＴＥＧ３−ＴＥＧ２−ＴＥＧ３−ＴＥＧ４−ＴＥＧ３−ＴＥＧ５−ＴＥＧ３という順序で検査を行う。すなわち、トランジスタ測定群（ＴＥＧ１，ＴＥＧ２）やキャパシタ測定群（ＴＥＧ４，ＴＥＧ５）の測定の前に、必ず抵抗測定群（ＴＥＧ３）を入れる。このような測定順番の制御は、制御部２４による駆動部２２の制御によって達成される。通常、抵抗の測定は電流印加で行なうが、実際の印加電圧は高くても数Ｖ〜５０Ｖ程度である。各ＴＥＧに対する実際の測定時間は約７０秒、ＴＥＧ間の測定インターバルは約１秒とする。

ウェハーの検査の際には、まず、ステージ１４上にウェハーＷがセットされる。次に、ステージ１４を駆動部２２により移動させて、上述した検査順番に従い、ウェハーＷ上で検査対象の一番目の半導体チップ（ＴＥＧ）をプローブ１６と対向させた後ステージ１４を上昇させて、プローブ１６に半導体チップの電極パッドを接触させる。これにより、ウェハーＷとプローブカード１２が電気的に接続される。プローブ１６によってウェハーＷ上の半導体素子にテスト用の電気信号（電流又は電圧）が送られる。プローブ１６からの返信信号は、テストヘッド１８を介して制御部２４に送られる。そして、制御部２４において、又は制御部２４と接続された別の検査装置により電気的特性を検査する。

以上説明したように、本実施例によれば、比較的高い電圧が印加されるＴＥＧ１，ＴＥＧ２，ＴＥＧ４，ＴＥＧ５の検査の前に、低い電圧（又は電流）で計測を行うＴＥＧ３の検査を行うことにより、プローブカード１２等に帯電した静電気を除去又は低減させることが可能となる。これにより、帯電した静電気によってＴＥＧ１，ＴＥＧ２，ＴＥＧ４，ＴＥＧ５のトランジスタ、キャパシタ等の半導体素子の破壊や、閾値電圧シフトの発生を抑制できる。また、静電気の帯電による測定誤差の軽減を図ることもでき、測定精度が向上する。

以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。

図１は、本発明の第１実施例に係るウェハー検査システムの構成を示す説明図である。図２は、第１実施例に係る検査方法に使用されるＴＥＧ配置図の一例を示す説明してある。

符号の説明

１０ウェハー検査システム
１２プローブカード
１４ステージ
１６プローブ
２２駆動部
２４制御部
Ｗウェハー

Claims

ウエハ上に形成された複数の半導体素子の電気的測定を行う検査方法において、
第１の電圧によって第１の半導体素子の電気的測定を行う工程と；
前記第１の電圧よりも低い第２の電圧によって、前記第１の半導体素子とは異なる第２の半導体素子の電気的測定を行う工程とを含み、
前記第１の半導体素子の電気的測定の前に前記第２の半導体素子の電気的測定を行うことを特徴とする検査方法。
前記第２の半導体素子は、抵抗素子であることを特徴とすると請求項１に記載の検査方法。
前記第１の半導体素子はトランジスタ及びキャパシタの少なくとも一方であることを特徴とする請求項１又は２に記載の検査方法。
前記第１の半導体素子及び前記第２の半導体素子は、各々同時に測定されるＴＥＧ（Test Element Group）を構成することを特徴とする請求項１，２又は３に記載の検査方法。
ウェハー上に形成された半導体素子に接触させるプローブ針を有するプローブカードと；
前記ウェハーを載せて移動可能なステージと；
前記ステージの挙動を制御する制御部とを備え、
前記制御部においては、第１の電圧によって前記ウェハー上の第１の半導体素子の電気的測定を行い；前記第１の電圧よりも低い第２の電圧によって、前記第１の半導体素子とは異なる前記ウェハー上の第２の半導体素子の電気的測定を行い；前記第１の半導体素子の電気的測定の前に前記第２の半導体素子の電気的測定を行う制御をすることを特徴とする検査システム。
前記第２の半導体素子は、抵抗素子であることを特徴とすると請求項５に記載の検査システム。
前記第１の半導体素子はトランジスタ及びキャパシタの少なくとも一方であることを特徴とする請求項５又は６に記載の検査システム。
前記第１の半導体素子及び前記第２の半導体素子は、各々同時に測定されるＴＥＧ（Test Element Group）を構成することを特徴とする請求項５，６又は７に記載の検査システム。