JP4965307B2 - 基板の配線位置決定方法 - Google Patents
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Description
(a)図11に示すように、端子の位置をxy座標で表して配線形状をそのまま扱う直接描画方式(例えば、特許文献1参照)。
(b)図12に示すように、配線領域を垂直および水平線分で区切って矩形状のセルに分割し、セル内部および境界上の状況で配線を行うグリッド方式(例えば、特許文献2参照)。
(c)図13に示すように、配線領域を十分に小さな多角形セルに分割し、各セル内で経路を保持する細分方式(例えば、特許文献3参照)。
上記したいずれの方式も、配線形状をそのまま表す方式である。
この方法に対して、図14に示すように、混雑情報を使って配線修正を簡略化する方法がある。この方法は、平面引き出し配線の修正方法であり、一行に並んだピンに左から順に1からnまでの通し番号をつけて引き出し配線をしたとき、配線が上向きに進まないという前提条件のもと、隣接する対をなすピン間を通過する最大と最小の差が、通過数を表すように点に番号を割り当てる方法である。
また、大域的な配線経路の変更と配線形状の修正には、大量のデータ処理を必要とするため、小規模でなければ設計に使用できないという問題も生じる。
このように、複数の配線を交差させることなく、平面性を実現する効果的な方法を得るという課題は、未だ解決されていない。
配線領域形成手段により、前記配線パターンを形成する領域に、前記配線の本数と同数以上の点と、隣り合う該点を接続する枝とで構成される仮想領域を形成する配線領域形成工程と、
経路形成手段により、前記各点の中から基準となる2つの点を選択し、該基準となる点の一方側から他方側へかけて複数の経路を形成し、該基準となる点を除く他の前記点を前記複数の経路のいずれかに位置させる経路形成工程と、
番号および方向付与手段により、前記各経路が通過する前記各点に、前記一方側の点から前記他方側の点へかけて異なる増大する番号を付し、更に、前記各枝に、前記点に付した番号の小さい側から大きい側へ向けて方向を付する番号および方向付与工程と、
予備配線付与手段により、前記各枝に付した方向が、前記各点の入側から出側へかけて順方向となる領域へ向け、前記各点をそれぞれ通過する予備配線を形成する予備配線付与工程と、
配線位置決定手段により、前記予備配線同士を、延線を行う前記各点の番号を区間に含む前記各枝を通過させるという配線規則によって、交差させることなく前記予備配線の両側を前記対となるピンまで延ばし、これを前記配線とする配線位置決定工程とを有する。
本発明に係る基板の配線位置決定方法において、前記配線位置決定工程で得られた前記各配線のうちいずれか1または2以上を変更する際には、前記経路形成工程で前記経路を変更し、前記番号および方向付与工程、前記予備配線付与工程、および前記配線位置決定工程を順次行うことが好ましい。
本発明に係る基板の配線位置決定方法において、前記配線位置決定工程で得られた前記各配線のうちいずれか1または2以上を変更する際には、前記配線領域形成工程で前記点の個数を前記対となるピンの組数よりも多く設定し、該対となるピンの接続に使用する前記点を変更することが好ましい。
また、配線領域形成工程で複数の点と、この隣り合う点を接続する枝とで構成される仮想領域を形成するので、配線パターンを形成する領域をグラフでシミュレーションすることができ、従来と比較して使用するデータ量を削減できる。
そして、番号および方向付与工程で点に番号を付すので、各点をポテンシャルで制御でき、配線の制御と間隔規則の遵守を高速に指摘できる。
これにより、配線図形を使用せずに配線設計と配線評価が可能であり、しかも従来よりも設計の自由度を増すことができる。
また、請求項3記載の基板の配線位置決定方法は、配線位置決定工程で得られた配線を変更する際に、経路を変更すればよいので、大幅な設計変更を行うことなく、簡単な操作で配線パターンを変更できる。
そして、請求項4記載の基板の配線位置決定方法は、配線位置決定工程で得られた配線を変更する際に、点の個数を対となるピンの組数よりも多く設定し、対となるピンの接続に使用する点を変更すればよいので、大幅な設計変更を行うことなく、簡単な操作で配線パターンを変更できる。
ここで、図1は本発明の一実施の形態に係る基板の配線位置決定方法の配線領域形成工程での配線平面のシミュレーションの説明図、図2は同基板の配線位置決定方法の経路形成工程でのパス被覆の説明図、図3は同基板の配線位置決定方法の番号および方向付与工程でのパスの単調ポテンシャルを示す説明図、図4(A)、(B)はそれぞれ同基板の配線位置決定方法の番号および方向付与工程での他のパスの単調ポテンシャルを示す説明図、図5は同基板の配線位置決定方法のシンクソース非形成工程の規則に従わなかった場合の説明図、図6は同基板の配線位置決定方法の予備配線付与工程での各点の時計回り順面、反時計回り順面、および非順面の説明図、図7は同基板の配線位置決定方法の予備配線付与工程での点から予備配線を引き出す規則の説明図、図8は同基板の配線位置決定方法の配線位置決定工程での配線規則の説明図、図9は同基板の配線位置決定方法を使用して決定した配線パターンの説明図、図10は同基板の配線位置決定方法を使用して決定した他の配線パターンの説明図である。
この仮想領域11は、配線の本数(ここでは8本)と同数以上(対となるピンの組数以上:ここでは9個)の点P1〜P9と、この点P1〜P9のうち隣り合う点を接続する枝B1〜B12とで構成されるものである。
この各枝B1〜B12のなす角は90度となって、仮想領域11が格子状となっているが、仮想領域は、例えば、一部が上下方向または左右方向に突出した形状でもよい。また、各枝は、上下方向と水平方向に隣り合う点を接続しているが、斜め方向に隣り合う点を接続してもよい。このとき、接続する枝同士を交差させない。そして、各点は、上下方向と左右方向にそれぞれ同じ間隔をあけて整列させているが、そのいずれか一方または双方の間隔を変えてもよい。
これにより、配線パターン10の形成領域に仮想領域11を形成できる(以上、配線領域形成工程)。
そして、始点P1から終点P9へかけて、複数のパス(経路の一例)L1〜L3を形成する。このパスの形成に際しては、基準となる点P1、P9を除く他の点P2〜P8を、複数のパスL1〜L3のいずれかに位置させる(即ち、パス被覆ともいう)ようにし、しかも一つのパスで同じ点を通過しないようにする。なお、パスの本数は、3本としているが、1本でもよく、また2本でもよく、更には4本以上としてもよい。
これにより、パスL1〜L3の集合が作成される(以上、経路形成工程)。
具体的には、始点P1は最初の点であるため番号「1」を付し、終点P9は最終の点であるため番号「9」を付す。続いて、仮想領域11の中央を通過するパスL1について、始点P1の下方に位置する点P4に「2」を付し、仮想領域の中央の点P5に「3」を付す。次に、その右側に位置する点P6に番号を付す場合、ここで「4」を付すと、パスL2が通過する点P2、P3に、この番号より小さい番号を付すことができなくなるので、「8」を付す。
これにより、各点P1〜P9のポテンシャルを決定し、これを記憶手段に記憶させる。
そして、各枝B1〜B12に、各点P1〜P9に付した番号の小さい側から大きい側へ向けて方向を付し、更に始点P1に入る枝B13と終点P9から出る枝B14を追加して、記憶手段に記憶させる。
これにより、ポテンシャルグラフが得られる。
(i)基準となる始点と終点を変更する。
(ii)現状のパスを変えることなく、各点に付した番号を入れ換える。
(iii)パスの本数を変更する。
(iv)(i)〜(iii)のいずれか1または2以上を組み合わせる。
ここで、前記した(ii)の具体例としては、図4(A)に示すポテンシャルグラフがある。これは、仮想領域11の中央部の点P5と、左下の点P7の番号を入れ換えている。
また前記した(iv)の具体例としては、図4(B)に示すポテンシャルグラフがある。これは、終点を点P9からその上の点P6へ変更し、パスの本数をL4、L5の2本としている(以上、番号および方向付与工程)。
このシンクソース非形成手段は、複数の点P1〜P9の中から基準となる2つの点、即ち始点(一方側の点:ソース)P1と終点(他方側の点:シンク)P6を選択し、この始点P1に番号「1」を付し、終点P6に番号「9(即ち、nに対応)」を付して、これを記憶手段に記憶させる。
次に、この基準となる点P1、P6を除く他の各点P2〜P5、P7〜P9に、番号2から番号8(即ち、n−1に対応)を順次付すに際し、各点P2〜P5、P7〜P9に付した番号2〜8の小さい側から大きい側へ向けて各枝B1〜B12に付す方向が、各点P2〜P5、P7〜P9に対して入る方向と出る方向の双方となるように、各点P2〜P5、P7〜P9に番号2〜8を付して、これを記憶手段に記憶させる。これにより、前記した図4(B)のポテンシャルグラフが得られる。
この場合、各枝に付した方向が、各点の入側から出側へかけて順方向となるように、二つの枝の向きが揃ったパスを共有する面(辺部)、即ち順面が二つでない点(順面が0、1、または3以上存在する点)、具体的にはP4(順面数:0)とP5(順面数:4)が必ず発生し、同時に、どのように前記した経路形成工程を実行しても、各パスが通過する各点に付した番号が、単調に増加しないことになる。
そこで、各枝B1〜B12に付す方向が、各点P2〜P5、P7〜P9に対して入る方向と出る方向の双方となるように、各点P2〜P5、P7〜P9に番号2〜8を付す(以上、シンクソース非形成工程)。
図6に示すように、図3に示すポテンシャルグラフの各点P1〜P9には、各枝B1〜B14に付した方向が、各点P1〜P9の入側から出側へかけて順方向となるように、二つの枝の向きが揃ったパスを共有する順面が二つ存在する。そこで、各点P1〜P9の側方で、枝B1〜B14の向きが揃った領域の枝の向きを、時計回りまたは反時計回りで示す。
次に、各点P1〜P9から出る予備配線は、上記した二つの順面に限るという配線規則を設定することで、図7に示すように、枝の向きが揃った領域へ向け、各点P1〜P9からそのポテンシャルを示す配線を両側に一意に延伸できる。
これにより、各点P1〜P9をそれぞれ通過する予備配線を形成できる(以上、予備配線付与工程)。
具体的には、点P5の番号は「3」であるため、この番号を間に含む点P1(番号「1」)と点P2(番号「4」)の間の枝B1と、P4(番号「2」)と点P7(番号「5」)の間の枝B8を通過させるように、点P5の配線を決定する(他の点も同様)。
これにより、予備配線同士を交差させることなく、予備配線の両側を対となるピンa−a、b−b、c−c、d−d、e−e、f−f、g−g、およびh−hまで延ばすことで、図9に示すポテンシャルグラフが構成される。なお、点a〜hは、番号「1」〜「7」、および「9」に、それぞれ対応させている。
このようにして作成したポテンシャルグラフが、配線パターン10と同等となるため、ポテンシャルグラフを配線データとして使用できる。なお、前記した各工程の操作は、平面画像としてディスプレイ上に現れる画像を確認しながら行う(以上、配線位置決定工程)。
具体的には、番号および方向付与工程で各点に付した番号、即ち図9に示す番号「3」と番号「5」を入れ換え、枝に付した方向を付与し直した後、前記した予備配線付与工程と配線位置決定工程を順次行う。これにより、図10に示す配線パターン12を形成できる。
また、前記した経路形成工程で経路を変更し、更に、前記した番号および方向付与工程、前記した予備配線付与工程、および前記配線位置決定工程を順次行う。
そして、配線領域形成工程で点の個数を対となるピンの組数よりも多く設定し(ここでは1個多く)、対となるピンの接続に使用する点を変更する。
以上の方法により、基板を製造でき、更には、従来のように、実際に配線することなく配線評価ができる。
また、前記実施の形態においては、基板の配線位置決定方法を、配線位置を初めから決定した場合について説明したが、例えば、予め作成した基板の配線位置を変更する場合についても、勿論適用できる。
Claims (4)
- 対となるピンを接続する複数の配線で構成される配線パターンを基板に形成するための基板の配線位置決定方法において、
配線領域形成手段により、前記配線パターンを形成する領域に、前記配線の本数と同数以上の点と、隣り合う該点を接続する枝とで構成される仮想領域を形成する配線領域形成工程と、
経路形成手段により、前記各点の中から基準となる2つの点を選択し、該基準となる点の一方側から他方側へかけて複数の経路を形成し、該基準となる点を除く他の前記点を前記複数の経路のいずれかに位置させる経路形成工程と、
番号および方向付与手段により、前記各経路が通過する前記各点に、前記一方側の点から前記他方側の点へかけて異なる増大する番号を付し、更に、前記各枝に、前記点に付した番号の小さい側から大きい側へ向けて方向を付する番号および方向付与工程と、
予備配線付与手段により、前記各枝に付した方向が、前記各点の入側から出側へかけて順方向となる領域へ向け、前記各点をそれぞれ通過する予備配線を形成する予備配線付与工程と、
配線位置決定手段により、前記予備配線同士を、延線を行う前記各点の番号を区間に含む前記各枝を通過させるという配線規則によって、交差させることなく前記予備配線の両側を前記対となるピンまで延ばし、これを前記配線とする配線位置決定工程とを有することを特徴とする基板の配線位置決定方法。 - 請求項1記載の基板の配線位置決定方法において、前記経路形成工程と前記番号および方向付与工程の代わりに、シンクソース非形成手段により、前記各点の中から基準となる2つの点を選択して番号1と番号nをそれぞれ付し、該基準となる点を除く他の前記各点に番号2から番号n−1を順次付すに際し、該各点に付した番号の小さい側から大きい側へ向けて前記各枝に付す方向が、該各点に対して入る方向と出る方向の双方を備えるように、前記他の各点に番号を付すシンクソース非形成工程を行った後、前記予備配線付与工程と前記配線位置決定工程を順次行うことを特徴とする基板の配線位置決定方法。
- 請求項1記載の基板の配線位置決定方法において、前記配線位置決定工程で得られた前記各配線のうちいずれか1または2以上を変更する際には、前記経路形成工程で前記経路を変更し、前記番号および方向付与工程、前記予備配線付与工程、および前記配線位置決定工程を順次行うことを特徴とする基板の配線位置決定方法。
- 請求項1および2のいずれか1項に記載の基板の配線位置決定方法において、前記配線位置決定工程で得られた前記各配線のうちいずれか1または2以上を変更する際には、前記配線領域形成工程で前記点の個数を前記対となるピンの組数よりも多く設定し、該対となるピンの接続に使用する前記点を変更することを特徴とする基板の配線位置決定方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007082600A JP4965307B2 (ja) | 2007-03-27 | 2007-03-27 | 基板の配線位置決定方法 |
US12/037,418 US20080244495A1 (en) | 2007-03-27 | 2008-02-26 | Method of determining wire pattern on board and board designed by the method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007082600A JP4965307B2 (ja) | 2007-03-27 | 2007-03-27 | 基板の配線位置決定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008242834A JP2008242834A (ja) | 2008-10-09 |
JP4965307B2 true JP4965307B2 (ja) | 2012-07-04 |
Family
ID=39796512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007082600A Expired - Fee Related JP4965307B2 (ja) | 2007-03-27 | 2007-03-27 | 基板の配線位置決定方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080244495A1 (ja) |
JP (1) | JP4965307B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5233761B2 (ja) * | 2009-03-12 | 2013-07-10 | 富士通株式会社 | 配線経路作成支援方法、配線経路作成支援プログラム、及び配線経路作成支援装置 |
JP5212296B2 (ja) * | 2009-07-22 | 2013-06-19 | 富士通株式会社 | 配線設計支援装置、配線設計支援方法、及び配線設計支援プログラム |
JP6127334B2 (ja) | 2013-01-28 | 2017-05-17 | ▲華▼▲為▼▲終▼端有限公司 | Nfc構成方法、nfcデータ送信方法、コントローラ、およびnfcコントローラ |
US11126780B1 (en) * | 2018-11-12 | 2021-09-21 | Synopsys, Inc. | Automatic net grouping and routing |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2007
- 2007-03-27 JP JP2007082600A patent/JP4965307B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-26 US US12/037,418 patent/US20080244495A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2008242834A (ja) | 2008-10-09 |
US20080244495A1 (en) | 2008-10-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100326 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120329 |
|
R150 | Certificate of patent or registration of utility model |
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