JP4952710B2 - コンピュータシステム - Google Patents

Description

本発明は、ＳＡＴＡのデバイスとＰＡＴＡのホストとをＰＡＴＡ／ＳＡＴＡ変換チップを用いて接続する際に、手動でのＢＩＯＳ設定を行わなくとも、ＰＡＴＡバスでの転送速度がＰＡＴＡ／ＳＡＴＡ変換チップが本来発揮可能な転送速度よりも小さくなることを防ぐ技術に関する。

従来より、ストレージデバイス等のシリアルインターフェースとして、シリアルＡＴＡ（Serial AT Attachment）という規格が知られている。このシリアルＡＴＡは、パラレルＡＴＡ（ＩＤＥ）との間のソフトウェアレベルでの互換性を備えた規格である。

ところで、電子機器のホスト（ホストデバイス、ホスト基板）は、パラレルＡＴＡ（ＰＡＴＡ）のインターフェース（Ｉ／Ｆ）は備えていても、シリアルＡＴＡ（ＳＡＴＡ）のＩ／Ｆについては備えていないものが多い。

そして、以前は、ＰＡＴＡインターフェースを持つホストにＰＡＴＡハードディスクを使用するという構成が主流であった、しかし、近年、ＰＡＴＡハードディスクからＳＡＴＡハードディスクへと市場が変化してきた。将来的には、ＰＡＴＡハードディスクが市場から姿を消すことが予想される。この場合、このようなＰＡＴＡのＩ／Ｆのみを備えた既存のホストに対しては、ＳＡＴＡのデバイスを接続できないという問題がある。その場合、ＰＡＴＡインターフェースしか持たないホストはＰＡＴＡハードディスクが故障してしまうと、修理再生する手段が無くなってしまう。

また、ハードディスクドライブ（ＨＤＤ）などのデバイスは、その多くがＰＡＴＡのＩ／ＦからＳＡＴＡのＩ／Ｆに置き換わっており、ＰＡＴＡのＩ／Ｆを備えるＨＤＤの入手が困難になっている。このため、ＰＡＴＡのＩ／Ｆのみを備えるホストに対して接続可能なＨＤＤの種類が限定されてしまい、電子機器の内蔵ＨＤＤの大容量化等が妨げられるという問題があった。そこで、ＰＡＴＡインターフェースのホストとＳＡＴＡインターフェースのハードディスクなどのデバイスを接続することが出来るＰＡＴＡ／ＳＡＴＡ変換チップがいろいろなメーカから出てきた。

例えば、小規模の回路でパラレルＡＴＡとシリアルＡＴＡのブリッジ機能を実現できるデータ転送制御装置や電子機器が知られている（例えば、特許文献１参照。）。

より具体的には、データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡのＩ／Ｆと、ＳＡＴＡバスに接続されるＳＡＴＡのＩ／Ｆと、転送シーケンス制御を行うシーケンスコントローラを含み、ＳＡＴＡのＩ／Ｆが、ホストがＡＴＡコマンドを発行した場合に、発行されたＡＴＡコマンドを含むレジスタＦＩＳをＳＡＴＡバスを介してデバイスに送信し、一方、シーケンスコントローラが、レジスタＦＩＳに対応するＦＩＳをＳＡＴＡのＩ／Ｆがデバイスから受信した場合に、ホストから発行されたＡＴＡコマンドの転送シーケンス制御として、受信したＦＩＳの種類に応じた転送シーケンス制御を行うのである。
特開２００８−２０４０４８号公報（第３頁、図１，２） 「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」 ＣＱ出版社 ＩＳＢＮ４−７８９８−３３２１−６ Ｐ１５、Ｐ２０、Ｐ６５、Ｐ６６、Ｐ６８、６９など 「Ｉｎｔｅｒｆａｃｅ」２００５年１０月号 ＣＱ出版社

しかし、上述のようなデータ転送制御装置においては、設定される転送速度がＰＡＴＡのＩ／ＦやＳＡＴＡのＩ／Ｆが本来発揮できる転送速度より小さくなるおそれがあった。より具体的には、ホストがデバイスからのＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータの中にあるＰＡＴＡ転送速度情報を元に、ＰＡＴＡ転送速度を決定してしまい、ホストとＰＡＴＡ／ＳＡＴＡ変換チップ間のＰＡＴＡ信号のやり取りが正常に行われないという問題があった。これは、ＰＡＴＡ信号のやり取りを行うのは、ホストとＰＡＴＡ／ＳＡＴＡ変換チップであるから、ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度能力をホストに知らせる必要があるが、ＳＡＴＡハードディスクのＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータをそのままホストに伝えてしまうために、ホストが誤ったＰＡＴＡ転送速度を設定してしまうからである。

なお、ＰＡＴＡ／ＳＡＴＡ変換チップはＳＡＴＡハードディスクが出すＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータの中のＡＴＡ転送能力を示す値をそのままホストに伝えてしまう。また、ＰＡＴＡ転送速度を決定するのはホストである。つまり、デバイスからのＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータの中のＰＡＴＡ転送能力を示す値を見て、ＰＡＴＡ転送速度を決定するのである。例えば、ＳＡＴＡがＵｌｔｒａＤＭＡモード５まで対応していて、ＰＡＴＡ／ＳＡＴＡ変換チップがＵｌｔｒａＤＭＡモード４までしか対応していない場合、ホストはＵｌｔｒａＤＭＡモード５で通信しようとしてしまう。ところが、ＰＡＴＡ／ＳＡＴＡ変換チップはＵｌｔｒａＤＭＡモード４までしか対応していない為、正常にデータのやりとりができないという問題が起きてしまう。

なお、手動でのＢＩＯＳ設定を行えば、設定される転送速度がＰＡＴＡのＩ／ＦやＳＡＴＡのＩ／Ｆが本来発揮できる転送速度よりも小さくなるのを防ぐことが可能ではあるが、このような手動でのＢＩＯＳ設定はユーザにとって面倒であるという問題がある。さらに、装置によっては手動でのＢＩＯＳ設定自体が不可能な場合も存在する。

本発明は、このような課題に鑑みなされたものであり、その目的とするところは、ＳＡＴＡのデバイスとＰＡＴＡのホストとをＰＡＴＡ／ＳＡＴＡ変換チップを用いて接続する際に、手動でのＢＩＯＳ設定を行わなくとも、ＰＡＴＡバスでの転送速度がＰＡＴＡ／ＳＡＴＡ変換チップが本来発揮可能な転送速度よりも小さくなることを防ぐ技術を提供することにある。

上記課題を解決するためになされた請求項１に係るコンピュータシステム（１：この欄においては、発明に対する理解を容易にするため、必要に応じて「発明を実施するための最良の形態」欄で用いた符号を付すが、この符号によって請求の範囲を限定することを意味するものではない。）は、二つのＳＡＴＡのデバイス（１２，１３）と、ＰＡＴＡのホスト（１１）と、ＰＡＴＡとＳＡＴＡとのバスブリッジ機能を有し、ＰＡＴＡバスに接続されてＰＡＴＡのホストとの間のインターフェースを行うとともにＳＡＴＡバスに接続されて二つのＳＡＴＡのデバイスの何れか一方との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能な第１ＰＡＴＡ／ＳＡＴＡ変換チップ（３１）と、バスブリッジ機能を有し、ＰＡＴＡバスに接続されてＰＡＴＡのホストとの間のインターフェースを行うとともにＳＡＴＡバスに接続されて二つのＳＡＴＡのデバイスの何れか他方との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能な第２ＰＡＴＡ／ＳＡＴＡ変換チップ（３２）と、少なくともＰＡＴＡバスでの転送速度を制御する速度制御手段（３３）と、を備えている。そして、速度制御手段、第１ＰＡＴＡ／ＳＡＴＡ変換チップおよび第２ＰＡＴＡ／ＳＡＴＡ変換チップが、以下の処理（１）〜（９）を実行する。

（１）速度制御手段は、第１ＰＡＴＡ／ＳＡＴＡ変換チップをホストモードに設定し、第２ＰＡＴＡ／ＳＡＴＡ変換チップをデバイスモードに設定する。

（２）速度制御手段は、第１ＰＡＴＡ／ＳＡＴＡ変換チップのＳＡＴＡバスと第２ＰＡＴＡ／ＳＡＴＡ変換チップのＳＡＴＡバスとを接続する。

（３）速度制御手段は、Ｉｄｅｎｔｉｆｙコマンドを第１ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。

（４）Ｉｄｅｎｔｉｆｙコマンドを受信した第１ＰＡＴＡ／ＳＡＴＡ変換チップは、Ｉｄｅｎｔｉｆｙコマンドを第２ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。

（５）Ｉｄｅｎｔｉｆｙコマンドを受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップは、受信したＩｄｅｎｔｉｆｙコマンドを速度制御手段に送信する。

（６）第２ＰＡＴＡ／ＳＡＴＡ変換チップからのＩｄｅｎｔｉｆｙコマンドを受信した速度制御手段は、ＰＡＴＡ転送速度の最高速度を設定したＩｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを第２ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。

（７）Ｉｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップは、ＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータに含まれるＰＡＴＡ転送速度値と当該第２ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡバス側の転送速度値とを比較してその値が小さい方を選択し、その選択された転送速度値に基づいて、ＰＡＴＡ転送速度を設定するコマンドを速度制御手段に送信する。

（８）第２ＰＡＴＡ／ＳＡＴＡ変換チップからＰＡＴＡ転送速度を設定するコマンドを受信した速度制御手段は、ＰＡＴＡ転送速度を設定するコマンドで示されたＰＡＴＡ転送速度を、第１ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度および第２ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度として設定する。

（９）速度制御手段は、第２ＰＡＴＡ／ＳＡＴＡ変換チップをホストモードに設定する。

なお、「ホストモード」とは、ＰＡＴＡインターフェースのホストにＳＡＴＡハードディスクなどのＳＡＴＡのデバイスを接続するためのモードであり、「デバイスモード」とは、ＳＡＴＡインターフェースのホストにＰＡＴＡハードディスクなどのＰＡＴＡのデバイスを接続するためのモードである。

このように構成された本発明のコンピュータシステムによれば、ソフトウェアを変更せずに、速度制御手段、第１ＰＡＴＡ／ＳＡＴＡ変換チップおよび第２ＰＡＴＡ／ＳＡＴＡ変換チップを接続するだけで、ＰＡＴＡのホストにＳＡＴＡのデバイスを使用することができる。また、ＳＡＴＡのデバイスの転送能力とＰＡＴＡ／ＳＡＴＡ変換チップの転送能力とが異なる場合でも、正常にデータ通信が行うことができる。

したがって、ＳＡＴＡのデバイスとＰＡＴＡのホストとをＰＡＴＡ／ＳＡＴＡ変換チップを用いて接続する際に、手動でのＢＩＯＳ設定を行わなくとも、ＰＡＴＡバスでの転送速度がＰＡＴＡ／ＳＡＴＡ変換チップが本来発揮可能な転送速度よりも小さくなることを防ぐことができる。つまり、最適なＰＡＴＡ転送モードを設定することができる。

ところで、ＨＤＤの用途がカラオケ装置である場合、そのＨＤＤには何万曲も記録されており、さらに最近では生音対応などで１曲あたりのデータサイズもＭＩＤＩデータに比べて大きくなっているため、カラオケ装置のＰＡＴＡには予めマスタおよびスレーブの２台のＨＤＤが接続されていることが一般的である。

しかし、例えば特許文献１に記載のデータ転送制御装置や電子機器においては、１つのＰＡＴＡにＳＡＴＡのＨＤＤ１台しか接続されていないため、カラオケ装置のＰＡＴＡのマスタおよびスレーブとしてのＳＡＴＡのＨＤＤをそれぞれ最適な転送速度で接続することができない。つまり、電子機器の内蔵ＨＤＤの大容量化等が妨げられることに対して、ＰＡＴＡではマスタおよびスレーブとしての２台のＨＤＤが接続可能になるにも関わらず、特許文献１に記載のデータ転送制御装置や電子機器では、マスタおよびスレーブとしての２台のＨＤＤを接続するという技術的思想が無く、ＰＡＴＡの特徴であるマスタおよびスレーブの２台のＨＤＤを接続可能とする機能を充分に活かしていなかった。

これに対しては、請求項２のように、二つのシリアルＡＴＡのデバイスの何れか一方がマスタとして機能し、二つのシリアルＡＴＡのデバイスの何れか他方がスレーブとして機能することが考えられる。

このように構成された本発明のコンピュータシステムによれば、従来のデータ転送制御装置や電子機器とは異なり、本発明特有の構成によってＰＡＴＡの特徴であるマスタおよびスレーブの２台のＨＤＤを接続可能とする機能を充分に活かすことができる。

なお、本発明を実現するための前提となる公知技術に関する参考文献を以下に示す（非特許文献１，２参照。）。
（１）書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」 ＣＱ出版社 ＩＳＢＮ４−７８９８−３３２１−６
（２）雑誌Ｉｎｔｅｒｆａｃｅ２００５年１０月号 ＣＱ出版社
（３）ＩＯＲＤＹの説明について：書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」Ｐ１５
（４）ＡＴＡレジスタの一覧について：書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」Ｐ２０
（５）ＩｄｅｎｔｉｆｙＤｅｖｉｃｅコマンドについての説明について：書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」 Ｐ６５
（６）ＩｄｅｎｔｉｆｙＤｅｖｉｃｅコマンドで得られるＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータの中身について：書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」 Ｐ６６
（７）ＡＴＡ転送モード（転送速度）の設定方法について（ＳＥＴ ＦＥＡＴＵＲＥＳコマンドのＳｕｂｃｏｍｍａｎｄ Ｃｏｄｅ ０３ｈ（Ｆｅａｔｕｒｅｓレジスタ）で転送モードを設定する。どのモードに設定するかは、Ｓｅｃｔｏｒ Ｃｏｕｎｔレジスタで設定する。）：書籍「ＴＥＣＨＩ ＡＴＡ（ＩＤＥ）／ＡＴＰＩの徹底研究」Ｐ６８，６９

以下に本発明の実施形態を図面とともに説明する。なお、本発明はこの実施形態に限定されるものではなく、様々な態様にて実施することが可能である。
［実施形態］
図１は、コンピュータシステム１の構成を示すハードブロック図である。

［１．コンピュータシステム１の構成の説明］
図１に示すように、コンピュータシステム１は、ＰＡＴＡのホストとしてのパーソナルコンピュータ（ホストＰＣ）１１と、ＳＡＴＡのデバイスとしての２つのハードディスク１２，１３と、第１〜第６アナログマルチプレクサ２１〜２６と、第１、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３１，３２と、マイコン回路３３と、を備えている。

なお、ホストＰＣ１１と第２アナログマルチプレクサ２２とはＭＡ経路を介して電気的に接続され、第２アナログマルチプレクサ２２と第１アナログマルチプレクサ２１とはＭ
Ｅ経路を介して電気的に接続され、第１アナログマルチプレクサ２１と第３アナログマルチプレクサ２３とはＭＣ経路を介して電気的に接続され、第３アナログマルチプレクサ２３とハードディスク１２とはＭＦ経路を介して電気的に接続されている。なお、ＭＣ経路上には第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１が電気的に接続されている。

また、ホストＰＣ１１と第５アナログマルチプレクサ２５とはＳＡ経路を介して電気的に接続され、第５アナログマルチプレクサ２５と第４アナログマルチプレクサ２４とはＳＥ経路を介して電気的に接続され、第４アナログマルチプレクサ２４と第６アナログマルチプレクサ２６とはＳＣ経路を介して電気的に接続され、第６アナログマルチプレクサ２６とハードディスク１３とはＳＦ経路を介して電気的に接続されている。なお、ＳＣ経路上には第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２が電気的に接続されている。また、第３アナログマルチプレクサ２３と第６アナログマルチプレクサ２６とはＧ経路を介して電気的に接続されている。

また、マイコン回路３３と第１アナログマルチプレクサ２１とはＭＢ経路を介して電気的に接続され、マイコン回路３３と第２アナログマルチプレクサ２２とはＭＤ経路を介して電気的に接続され、マイコン回路３３と第４アナログマルチプレクサ２４とはＳＢ経路を介して電気的に接続され、マイコン回路３３と第５アナログマルチプレクサ２５とはＳＤ経路を介して電気的に接続されている。

なお、ＭＡ経路、ＭＢ経路、ＭＣ経路の一部（第１アナログマルチプレクサ２１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１との間の部分）、ＭＤ経路およびＭＥ経路がＰＡＴＡバスで構成されており、ＭＣ経路の一部（第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１と第３アナログマルチプレクサ２３との間の部分）およびＭＦ経路がＳＡＴＡバスで構成されている。

また、ＳＡ経路、ＳＢ経路、ＳＣ経路の一部（第４アナログマルチプレクサ２４と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２との間の部分）、ＳＤ経路およびＳＥ経路がＰＡＴＡバスで構成されており、ＳＣ経路の一部（第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２と第６アナログマルチプレクサ２６との間の部分）およびＳＦ経路がＳＡＴＡバスで構成されている。

また、これらＭＡ〜ＭＦ経路、ＳＡ〜ＳＦ経路およびＧ経路すべてにはプルアップ抵抗が取り付けられている。

［１．１．ハードディスク１２、１３の構成の説明］
ハードディスク１２，１３は、オペレーティングシステムプログラムおよびブートローダが格納され、それぞれがマスタまたはスレーブとして機能可能である。本実施形態では、初期状態として、ＭＡ経路、ＭＥ経路、ＭＣ経路およびＭＦ経路を介してホストＰＣ１１と電気的に接続されるハードディスク１２がマスタに設定されており、ＳＡ経路、ＳＥ経路、ＳＣ経路およびＳＦ経路を介してホストＰＣ１１と電気的に接続されるハードディスク１３がスレーブに設定されている。なお、このようなマスタおよびスレーブの設定は、マスタとスレーブを自動設定するために、ケーブルセレクト機能によって決められる。

以下の説明では、ハードディスク１２を適宜マスタ１２と記載し、ハードディスク１３を適宜スレーブ１３と記載することとする。

［１．２．ホストＰＣ１１の構成の説明］
ホストＰＣ１１は、図示しないＣＰＵやＲＯＭ、ＲＡＭ、バスラインなどで構成された一般的なパーソナルコンピュータである。また、ホストＰＣ１１は、上述のように、ＭＡ経路、ＭＥ経路、ＭＣ経路およびＭＦ経路を介してマスタ１２と電気的に接続されるとともに、ＳＡ経路、ＳＥ経路、ＳＣ経路およびＳＦ経路を介してスレーブ１３と電気的に接
続され、システム起動時にマスタ１２およびスレーブ１３それぞれが正常に作動することを確認した後に、マスタ１２からブートローダを読み出して実行することでオペレーティングシステムプログラムをハードディスクから読み出し、その読み出したオペレーティングシステムプログラムを実行する。また、ホストＰＣ１１は、マスタ１２からブートローダなどのプログラムを読み出すことができない状況に陥った場合、代替手段として、スレーブ１３に格納されたプログラムを読み出す仕組みになっている。

［１．３．第１〜第６アナログマルチプレクサ２１〜２６の構成の説明］
第１アナログマルチプレクサ２１は、マイコン回路３３からの指示（コントロール１）に応じて、ＭＥ経路とＭＣ経路とを接続させて第２アナログマルチプレクサ２２と第３アナログマルチプレクサ２３とを電気的に接続させる状態から、ＭＢ経路とＭＣ経路とを接続させてマイコン回路３３と第３アナログマルチプレクサ２３とを電気的に接続させる状態へ切り替え可能である。

また、第２アナログマルチプレクサ２２は、マイコン回路３３からの指示（コントロール２）に応じて、ＭＡ経路とＭＥ経路とを接続させてホストＰＣ１１と第１アナログマルチプレクサ２１とを電気的に接続させる状態から、ＭＡ経路とＭＤ経路とを接続させてホストＰＣ１１とマイコン回路３３とを電気的に接続させる状態へ切り替え可能である。

また、第３アナログマルチプレクサ２３は、マイコン回路３３からの指示（コントロール３）に応じて、ＭＣ経路とＭＦ経路とを接続させて第１アナログマルチプレクサ２１とマスタ１２とを電気的に接続させる状態から、ＭＣ経路とＧ経路とを接続させて第１アナログマルチプレクサ２１と第６アナログマルチプレクサ２６とを電気的に接続させる状態へ切り替え可能である。

また、第４アナログマルチプレクサ２４は、マイコン回路３３からの指示（コントロール１）に応じて、ＳＥ経路とＳＣ経路とを接続させて第５アナログマルチプレクサ２５と第６アナログマルチプレクサ２６とを電気的に接続させる状態から、ＳＢ経路とＳＣ経路とを接続させてマイコン回路３３と第６アナログマルチプレクサ２６とを電気的に接続させる状態へ切り替え可能である。

また、第５アナログマルチプレクサ２５は、マイコン回路３３からの指示（コントロール２）に応じて、ＳＡ経路とＳＥ経路とを接続させてホストＰＣ１１と第４アナログマルチプレクサ２４とを電気的に接続させる状態から、ＳＡ経路とＳＤ経路とを接続させてホストＰＣ１１とマイコン回路３３とを電気的に接続させる状態へ切り替え可能である。

また、第６アナログマルチプレクサ２６は、マイコン回路３３からの指示（コントロール３）に応じて、ＳＣ経路とＳＦ経路とを接続させて第４アナログマルチプレクサ２４とスレーブ１３とを電気的に接続させる状態から、ＳＣ経路とＧ経路とを接続させて第４アナログマルチプレクサ２４と第３アナログマルチプレクサ２３とを電気的に接続させる状態へ切り替え可能である。

［１．４．第１、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３１，３２の構成の説明］
第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１は、ＰＡＴＡとＳＡＴＡとのバスブリッジ機能を有し、ＰＡＴＡバスに接続されてホストＰＣ１１との間のインターフェースを行うとともにＳＡＴＡバスに接続されてマスタ１２との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能である。なお、「ホストモード」とは、ＰＡＴＡインターフェースのホストにＳＡＴＡハードディスクなどのＳＡＴＡのデバイスを接続するためのモードであり、「デバイスモード」とは、ＳＡＴＡインターフェースのホストにＰＡＴＡハードディスクなどのＰＡＴＡのデバイスを接続するためのモードである。

また、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、ＰＡＴＡとＳＡＴＡとのバスブリッジ機能を有し、ＰＡＴＡバスに接続されてホストＰＣ１１との間のインターフェースを行うとともにＳＡＴＡバスに接続されてスレーブ１３との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能である。

［１．５．マイコン回路３３の構成の説明］
マイコン回路３３は、図示しないＣＰＵやＲＯＭ、ＲＡＭ、バスラインなどで構成され、各種処理を実行する機能を有する。また、マイコン回路３３は、第１〜第６アナログマルチプレクサ２１〜２６それぞれに対して経路の接続状態を切り換える旨の指示（コントロール１〜３）を出力する機能を有する。また、マイコン回路３３は、ＰＡＴＡバスでの転送速度およびＳＡＴＡバスでの転送速度を制御する機能を有する。

なお、本実施形態では、本発明の特徴を有するＰＡＴＡバスの転送速度を制御する機能について説明するが、ＳＡＴＡバスの転送速度を制御する機能については公知技術に従っているためここではその詳細な説明は省略する。

なお、マイコン回路３３は速度制御手段に該当する。

［２．ＰＡＴＡバスの転送速度制御処理の説明］
次に、上記コンピュータシステム１が実行するＰＡＴＡバスの転送速度制御処理について説明する。

この転送速度制御処理は、タスクＺ処理、タスクＹ処理およびタスクＸ処理の３つの処理からなる。そして、タスクＺ処理とタスクＸ処理とはこの順に実行され、タスクＹ処理はタスクＺ処理およびタスクＸ処理と並行して実行される。

以下、タスクＺ処理、タスクＹ処理、タスクＸ処理の順に説明する。

［２．１．タスクＺ処理の説明］
最初に、上記コンピュータシステム１が実行するタスクＺ処理について説明する。なお、図２はタスクＺ処理を説明する説明図である。

コンピュータシステム１の電源状態がオフからオンになると、マイコン回路３３は、まず、第１アナログマルチプレクサ２１に対してＭＥ経路とＭＣ経路とを接続する状態からＭＢ経路とＭＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力するとともに、第４アナログマルチプレクサ２４に対してＳＥ経路とＳＣ経路とを接続する状態からＳＢ経路とＳＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力する（Ｓ１０５）。

これに対して、マイコン回路３３からの指示（コントロール１）を受信した第１アナログマルチプレクサ２１は、ＭＥ経路とＭＣ経路とを接続する状態からＭＢ経路とＭＣ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール１）を受信した第４アナログマルチプレクサ２４は、ＳＥ経路とＳＣ経路とを接続する状態からＳＢ経路とＳＣ経路とを接続する状態へ切り換える。このことにより、ホストＰＣ１１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１との電気的な接続が切断されるとともに、ホストＰＣ１１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２との電気的な接続が切断され、これに代わり、マイコン回路３３と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とが電気的に接続されるとともに、マイコン回路３３と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とが電気的に接続される。

続いて、マイコン回路３３は、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に対してデバイ
スモードに設定する旨のモード制御信号を出力する（Ｓ１１０）。一方、マイコン回路３３からのモード制御信号を受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、自らをデバイスモードに設定する。なお、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は初期状態ではホストモードに設定されており、この処理により、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１がホストモードに設定されるとともに、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２がデバイスモードに設定された状態となる。そして、デバイスモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、ＳＡＴＡのホストにＰＡＴＡデバイスを接続する構成に使用可能となる。

続いて、マイコン回路３３は、リセット信号（ｂｒｉｄｇｅ#ｒｅｓｅｔ信号）を出力して、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に対してリセットをかける。

続いて、マイコン回路３３は、第３アナログマルチプレクサ２３に対してＭＣ経路とＭＦ経路とを接続する状態からＭＣ経路とＧ経路とを接続する状態へ切り換える旨の指示（コントロール３）を出力するとともに、第６アナログマルチプレクサ２６に対してＳＣ経路とＳＦ経路とを接続する状態からＳＣ経路とＧ経路とを接続する状態へ切り換える旨の指示（コントロール３）を出力する（Ｓ１１５）。

これに対して、マイコン回路３３からの指示（コントロール３）を受信した第３アナログマルチプレクサ２３は、ＭＣ経路とＭＦ経路とを接続する状態からＭＣ経路とＧ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール３）を受信した第６アナログマルチプレクサ２６は、ＳＣ経路とＳＦ経路とを接続する状態からＳＣ経路とＧ経路とを接続する状態へ切り換える。このことにより、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とマスタ１２の電気的な接続が切断されるとともに、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とスレーブ１３との電気的な接続が切断され、これに代わり、ホストモードに設定された第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とデバイスモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とがＧ経路を介して電気的に接続される。

このとき、コンピュータシステム１は、図５に示すように、マイコン回路３３とホストモードに設定された第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とがＭＢ経路を介して電気的に接続され、マイコン回路３３とデバイスモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とがＳＢ経路を介して電気的に接続され、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とがＧ経路を介して電気的に接続される「第１状態」となる。なお、図５では、ＭＡ経路とＭＤ経路とが接続されるとともにＳＡ経路とＳＤ経路とが接続される状態となっているが、これはタスクＹ処理によって行われ、この処理については後述する。

続いて、マイコン回路３３は、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してＩｄｅｎｔｉｆｙコマンドを出力する前の準備として、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してヘッドレジスタ設定の指示を出力する。

続いて、マイコン回路３３は、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してＩｄｅｎｔｉｆｙコマンドを出力する（Ｓ１２０）。また、マイコン回路３３からのＩｄｅｎｔｉｆｙコマンドを受信したホストモードに設定された第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１は、受信したＩｄｅｎｔｉｆｙコマンドを第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に対して出力する。さらに、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１からのＩｄｅｎｔｉｆｙコマンドを受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、受信したＩｄｅｎｔｉｆｙコマンドをマイコン回路３３に対して出力する。

続いて、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２からのＩｄｅｎｔｉｆｙコマンドを受信したマイコン回路３３は（Ｓ１２５）、Ｉｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを第２
ＰＡＴＡ／ＳＡＴＡ変換チップ３２に対して出力する（Ｓ１３０）。なおこのとき、Ｉｄｅｎｔｉｆｙ ＤｅｖｉｃｅデータのうちのＰＡＴＡ転送能力を示す値には最高速度値を設定する。

これに対して、マイコン回路３３からのＩｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、マイコン回路３３に対して当該第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２のＰＡＴＡ転送能力に応じたＰＡＴＡ転送速度の設定を行う（Ｓ１３５、図８参照）。具体的には、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、受信したＩｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータに含まれるＰＡＴＡ転送速度値と当該第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２のＰＡＴＡバス側の転送速度値とを比較してその値が小さい方を選択し、ＰＡＴＡ転送速度を設定するコマンドをマイコン回路３３に送信し、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２からのＰＡＴＡ転送速度設定するコマンドを受信したマイコン回路３３は、前記コマンドで示されたＰＡＴＡ転送速度値をＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度として設定する。つまり、マイコン回路３３は、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２から通知されたＰＡＴＡ転送速度値を第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１のＰＡＴＡ転送速度および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２のＰＡＴＡ転送速度として設定する。

続いて、マイコン回路３３は、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２の転送速度をＲＡＭなどの記憶手段に記憶する（Ｓ１４０）。

続いて、マイコン回路３３は、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に対してホストモードに設定する旨のモード制御信号を出力する（Ｓ１４５）。一方、マイコン回路３３からのモード制御信号を受信した第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、自らをホストモードに設定する。この処理により、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２はホストモードに設定された状態となる。そして、ホストモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、ＰＡＴＡのホストにＳＡＴＡデバイスを接続する構成に使用可能となる。

続いて、マイコン回路３３は、第３アナログマルチプレクサ２３に対してＭＣ経路とＧ経路とを接続する状態からＭＣ経路とＭＦ経路とを接続する状態へ切り換える旨の指示（コントロール３）を出力するとともに、第６アナログマルチプレクサ２６に対してＳＣ経路とＧ経路とを接続する状態からＳＣ経路とＳＦ経路とを接続する状態へ切り換える旨の指示（コントロール３）を出力する（Ｓ１５０）。

これに対して、マイコン回路３３からの指示（コントロール３）を受信した第３アナログマルチプレクサ２３は、ＭＣ経路とＧ経路とを接続する状態からＭＣ経路とＭＦ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール３）を受信した第６アナログマルチプレクサ２６は、ＳＣ経路とＧ経路とを接続する状態からＳＣ経路とＳＦ経路とを接続する状態へ切り換える。このことにより、ホストモードに設定された第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１と同じくホストモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とのＧ経路を介して電気的な接続が切断され、これに代わり、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とマスタ１２とが電気的に接続されるとともに、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とスレーブ１３とが電気的に接続される状態となる。

このとき、コンピュータシステム１は、図５に示す第１状態から、マイコン回路３３とホストモードに設定された第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とがＭＢ経路を介して電気的に接続され、マイコン回路３３とホストモードに設定された第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とがＳＢ経路を介して電気的に接続され、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とマスタ１２とが電気的に接続され、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２
とスレーブ１３とが電気的に接続される「第２状態」（図６参照）となる。なお、図６では、ＭＡ経路とＭＤ経路とが接続されるとともにＳＡ経路とＳＤ経路とが接続される状態となっているが、これはタスクＹ処理によって行われ、この処理については後述する。

このようにコンピュータシステム１が図６に示すような「第２状態」となったら、マイコン回路３３は、本処理（タスクＺ処理）を終了し、続いて後述するタスクＸ処理を開始する。

なお、タスクＸ処理終了後には、マイコン回路３３は、コンピュータシステム１の電源状態がオンである状態を維持しながら待機し（Ｓ１５５）、コンピュータシステム１の電源状態がオフからオンになるかＭＡ経路およびＳＡ経路に対するリセット信号（ｐｃ#ｒｅｓｅｔ信号）が入力されると、マイコン回路３３は、タスクＺ処理を再度実行する。

［２．２．タスクＹ処理の説明］
次に、上記コンピュータシステム１が実行するタスクＹ処理について説明する。なお、図３はタスクＹ処理を説明する説明図である。

コンピュータシステム１の電源状態がオフからオンになると、マイコン回路３３は、まず、第２アナログマルチプレクサ２２に対してＭＡ経路とＭＥ経路とを接続する状態からＭＡ経路とＭＤ経路とを接続する状態へ切り換える旨の指示（コントロール２）を出力するとともに、第５アナログマルチプレクサ２５に対してＳＡ経路とＳＥ経路とを接続する状態からＳＡ経路とＳＤ経路とを接続する状態へ切り換える旨の指示（コントロール２）を出力する（Ｓ２０５）。

これに対して、マイコン回路３３からの指示（コントロール２）を受信した第２アナログマルチプレクサ２２は、ＭＡ経路とＭＥ経路とを接続する状態からＭＡ経路とＭＤ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール２）を受信した第５アナログマルチプレクサ２５は、ＳＡ経路とＳＥ経路とを接続する状態からＳＡ経路とＳＤ経路とを接続する状態へ切り換える。このことにより、ホストＰＣ１１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１との電気的な接続が切断されるとともに、ホストＰＣ１１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２との電気的な接続が切断され、これに代わり、ホストＰＣ１１とマイコン回路３３とが電気的に接続される（図５および図６参照）。

続いて、マイコン回路３３は、ホストＰＣ１１からのデバイスヘッドレジスタの書き込み指示が到着するまで待機する（Ｓ２１０）。具体的には、ホストＰＣ１１からの指示が、デバイスヘッドレジスタの書き込み指示でない場合には待機する。また、ホストＰＣ１１からの指示が、デバイスヘッドレジスタの書き込み指示であるが、ＰＡＴＡ／ＳＡＴＡ変換チップがマスタ担当の時に、前記指示がマスタ以外に対する指示である場合、または、ＰＡＴＡ／ＳＡＴＡ変換チップがスレーブ担当の時に、前記指示がスレーブ以外に対する指示である場合には待機する。一方、ホストＰＣ１１からの指示が、デバイスヘッドレジスタの書き込み指示であってマスタ担当の時にマスタに対する指示である場合、またはデバイスヘッドレジスタの書き込み指示であってスレーブ担当の時にスレーブに対する指示である場合には、次の処理に進む。

続いて、マイコン回路３３は、ホストＰＣ１１からのＩｄｅｎｔｉｆｙコマンドが到着するまで待機する（Ｓ２１５）。

なおこのとき、ホストＰＣ１１からＩｄｅｎｔｉｆｙコマンド以外のコマンドが到着した場合には、そのホストＰＣ１１からのコマンドをそのまま第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に送信する（Ｓ２２０〜Ｓ２３０）。具体的には、マイコン回路３３は、第１アナログマルチプレクサ２１に対してＭＥ
経路とＭＣ経路とを接続する状態からＭＢ経路とＭＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力するとともに、第４アナログマルチプレクサ２４に対してＳＥ経路とＳＣ経路とを接続する状態からＳＢ経路とＳＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力する（Ｓ２２０）。これに対して、マイコン回路３３からの指示（コントロール１）を受信した第１アナログマルチプレクサ２１は、ＭＥ経路とＭＣ経路とを接続する状態からＭＢ経路とＭＣ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール１）を受信した第４アナログマルチプレクサ２４は、ＳＥ経路とＳＣ経路とを接続する状態からＳＢ経路とＳＣ経路とを接続する状態へ切り換える。このことにより、マイコン回路３３と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とが電気的に接続されるとともに、マイコン回路３３と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とが電気的に接続される。そして、マイコン回路３３は、そのホストＰＣ１１からのコマンドをそのまま第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に送信する（Ｓ２２５）。さらに、マイコン回路３３は、第１アナログマルチプレクサ２１に対してＭＢ経路とＭＣ経路とを接続する状態からＭＥ経路とＭＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力するとともに、第４アナログマルチプレクサ２４に対してＳＢ経路とＳＣ経路とを接続する状態からＳＥ経路とＳＣ経路とを接続する状態へ切り換える旨の指示（コントロール１）を出力する（Ｓ２３０）。これに対して、マイコン回路３３からの指示（コントロール１）を受信した第１アナログマルチプレクサ２１は、ＭＢ経路とＭＣ経路とを接続する状態からＭＥ経路とＭＣ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール１）を受信した第４アナログマルチプレクサ２４は、ＳＢ経路とＳＣ経路とを接続する状態からＳＥ経路とＳＣ経路とを接続する状態へ切り換える。このことにより、ホストＰＣ１１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とが電気的に接続されるとともに、ホストＰＣ１１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とが電気的に接続される。

一方、ホストＰＣ１１からＩｄｅｎｔｉｆｙコマンドが到着した場合には、マイコン回路３３は、ＩＯＲＤＹがＬＯＷ設定であるときにはホストＰＣ１１はコマンドを送信しないため、ＩＯＲＤＹをＬＯＷ設定にしてホストＰＣ１１に待機させる（Ｓ２３５）。そして、マイコン回路３３は、本タスクＹ処理と並行して実行されるタスクＸ処理から、データ準備完了を示す通知が到着しているか否かを確認する（Ｓ２４０）。前記通知が到着していない場合には前記通知が到着するまで待機し、前記通知が到着した場合には、マイコン回路３３は、ＩＯＲＤＹをＨＩＧＨＴ設定にしてホストＰＣ１１の待機状態を解除させる（Ｓ２４５）。さらに、マイコン回路３３は、ホストＰＣ１１からステータスをリードする旨の要求が到着したら、その要求に対してコマンド終了（５０ｈ）を返信する（Ｓ２５０）。また、マイコン回路３３は、ホストＰＣ１１からデータをリードする旨の要求が到着したら、その要求に対して、加工したＩｄｅｎｔｉｆｙコマンドを送信する（Ｓ２５５）。つまり、このステップにて、ホストＰＣ１１からの要求が想定外のものであった場合への対処を行うのである。

ところで、以上のようなホストＰＣ１１からのＩｄｅｎｔｉｆｙコマンドに対する対応が終了したら、マイコン回路３３は、第２アナログマルチプレクサ２２に対してＭＡ経路とＭＤ経路とを接続する状態からＭＡ経路とＭＥ経路とを接続する状態へ切り換える旨の指示（コントロール２）を出力するとともに、第５アナログマルチプレクサ２５に対してＳＡ経路とＳＤ経路とを接続する状態からＳＡ経路とＳＥ経路とを接続する状態へ切り換える旨の指示（コントロール２）を出力する（Ｓ２６０）。

これに対して、マイコン回路３３からの指示（コントロール２）を受信した第２アナログマルチプレクサ２２は、ＭＡ経路とＭＤ経路とを接続する状態からＭＡ経路とＭＥ経路とを接続する状態へ切り換え、マイコン回路３３からの指示（コントロール２）を受信した第５アナログマルチプレクサ２５は、ＳＡ経路とＳＤ経路とを接続する状態からＳＡ経
路とＳＥ経路とを接続する状態へ切り換える。このことにより、ホストＰＣ１１とマイコン回路３３との電気的な接続が切断され、これに代わり、ホストＰＣ１１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とが電気的に接続されるとともに、ホストＰＣ１１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とが電気的に接続される。

このとき、コンピュータシステム１は、図６に示す第２状態から、ホストＰＣ１１と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とが電気的に接続されるとともに、ホストＰＣ１１と第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とが電気的に接続される「第３状態」（図７参照）となる。

このようにコンピュータシステム１が図７に示すような「第３状態」となったら、マイコン回路３３は、コンピュータシステム１の電源状態がオンである状態を維持しながら待機し（Ｓ２６５）、コンピュータシステム１の電源状態がオフからオンになるかＭＡ経路およびＳＡ経路に対するリセット信号（ｐｃ#ｒｅｓｅｔ信号）が入力されると、本タスクＹ処理を再度実行する。

［２．３．タスクＸ処理の説明］
次に、上記コンピュータシステム１が実行するタスクＸ処理について説明する。なお、図４はタスクＸ処理を説明する説明図である。

上述のタスクＺ処理が終了すると、マイコン回路３３は、まず、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してＩｄｅｎｔｉｆｙコマンドを出力する前の準備として、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してヘッドレジスタ設定の指示を出力する。

続いて、マイコン回路３３は、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１に対してＩｄｅｎｔｉｆｙコマンドを出力する（Ｓ３０５）。

続いて、マイコン回路３３は、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１のステータスレジスタをリードする。このとき、正常終了を示すスタータス５０ｈが第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１から到着するまで待機し、スタータス５０ｈが第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１から到着してコマンド終了が確認されたら、次のステップに進む。

続いて、マイコン回路３３は、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１のセクタバッファ（２５６ワード）のデータをリードする（Ｓ３１０）。

続いて、マイコン回路３３は、上述のタスクＺ処理で取得した第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２のＰＡＴＡ転送能力値を用いて、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１のＰＡＴＡ転送能力などのパラメータを加工したＩｄｅｎｔｉｆｙデータを作成する（Ｓ３１５）。そして、マイコン回路３３は、Ｉｄｅｎｔｉｆｙデータを送信する準備が完了した旨をタスクＹ処理に通知する（Ｓ３２０）。そして、タスクＺ処理のＳ１５５に移行する。

［３．実施形態の効果］
（１）このように本実施形態のコンピュータシステム１によれば、Ｇ経路を介して接続されたホストモードの第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１とデバイスモードの第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２とに接続されたマイコン回路３３がＩｄｅｎｔｉｆｙコマンドを出力し、返信を受信したら、ＰＡＴＡ転送能力が最高速度値に設定されたＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータを第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２に出力し、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２が、受信したＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータのＰＡＴＡ転送速度値と自らのＰＡＴＡバス側の転送速度値とを比較し、その値が小さい方をＰＡＴＡバス側の転送速度値としてマイコン回路３３に設定させる。

このことにより、ソフトウェアを変更せずに、第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１、第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２およびマイコン回路３３を接続するだけで、ＰＡＴＡのホストとしてのホストＰＣ１１にＳＡＴＡのデバイスとしてのハードディスク１２，１３を使用することができる。また、ＳＡＴＡのデバイスであるハードディスク１２，１３の転送能力と第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２の転送能力とが異なる場合でも、正常にデータ通信が行うことができる。

したがって、ＳＡＴＡのデバイスであるハードディスク１２，１３とＰＡＴＡのホストであるホストＰＣ１１とを第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２を用いて接続する際に、手動でのＢＩＯＳ設定を行わなくとも、ＰＡＴＡバスでの転送速度が第１ＰＡＴＡ／ＳＡＴＡ変換チップ３１および第２ＰＡＴＡ／ＳＡＴＡ変換チップ３２が本来発揮可能な転送速度よりも小さくなることを防ぐことができる。つまり、最適なＰＡＴＡ転送モードを設定することができる。

（２）また、本実施形態のコンピュータシステム１によれば、ＳＡＴＡのデバイスであるハードディスク１２，１３の何れか一方がマスタとして機能するとともに他方がスレーブとして機能するので、従来のデータ転送制御装置や電子機器とは異なり、本発明特有の構成によってＰＡＴＡの特徴であるマスタおよびスレーブの２台のＨＤＤを接続可能とする機能を充分に活かすことができる。

コンピュータシステムの構成を示すハードブロック図である。 タスクＺ処理を説明する説明図である。 タスクＹ処理を説明する説明図である。 タスクＸ処理を説明する説明図である。 タスクＺ処理およびタスクＹ処理の実行時のコンピュータシステムの状態（第１状態）を示す説明図である。 タスクＸ処理およびタスクＹ処理の実行時のコンピュータシステムの状態（第２状態）を示す説明図である。 タスクＸ処理およびタスクＹ処理の終了後のコンピュータシステムの状態（第３状態）を示す説明図である。 タスクＺ処理の実行時のタイムチャートである。

符号の説明

１…コンピュータシステム、１１…パーソナルコンピュータ（ホストＰＣ）、１２…ハードディスク（マスタ）、１３…ハードディスク（スレーブ）、２１…第１アナログマルチプレクサ、２２…第２アナログマルチプレクサ、２３…第３アナログマルチプレクサ、２４…第４アナログマルチプレクサ、２５…第５アナログマルチプレクサ、２６…第６アナログマルチプレクサ、３１…第１ＰＡＴＡ／ＳＡＴＡ変換チップ、３２…第２ＰＡＴＡ／ＳＡＴＡ変換チップ、３３…マイコン回路

Claims (2)

1. 二つのＳＡＴＡのデバイスと、
   ＰＡＴＡのホストと、
   ＰＡＴＡとＳＡＴＡとのバスブリッジ機能を有し、ＰＡＴＡバスに接続されて前記ＰＡＴＡのホストとの間のインターフェースを行うとともにＳＡＴＡバスに接続されて前記二つのＳＡＴＡのデバイスの何れか一方との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能な第１ＰＡＴＡ／ＳＡＴＡ変換チップと、
   前記バスブリッジ機能を有し、ＰＡＴＡバスに接続されて前記ＰＡＴＡのホストとの間のインターフェースを行うとともにＳＡＴＡバスに接続されて前記二つのＳＡＴＡのデバイスの何れか他方との間のインターフェースを行い、ホストモードとデバイスモードとの間で切り替え可能な第２ＰＡＴＡ／ＳＡＴＡ変換チップと、
   少なくとも前記ＰＡＴＡバスでの転送速度を制御する速度制御手段と、を備え、
   前記速度制御手段、前記第１ＰＡＴＡ／ＳＡＴＡ変換チップおよび前記第２ＰＡＴＡ／ＳＡＴＡ変換チップは、以下の処理（１）〜（９）を実行することを特徴とするコンピュータシステム。
   （１）前記速度制御手段は、前記第１ＰＡＴＡ／ＳＡＴＡ変換チップをホストモードに設定し、前記第２ＰＡＴＡ／ＳＡＴＡ変換チップをデバイスモードに設定する。
   （２）前記速度制御手段は、前記第１ＰＡＴＡ／ＳＡＴＡ変換チップのＳＡＴＡバスと前記第２ＰＡＴＡ／ＳＡＴＡ変換チップのＳＡＴＡバスとを接続する。
   （３）前記速度制御手段は、Ｉｄｅｎｔｉｆｙコマンドを前記第１ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。
   （４）前記Ｉｄｅｎｔｉｆｙコマンドを受信した前記第１ＰＡＴＡ／ＳＡＴＡ変換チップは、前記Ｉｄｅｎｔｉｆｙコマンドを、前記第２ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。
   （５）前記Ｉｄｅｎｔｉｆｙコマンドを受信した前記第２ＰＡＴＡ／ＳＡＴＡ変換チップは、受信したＩｄｅｎｔｉｆｙコマンドを、前記速度制御手段に送信する。
   （６）前記第２ＰＡＴＡ／ＳＡＴＡ変換チップからのＩｄｅｎｔｉｆｙコマンドを受信した前記速度制御手段は、ＰＡＴＡ転送速度の最高速度を設定したＩｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを前記第２ＰＡＴＡ／ＳＡＴＡ変換チップに送信する。
   （７）前記Ｉｄｅｎｔｉｆｙ Ｄｅｖｉｃｅデータを受信した前記第２ＰＡＴＡ／ＳＡＴＡ変換チップは、前記ＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータに含まれるＰＡＴＡ転送速度値と当該第２ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡバス側の転送速度値とを比較してその値が小さい方を選択し、その選択された転送速度値に基づいて、ＰＡＴＡ転送速度を設定するコマンドを前記速度制御手段に送信する。
   （８）前記第２ＰＡＴＡ／ＳＡＴＡ変換チップから前記ＰＡＴＡ転送速度を設定するコマンドを受信した前記速度制御手段は、前記ＰＡＴＡ転送速度を設定するコマンドで示されたＰＡＴＡ転送速度を、前記第１ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度および前記第２ＰＡＴＡ／ＳＡＴＡ変換チップのＰＡＴＡ転送速度として設定する。
   （９）前記速度制御手段は、前記第２ＰＡＴＡ／ＳＡＴＡ変換チップをホストモードに設定する。
2. 請求項１に記載のコンピュータシステムにおいて、
   前記二つのシリアルＡＴＡのデバイスの何れか一方がマスタとして機能し、前記二つのシリアルＡＴＡのデバイスの何れか他方がスレーブとして機能すること
   を特徴とするコンピュータシステム。