JP2008204050A - データ転送制御装置及び電子機器 - Google Patents

Abstract

【課題】フリーランのＤＭＡ転送を行った場合にもＦＩＳの適正な終了処理を実現できるデータ転送制御装置及び電子機器を提供すること。
【解決手段】データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０を含む。ＳＡＴＡＩ／Ｆ５０は、ホスト２により発行されたＡＴＡコマンドを含むレジスタＦＩＳをデバイス４に送信する。シーケンスコントローラ３０はレジスタＦＩＳの送信後にフリーラン転送を開始する。ＳＡＴＡＩ／Ｆ５０は、ＤＭＡライトにおいて、データＦＩＳにより送信されるデータのサイズが最大ペイロードサイズに満たない状態でホスト２からのデータ供給が停止した場合に、タイムカウント処理を開始し、タイムアウトになった場合には、ＦＩＳの強制終了処理を行う。
【選択図】図２

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ストレージデバイス等のシリアルインターフェースとして、シリアルＡＴＡ（Serial AT Attachment）と呼ばれる規格が脚光を浴びている。このシリアルＡＴＡは、パラレルＡＴＡ（ＩＤＥ）との間のソフトウェアレベルでの互換性を備えた規格である。そして最初の規格であるシリアルＡＴＡ Iのデータ転送速度は１．５Ｇｂｐｓであったが、次の規格であるシリアルＡＴＡ II Ｇｅｎ２ではデータ転送速度が３．０Ｇｂｐｓに高速化している。このシリアルＡＴＡを用いれば、電子機器が内蔵する回路基板間の配線本数を減らすことができ、電子機器のコンパクト化を図れる。

ところが、電子機器のホスト（ホストデバイス、ホスト基板）は、パラレルＡＴＡ（以下、適宜、ＰＡＴＡと呼ぶ）のインターフェース（以下、適宜、Ｉ／Ｆと呼ぶ）は備えているが、シリアルＡＴＡ（以下、適宜、ＳＡＴＡと呼ぶ）のＩ／Ｆについては備えていないものが多い。従って、このようＰＡＴＡＩ／Ｆのみを備えた既存のホストに対しては、ＳＡＴＡのデバイスを接続できないという問題がある。

またＨＤＤ（ハードディスクドライブ）などのデバイスは、その大部分が、ＰＡＴＡＩ／ＦからＳＡＴＡＩ／Ｆに置き換わっており、ＰＡＴＡＩ／Ｆを備えるＨＤＤの入手が困難になっている。このため、ＰＡＴＡＩ／Ｆのみを備えるホストに対して接続可能なＨＤＤの種類が限定されてしまい、電子機器の内蔵ＨＤＤの大容量化等が妨げられるという問題がある。

なお特許文献１、２には、ＳＡＴＡとＰＡＴＡのブリッジＩＣが開示されている。しかしながらこの特許文献１、２は、ブリッジＩＣを使用した回路基板などに関する発明であり、ブリッジＩＣの具体的な構成に関する発明ではない。

また特許文献３には、ＳＡＴＡブリッジを内蔵するＨＤＤが開示されている。しかしながら、この特許文献３のＳＡＴＡブリッジは、ＳＡＴＡ側にホストが接続されＰＡＴＡ側にデバイスが接続されるブリッジであり、ＰＡＴＡ側にホストが接続されＳＡＴＡ側にデバイスが接続されるブリッジに関する発明ではない。また特許文献３は、ファームウェアによるプロトコル制御に特徴がある発明であり、回路構成に特徴がある発明ではない。
特開２００５−３４６１２３号公報 特開２００６−１２１６２１号公報 特開２００６−１８４２８号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、フリーランのＤＭＡ転送を行った場合にもＦＩＳの適正な終了処理を実現できるデータ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、パラレルＡＴＡとシリアルＡＴＡのバスブリッジ機能を有するデータ転送制御装置であって、パラレルＡＴＡバスに接続され、ホストとの間のインターフェースを行うパラレルＡＴＡインターフェースと、シリアルＡＴＡバスに接続され、シリアルＡＴＡのデバイスとの間のインターフェースを行うシリアルＡＴＡインターフェースと、転送シーケンス制御を行うシーケンスコントローラを含み、前記シリアルＡＴＡインターフェースは、前記パラレルＡＴＡバスを介して前記ホストがＡＴＡコマンドを発行した場合に、発行された前記ＡＴＡコマンドを含むレジスタＦＩＳを前記シリアルＡＴＡバスを介して前記デバイスに送信し、前記シーケンスコントローラは、前記レジスタＦＩＳが送信された後に、総データ転送数を管理しないフリーラン転送を開始し、前記シリアルＡＴＡインターフェースは、発行された前記ＡＴＡコマンドがＤＭＡライトコマンドであり、データＦＩＳにより送信されるデータのサイズが最大ペイロードサイズに満たない状態で前記ホストからのデータ供給が停止した場合に、タイムカウント処理を開始し、タイムアウトになった場合には、データＦＩＳの強制終了処理を行うデータ転送制御装置に関係する。

本発明では、ホストがＡＴＡコマンドを発行すると、そのＡＴＡコマンドを含むレジスタＦＩＳがデバイスに送信され、その後に、フリーラン転送が開始する。そしてＤＭＡライトにおいてホストからのデータ供給が停止すると、タイムカウント処理が開始し、タイムアウトになるとデータＦＩＳが強制終了する。従って、データ転送制御装置が総データ転送数を認識していないフリーラン転送において、適正な転送シーケンス制御を実現できる。

また本発明では、前記シリアルＡＴＡインターフェースは、前記ホストからのデータ供給が停止した場合にホールドプリミティブを送信し、前記ホールドプリミティブを送信したタイミングから前記タイムカウント処理を開始してもよい。

このようにホールドプリミティブを送信すれば、送信すべきデータが無い場合に、デバイスを待たせることが可能になる。またホールドプリミティブを送信したタイミングからタイムカウント処理を開始すれば、適正なタイミングでのタイムアウト判断が可能になる。

また本発明では、前記シリアルＡＴＡインターフェースは、データＦＩＳの強制終了処理の後、ＤＭＡアクティブＦＩＳを前記デバイスから受信した場合に、残りデータについてのデータＦＩＳの送信を再開してもよい。

このようにすれば、ホスト側の都合によりデータ供給が一時的に停止した場合にも、残りデータについてのデータ転送を適正に終了できるようになる。

また本発明では、前記シリアルＡＴＡインターフェースは、タイムアウトになった場合に、ＥＯＦプリミティブを送信することで、データＦＩＳの強制終了処理を行ってもよい。

このようにＥＯＦプリミティブを送信すれば、データＦＩＳの終了をデバイスに対して伝えることができる。

また本発明では、前記シーケンスコントローラは、フリーラン転送の開始後に前記シリアルＡＴＡインターフェースが前記デバイスから受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、ＤＭＡライトのフリーラン転送の終了処理を行ってもよい。

このようにすれば、総データ転送数のカウント回路や、カウント回路の動作制御が不要になり、回路の小規模化や処理の簡素化を図れ、データのペイロードを意識しない転送シーケンスの終了処理を実現できる。

また本発明では、前記シーケンスコントローラは、受信したＦＩＳが前記デバイスから前記ホストへのレジスタＦＩＳである場合に、ＤＭＡライトのフリーラン転送の終了を示すＦＩＳであると判断して、ＤＭＡライトのフリーラン転送の終了処理を行ってもよい。

このようにすれば、受信したＦＩＳがレジスタＦＩＳであるか否かを判断するだけで、ＤＭＡライトのフリーラン転送の終了を判断できるようになる。

また本発明では、前記シーケンスコントローラは、ＤＭＡライトのフリーラン転送では、前記デバイスから前記ホストへのレジスタＦＩＳを受信した場合に、ＤＭＡライトのフリーラン転送の終了処理を行い、ＤＭＡリードのフリーラン転送では、前記デバイスから前記ホストへのレジスタＦＩＳを受信した後、前記パラレルＡＴＡインターフェースから前記ホストへのデータ転送が完了した場合に、ＤＭＡリードのフリーラン転送の終了処理を行ってもよい。

このようにすれば、ホストによる適正なＤＭＡライト、ＤＭＡリードを実現できる。また、パラレルＡＴＡインターフェースからホストへのデータ転送の完了によりＤＭＡリードのフリーラン転送を終了すれば、データ転送制御装置にデータが残ってしまう事態を防止できる。

また本発明では、前記シリアルＡＴＡインターフェースは、前記デバイスから受信したＦＩＳをデコードし、デコード結果に基づいて、ＦＩＳの種類を前記シーケンスコントローラに知らせるための割り込み信号を生成して出力し、前記シーケンスコントローラは、前記シリアルＡＴＡインターフェースからの前記割り込み信号に基づいて、受信したＦＩＳが総データ転送の終了を示すＦＩＳであるか否かを判断してもよい。

このようにすれば、シリアルＡＴＡインターフェースに元々必要なＦＩＳデコード回路を有効活用して、ＦＩＳの種類を判別できるため、回路の小規模化を図れる。

また本発明では、前記シーケンスコントローラは、前記デバイスに送信された前記レジスタＦＩＳに対応するＦＩＳを、前記シリアルＡＴＡインターフェースが前記デバイスから受信した場合に、前記ホストから発行された前記ＡＴＡコマンドの転送シーケンス制御として、受信したＦＩＳの種類に応じた転送シーケンス制御を行ってもよい。

このようにすれば、データ転送制御装置は、ホストが発行したＡＴＡコマンドの詳細な内容をデコードすることなく、ＡＴＡコマンドを含むレジスタＦＩＳをそのままデバイスに送信できる。そしてレジスタＦＩＳに対してデバイスが返却して来たＦＩＳの種類によって、転送シーケンスが制御される。従って、ＡＴＡコマンドのデコーダ回路を節約でき、データ転送制御装置の小規模化を図れる。また、新規コマンドの追加が発生しても、これに容易に対応できるようになる。

また本発明では、前記シーケンスコントローラは、前記デバイスから受信したＦＩＳがＤＭＡアクティベートＦＩＳである場合には、ＤＭＡライトの転送シーケンス制御を行ってもよい。

このようにすれば、受信したＦＩＳがＤＭＡアクティベートＦＩＳか否かを判断するだけで、ＤＭＡライトの転送シーケンスを制御できるようになる。

また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記データ転送制御装置に接続される前記ホストと、前記データ転送制御装置に接続される前記デバイスとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．データ転送制御装置の構成
図１に本実施形態のデータ転送制御装置の構成例を示す。このデータ転送制御装置はＰＡＴＡ（Parallel AT Attachment）とＳＡＴＡ（Serial AT Attachment）のバスブリッジ機能を有する。なお本実施形態のデータ転送制御装置は図１の構成に限定されず、その構成要素の一部（例えばデータバッファ）を省略したり、他の構成要素（例えば外部Ｉ／Ｆ回路、ＣＰＵ、タイマ）を追加するなどの種々の変形実施が可能である。

ＰＡＴＡＩ／Ｆ１０（パラレルＡＴＡインターフェース）は、ＰＡＴＡバス（ＡＴＡバス、ＩＤＥバス）に接続され、ホスト２（ホストデバイス）との間のインターフェースを行う。具体的にはＰＡＴＡＩ／Ｆ１０は、ホスト２が有するホスト側のＰＡＴＡＩ／ＦにＰＡＴＡバスを介して接続される。そしてＡＴＡで規格化された後述する各種信号によりやり取りを行い、ＰＡＴＡ（ＩＤＥ）のデータ転送を実現する。またＰＡＴＡＩ／Ｆ１０は、データバッファ７０を介したＳＡＴＡＩ／Ｆ５０との間のデータ転送制御も行う。このＰＡＴＡＩ／Ｆ１０は、ＰＡＴＡとＳＡＴＡのブリッジ用に擬似的（仮想的）に設けられたタスクファイル・レジスタを含むことができる。

なおホスト２としては、例えばＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサや、専用制御ＩＣや、これらのプロセッサ又は専用制御ＩＣが実装されたホスト回路基板などが考えられる。またデバイス４としては、ハードディスクドライブ（ＨＤＤ）、光ディスクドライブ（ＣＤ、ＤＶＤ）、磁気ディスクドライブなどのＳＡＴＡＩ／Ｆを備える各種デバイスが考えられる。

ＳＡＴＡＩ／Ｆ５０（シリアルＡＴＡインターフェース）は、ＳＡＴＡバス（高速シリアルバス）に接続され、ＳＡＴＡのデバイス４との間のインターフェースを行う。具体的にはＳＡＴＡＩ／Ｆ５０は、デバイス４が有するデバイス側のＳＡＴＡＩ／Ｆに接続され、小振幅の差動信号によりやり取りを行い、ＳＡＴＡのデータ転送を実現する。またＳＡＴＡＩ／Ｆ５０は、データバッファ７０を介したＰＡＴＡＩ／Ｆ１０との間のデータ転送制御も行う。このＳＡＴＡＩ／Ｆ５０は、ＳＡＴＡ規格のシャドウ・タスクファイル・レジスタを含むことができる。

シーケンスコントローラ３０は転送のシーケンス制御を行う。具体的には、ＰＡＴＡとＳＡＴＡのブリッジ機能を実現するために、ＰＡＴＡＩ／Ｆ１０、ＳＡＴＡＩ／Ｆ５０、データバッファ７０の間のデータ転送のシーケンス制御を行ったり、レジスタ値の転送シーケンス制御を行う。

データバッファ７０は、ホスト２（ＰＡＴＡＩ／Ｆ）、デバイス４（ＳＡＴＡＩ／Ｆ）の間で転送されるデータのバッファリングを行う。そしてＰＡＴＡ側とＳＡＴＡ側のクロック周波数の差を吸収するための緩衝用のバッファ（ＦＩＦＯ）として機能する。即ちＰＡＴＡ側のクロック周波数が例えば５０ＭＨｚ（或いは６０ＭＨｚ）で、ＳＡＴＡ側のクロック周波数が例えば３７．５ＭＨｚである場合に、データバッファ７０を設けることでこのクロック周波数の差を吸収できる。このデータバッファ７０は、例えば５０ＭＨｚ（第１の周波数）でデータが入出力されるＰＡＴＡＩ／Ｆ１０側の第１のポートと、例えば３７．５ＭＨｚ（第２の周波数）でデータが入出力されるＳＡＴＡＩ／Ｆ５０側の第２のポートとを有するデュアルポートのメモリ（ＲＡＭ）などにより実現できる。

図１の構成によれば、ホスト２がＰＡＴＡＩ／Ｆしか備えていない場合にも、ＳＡＴＡＩ／Ｆを有するデバイス４をデータ転送制御装置を介してホスト２に接続できる。従って、ホスト２のファームウェア、ソフトウェアとして、既存のＰＡＴＡ（ＩＤＥ）用のファームウェア、ソフトウェアを使用できる。これにより電子機器の開発期間の短縮化や低コスト化を図れる。またデバイス４として、市場供給量が多い大容量のＨＤＤをホスト２に接続できるようになり、電子機器の内蔵ＨＤＤの大容量化を図れる。

またホスト２が搭載される回路基板とデバイス４が搭載される回路基板の間を、シリアルバスであるＳＡＴＡバスで接続できるため、回路基板間の配線本数を減らすことができ、電子機器のコンパクト化を図れる。

２．ＦＩＳの強制終了処理
図１に示すようなブリッジ機能を有するデータ転送制御装置では、ホスト２がＡＴＡコマンドを発行すると、そのＡＴＡコマンドに対応したデータ転送が行われる。具体的には、ＰＩＯ転送（ＰＩＯリード、ＰＩＯライト）やＤＭＡ転送（ＤＭＡリード、ＤＭＡライト）が行われる。

例えばＰＩＯ転送では、各セクタの転送バイト数（例えば５１２バイト）や総セクタ数（セクタカウント）が設定され、総セクタ数で設定される個数のセクタが転送されると、ＰＩＯ転送が終了する。またＤＭＡ転送では、ＤＭＡ転送数（ＤＭＡデータ転送サイズ）が設定され、ＤＭＡ転送数分のデータが転送されると、ＤＭＡ転送が終了する。従って、ＰＩＯ転送やＤＭＡ転送を行うためには、総セクタ数やＤＭＡ転送数などの総データ転送数のカウント処理を行うカウント回路が必要になる。

しかしながら、このようなカウント回路を設けると、そのカウント回路の分だけデータ転送制御装置の回路が大規模化する。またカウント回路の動作制御（例えばポインタ制御）が必要になり、データ転送制御装置の回路や処理が繁雑化する。

このような問題を解決するために本実施形態では、ホスト２が発行したＡＴＡコマンドに対応するＰＩＯ転送やＤＭＡ転送などのデータ転送として、フリーラン転送を行う。即ちシーケンスコントローラ３０は、転送開始信号（Tran Go）をアクティブにした後、総データ転送数（総セクタ数、ＤＭＡ転送数）のカウント処理を行わないフリーラン転送を開始する。そしてフリーラン転送を終了する場合には、転送停止信号（Tran Stop）をアクティブにする。

このようなフリーラン転送を行えば、総データ転送数のカウント回路が不要になるため、データ転送制御装置の回路の小規模化を図れる。またカウント回路の動作制御（例えばポインタ制御）も不要になるため、データ転送制御装置の回路や処理を簡素化できる。

さて、ＤＭＡライトのデータ転送を行う場合には、ＳＡＴＡＩ／Ｆ５０は、ホスト２からのデータがそのペイロードに設定されたデータＦＩＳをデバイス４に送信する。そしてこの場合に、ＳＡＴＡ規格で規定される最大ペイロードサイズ（以下、適宜、ＭＰＬＳと記載する）である８Ｋバイト（以下、適宜、「Ｋバイト」を「ＫＢ」と記載する）のデータが転送されると、ＦＩＳ(Frame Information Structure)の終了処理が行われる。

しかしながら、上述した総データ転送数をカウントしないフリーラン転送により、８Ｋバイト未満のデータ（例えば６Ｋバイト）のＤＭＡ転送を行う場合には、フレームにより送信されるデータのサイズが最大ペイロードサイズ（ＭＰＬＳ）である８Ｋバイトに満たないため、ＦＩＳの終了処理が、いつまでも行われないことになる。従って、データ転送制御装置によるデータ転送終了の判断及び処理ができなくなってしまう。

このような課題を解決するために本実施形態では、ＤＭＡライトのデータサイズが最大ペイロードサイズに満たない場合には、タイムカウント処理を行い、タイムアウトになった場合にはデータＦＩＳの強制終了処理を行う。例えばＥＯＦ（End Of Frame）のプリミティブをデバイス４に送信し、このフレームのＦＩＳを強制終了させる。このようにすれば、ＤＭＡライトの送信データが最大ペイロードサイズに満たない場合にも、総データ転送数をカウントしないフリーランのＤＭＡライト転送を適正に終了させることができる。従ってデータ転送制御装置の小規模化を図りながら適正なデータ転送制御を実現できる。

具体的には図２（Ａ）に示すようにホスト２がＰＡＴＡバスを介してＡＴＡコマンド（転送コマンド）を発行すると、ＰＡＴＡＩ／Ｆ１０がこのコマンドを受ける。そしてＳＡＴＡＩ／Ｆ５０は、発行されたＡＴＡコマンドを含むレジスタＦＩＳ（Host to Device）を作成して、ＳＡＴＡバスを介してデバイス４に送信する。

そして、シーケンスコントローラ３０は、レジスタＦＩＳが送信された後に、総データ転送数を管理しないフリーラン転送を開始する。例えばＰＩＯリードやＰＩＯライトのフリーラン転送においては、各セクタの転送バイト数については管理（カウント）しながら、総データ転送数である総セクタ数については管理（カウント）しないフリーラン転送を行う。またＤＭＡリードやＤＭＡライトのフリーラン転送では、総データ転送数であるＤＭＡ転送数を管理（カウント）しないフリーラン転送を行う。

例えば図２（Ｂ）では、ホスト２が発行したＡＴＡコマンドがＤＭＡライトコマンドであったため、ＤＭＡライトのフリーラン転送が行われている。そして図２（Ｂ）では、ＤＭＡの転送サイズ（総データ転送サイズ、総ＤＭＡ転送数）が６Ｋバイトになっており、最大ペイロードサイズ（ＭＰＬＳ）よりも小さくなっている（或いはＭＰＬＳで割り切れない転送サイズになっている）。

この場合に、ＤＭＡライトコマンドを発行したホスト２は、ＤＭＡ転送サイズが６Ｋバイトであることを認識している。また図２（Ａ）のようにホスト２からのＤＭＡライトコマンドを含むレジスタＦＩＳを受信したデバイス４も、ＤＭＡ転送サイズが６Ｋバイトであることを認識している。

一方、本実施形態のデータ転送制御装置は、総データ転送数であるＤＭＡ転送サイズについては管理（カウント）しないフリーラン転送を行っているため、ＤＭＡ転送サイズが６Ｋバイトであることを認識していない。従って、このような６ＫバイトのフリーランによるＤＭＡ転送を如何にして終了させるかが課題になる。

このために本実施形態では図２（Ｃ）に示すように、発行されたＡＴＡコマンドがＤＭＡライトコマンドであり、データＦＩＳにより送信されるデータのサイズ（ＤＭＡ転送サイズ）が最大ペイロードサイズに満たない状態でホスト２からのデータ供給が停止すると、タイムカウント処理を開始する。

即ち図２（Ｃ）では、ホスト２は、予定していた６Ｋバイト（＜ＭＰＬＳ）のデータの送信が完了したため、データ転送制御装置へのデータ供給（データ出力）を停止する。これによりＳＡＴＡＩ／Ｆ５０等が有するＦＩＦＯ（例えば送信ＦＩＦＯ）がエンプティになる。すると、図４（Ａ）のＥ１に示すようにＳＡＴＡＩ／Ｆ５０は、ＳＡＴＡ規格で規定されるホールドプリミティブ（HOLD）をデバイス４に送信し、デバイス４を待たせる。

そしてこのようにＦＩＦＯがエンプティになり、ホールドプリミティブの送信を開始した場合に、図４（Ａ）のＥ２に示すようにタイムカウント処理を開始する。具体的にはホスト２からのデータ供給の停止によりホールドプリミティブを送信したタイミングから（送信の開始と同時に）、タイマの動作をスタートして、タイムカウント処理を開始する。なおタイムカウント処理を実現するためのカウンタは、ＳＡＴＡＩ／Ｆ５０やシーケンスコントローラ３０の内部に設けてもよいし、ＳＡＴＡＩ／Ｆ５０やシーケンスコントローラ３０の外部に設けてもよい。

このようにタイムカウント処理を開始した後、図３（Ａ）や図４（Ａ）のＥ３に示すように、所定期間ＴＣが経過してタイムアウトになると、ＳＡＴＡＩ／Ｆ５０はＦＩＳの強制終了処理を行う。具体的には、図４（Ａ）のＥ４に示すようにＥＯＦ（及びＣＲＣ）のプリミティブを付加してデバイス４に送信し、強制的にデータＦＩＳを閉じる。

すると、ＥＯＦプリミティブを受信したデバイス４は、予定していた６Ｋバイトのデータ受信が終了しているため、レジスタＦＩＳをＳＡＴＡＩ／Ｆ５０に送信する。そしてシーケンスコントローラ３０は、このようにレジスタＦＩＳをデバイス４から受信すると、ＤＭＡライトのフリーラン転送を終了する。このようにフリーラン転送を終了しても、ホスト２側においては、予定していた６Ｋバイトのデータ送信が終了しており、デバイス４側においても、予定していた６Ｋバイトのデータ受信が終了しているため、ＤＭＡライトのフリーラン転送を適正に終了できるようになる。

以上のように本実施形態によれば、ＤＭＡライトのフリーラン転送の際に、ホストのデータ供給が停止すると、タイムアウトによりデータＦＩＳが強制終了する。従って、データ転送制御装置が総データ転送数（ＤＭＡ転送サイズ）を認識していないフリーラン転送において、適正な転送シーケンス制御を実現できる。

なお、図２（Ｂ）〜図３（Ａ）では、ＤＭＡ転送サイズが最大ペイロードサイズに満たない場合について説明したが、ＤＭＡ転送サイズが最大ペイロードサイズで割りきれない場合も、同様である。例えばＤＭＡ転送サイズが１４Ｋバイトである場合には、８Ｋバイトのデータ転送が終了した後、残りの６Ｋバイトのデータ転送について、図２（Ｂ）〜図３（Ａ）で説明した強制終了処理が行われる。

また例えば図３（Ｂ）に示すように、ＤＭＡデータ転送サイズは例えば６Ｋバイトであるが、ホスト２側の都合により、ホスト２からのデータ供給が例えば４Ｋバイトで一時的に停止する場合がある。即ちホスト２がＤＭＡのライトデータを用意できないため、データ供給が一時的に停止する。

この時、ＳＡＴＡＩ／Ｆ５０は、データ供給の停止によりＦＩＦＯ（送信ＦＩＦＯ）がエンプティになるため、図４（Ｂ）のＦ１に示すようにホールドプリミティブをデバイス４に送信して、デバイス４を待たせる。そしてこのようにホスト２側の都合によりデータ供給が停止した場合にも、図４（Ｂ）のＦ２に示すようにカウント処理が開始する。そしてＦ３に示すようにタイムアウトになると、Ｆ４に示すようにＥＯＦ（ＣＲＣ）のプリミティブが送信されて、ＦＩＳが強制終了する。

しかしながら、このような場合にも、デバイス４はホスト２からのＤＭＡライトコマンドにより、ＤＭＡ転送サイズが６Ｋバイトであることを認識している。従って、デバイス４は、転送が終了したＤＭＡ転送サイズが４Ｋバイトであり、予定していた６Ｋバイトに満たないため、図３（Ｃ）に示すように残りデータの転送を要求するＤＭＡアクティベートＦＩＳを送信する。

このようにＦＩＳの強制終了処理の後にＤＭＡアクティブＦＩＳをデバイス４から受信すると、ＳＡＴＡＩ／Ｆ５０は、図４（Ｂ）のＦ５に示すように、残りデータである２ＫバイトのデータについてのデータＦＩＳの送信を再開する。そして２Ｋバイトは最大ペイロードサイズ未満であるため、Ｆ６に示すようなタイムカウント処理が行われ、タイムアウトになるとＦ７に示すようにＥＯＦプリミティブが送信されて、ＦＩＳが強制終了する。

このように本実施形態によれば、ホスト２側の都合でデータ供給が一時的に停止し、意図せずにＦＩＳが強制終了してしまった場合にも、ＤＭＡ転送サイズを認識しているデバイス４がＤＭＡアクティベートＦＩＳを送信する。従って、ＤＭＡライトで設定されたＤＭＡ転送サイズのデータを、問題なくデバイス４に書き込むことが可能になる。

３．フリーラン転送の終了処理
さて、フリーラン転送を行えば、総データ転送数のカウント回路が不要になるため、回路の小規模化を図れる。しかしながら、フリーラン転送では総データ転送数のカウント処理が行われないため、フリーラン転送の終了を判断できないという課題がある。

そこで本実施形態では、フリーラン転送の開始後にデータ転送制御装置がデバイス４から受信するＦＩＳ(Frame Information Structure)に着目し、フリーラン転送の開始後にＳＡＴＡＩ／Ｆ５０がデバイス４から受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、フリーラン転送の終了処理を行う。例えばシーケンスコントローラ３０は、ＳＡＴＡＩ／Ｆ５０から受信ＦＩＳ情報（ＦＩＳの割りこみ信号等）を受け、この受信ＦＩＳ情報に基づいてＦＩＳの種類を判別する。そして総データ転送の終了を示すＦＩＳである場合に、フリーラン転送を終了する。このようにすれば、総データ転送数のカウント処理を行わなくも、フリーラン転送の終了を判断できるようになり、データ転送制御装置の小規模化を図りながら適正なデータ転送制御を実現できる。

具体的には図５（Ａ）に示すように、受信したＦＩＳがデバイス４からホスト２へのレジスタＦＩＳである場合には、ＰＩＯライト、ＤＭＡリード又はＤＭＡライトのフリーラン転送の終了を示すＦＩＳであると判断する。そしてこの場合には、ＰＩＯライト、ＤＭＡリード又はＤＭＡライトのフリーラン転送の終了処理を行う。例えばＰＩＯライトのフリーラン転送を開始した後、デバイス４からレジスタＦＩＳを受信した場合には、そのＰＩＯライトのフリーラン転送を終了する。即ちＰＡＴＡＩ／Ｆ１０、ＳＡＴＡＩ／Ｆ５０等に、フリーラン転送の停止信号を出力する。

更に具体的にはＤＭＡライトのフリーラン転送では、図５（Ｂ）に示すようにデバイス４からレジスタＦＩＳを受信した場合に、ＤＭＡライトのフリーラン転送の終了処理を行う。例えばレジスタＦＩＳを受信したら直ぐにフリーラン転送を終了する。

一方、ＤＭＡリードのフリーラン転送では、図６（Ａ）に示すようにデバイス４からレジスタＦＩＳを受信した後、図６（Ｂ）に示すようにＰＡＴＡＩ／Ｆ１０からホスト２へのデータ転送（データ出力）が完了した場合に、ＤＭＡリードのフリーラン転送の終了処理を行う。即ちＤＭＡライトではレジスタＦＩＳの受信により直ぐにフリーラン転送を終了したが、ＤＭＡリードでは、レジスタＦＩＳの受信後、ＰＡＴＡバスへのデータ出力が完了した後に、フリーラン転送を終了する。例えばＰＡＴＡＩ／Ｆ１０は、データ転送が完了すると転送完了割り込みをシーケンスコントローラ３０に出力し、これによりシーケンスコントローラ３０は、転送の停止信号を出力して、フリーラン転送を終了する。このようにすればホスト２による適正なＤＭＡリードを実現できる。

即ち図５（Ｂ）のＤＭＡライトでは、ホスト２からの全てのデータがデバイス４にライトされた後に、デバイス４はレジスタＦＩＳを送信する。従って、デバイス４からのレジスタＦＩＳの受信後、直ぐにフリーラン転送を終了しても、ライトデータがデータ転送制御装置に残ることはない。

これに対して図６（Ａ）、図６（Ｂ）のＤＭＡリードでは、デバイス４からのレジスタＦＩＳの受信後、直ぐにフリーラン転送を終了してしまうと、ホスト２に対して未転送のデータが、データ転送制御装置に残ってしまう。

この点、図６（Ｂ）に示すようにＰＡＴＡＩ／Ｆ１０からホスト２へのデータ転送が完了した後に、フリーラン転送を終了すれば、データ転送制御装置にデータが残ってしまう事態を防止できる。

また図６（Ｃ）に示すように本実施形態では、シーケンスコントローラ３０は、受信したＦＩＳがＰＩＯセットアップＦＩＳであり、且つ、受信したＰＩＯセットアップＦＩＳのエンドステータスのＢＵＳＹビット及びＤＲＱ（データリクエスト）ビットが０にクリアされている場合に、ＰＩＯリードのフリーラン転送の終了を示すＦＩＳであると判断して、ＰＩＯリードのフリーラン転送の終了処理を行う。

即ちＰＩＯライト、ＤＭＡリード、ＤＭＡライトの場合とは異なり、ＰＩＯリードでは、総データ転送の終了の際にデバイス４はレジスタＦＩＳを送信しない。従って、レジスタＦＩＳの受信によっては、フリーラン転送の終了を判断できない。

そこで図６（Ｃ）では、総データ転送の終了の際には、最後に転送されるセクタのＰＩＯセットアップＦＩＳのエンドステータスが、ＢＵＳＹ＝０、ＤＲＱ＝０であることに着目して、フリーラン転送の終了を判断している。これにより、総データ転送終了の際にデバイス４がレジスタＦＩＳを送信しないＰＩＯリードの場合にも、フリーラン転送の適切な終了処理を実現できる。

図５（Ａ）〜図６（Ｃ）の手法によれば、総データ転送数を管理しないフリーラン転送が行われ、フリーラン転送の開始後にデバイス４から受信したＦＩＳにより、フリーラン転送の終了を判断している。従って、総データ転送数のカウント回路や、カウント回路の動作制御が不要になり、回路の小規模化や処理の簡素化を図れ、回路のバグ発生のリスク低減や低コスト化を図れる。またデータのペイロードを意識しない転送シーケンスの終了処理を実現できる。

なおデータサイズが最大ペイロードサイズに満たない場合に、タイムカウント処理を開始して、ＦＩＳの強制終了処理を行う手法（図２（Ａ）〜図４（Ｂ））では、図５（Ａ）〜図６（Ｃ）の手法によりフリーラン転送の終了処理を行ってもよいし、図５（Ａ）〜図６（Ｃ）とは異なる手法でフリーラン転送の終了処理を行ってもよい。

４．詳細な構成例
図７にデータ転送制御装置の詳細な構成例を示す。ＰＡＴＡＩ／Ｆ１０はタスクファイル・レジスタ（以下、適宜、ＴＦＲと呼ぶ）１２、転送コントローラ１４を含む。ここでＴＦＲ１２は、ＰＡＴＡとＳＡＴＡのバスブリッジ用に擬似的に設けられたレジスタである。このＴＦＲ１２を設けることで、ホスト２は、ＳＡＴＡのデバイス４を、あたかもＰＡＴＡのデバイスのように扱ってデータのリードやライトを行うことが可能になる。即ちホスト２は、既存のＰＡＴＡ用のファームウェアやソフトウェアを使用して、ＳＡＴＡのデバイス４を制御できるようになる。

転送コントローラ１４は、ＰＡＴＡ用の信号ＸＣＳ〜ＸＰＤＩＡＧを用いてＰＡＴＡ（ＩＤＥ）のインターフェースを実現したり、データ転送用の制御信号を用いて、データバッファ７０との間のデータ転送を制御する。

データバッファ７０は、メモリコントローラ７２、ＦＩＦＯメモリ（ＦＩＦＯＲＡＭ）７４を含む。メモリコントローラ７２は、ＦＩＦＯメモリ７４のデータの書き込み制御や読み出し制御を行う。またＰＡＴＡＩ／Ｆ１０やＳＡＴＡＩ／Ｆ５０との間で、例えばＲＥＱ信号やＡＣＫ信号などの制御信号を用いたデータ転送制御を行う。

ＳＡＴＡＩ／Ｆ５０は、シャドウ・タスクファイル・レジスタ（以下、適宜、ＳＦＲと呼ぶ）５２、トランスポートコントローラ１１０、リンクコントローラ１５０、物理層回路２００を含む。

トランスポートコントローラ１１０、リンクコントローラ１５０、物理層回路２００は、各々、ＳＡＴＡ規格のトランスポート層、リンク層、物理層の処理を行う回路である。

シャドウ・タスクファイル・レジスタ（ＳＦＲ）５２はＳＡＴＡで規格化されているレジスタである。即ちＳＡＴＡでは、従来のＰＡＴＡ（ＩＤＥ）との間でソフトウェアレベルでの互換性が維持されており、タスクファイル・レジスタが２つ存在することが特徴になっている。即ちホスト（ＨＢＡ）側のシャドウ・タスクファイル・レジスタ５２とデバイス側の本来のタスクファイル・レジスタ５である。

一方、ＰＡＴＡＩ／Ｆ１０に設けられたタスクファイル・レジスタ（ＴＦＲ）１２はＳＡＴＡで規格化されるレジスタではなく、ＰＡＴＡとＳＡＴＡのブリッジ用に設けられた擬似的なレジスタである。ホスト２は、レジスタ１２をＰＡＴＡのタスクファイル・レジスタとして認識してアクセスし、レジスタ値を書き込んだり、レジスタ値を読み出す。すると本実施形態のデータ転送制御装置が、タスクファイル・レジスタ１２のレジスタ値をシャドウ・タスクファイル・レジスタ５２に転送したり、シャドウ・タスクファイル・レジスタ５２のレジスタ値をタスクファイル・レジスタ１２に転送するなどの処理を行う。

このようにすれば、ホスト２が、ＰＡＴＡのタスクファイル・レジスタ１２にレジスタ値を書き込むと、そのレジスタ値がＳＡＴＡのシャドウ・タスクファイル・レジスタ５２に転送されて書き込まれ、ＳＡＴＡバスを介してＦＩＳによりデバイス４に転送されるようになる。またデバイス４からのＦＩＳによりシャドウ・タスクファイル・レジスタ５２に書き込まれたレジスタ値が、タスクファイル・レジスタ１２に転送されてホスト２に読み出されるようになる。従ってホスト２は、ＳＡＴＡのデバイス４を、あたかもＰＡＴＡのデバイスのように扱ってデータのリードやライトを行うことが可能になり、ＰＡＴＡとＳＡＴＡのブリッジ機能を効率良く実現できる。

なおタスクファイル・レジスタ（ＴＦＲ）１２とシャドウ・タスクファイル・レジスタ（ＳＦＲ）５２の間のレジスタ値の転送は次のような手法により実現できる。即ちＴＦＲ１２のレジスタ群のビット（全ビット）とＳＦＲ５２のレジスタ群のビット（全ビット）を、シーケンスコントローラ３０を介して信号線により接続しておく。そしてレジスタ値の転送を行う場合には、シーケンスコントローラ３０が転送トリガ信号を生成し、この転送トリガ信号に基づいて、ＴＦＲ１２のレジスタ値をＳＦＲ５２に転送したり、ＳＦＲ５２のレジスタ値をＴＦＲ１２に転送すればよい。

５．ＰＡＴＡＩ／Ｆ
次に、ＰＡＴＡＩ／Ｆ１０のデータ転送処理について、図７の構成及び図８（Ａ）〜図９（Ｂ）の信号波形を用いて説明する。

ＸＣＳ［１：０］は、ＰＡＴＡの各レジスタにアクセスするために使用するチップセレクト信号である。ＤＡ［２：０］は、データ又はデータポートにアクセスするためのアドレス信号である。ＤＭＡＲＱ、ＤＭＡＣＫは、ＤＭＡ転送に使用される信号である。データ転送の準備が整った時にデバイス側がＤＭＡＲＱをアクティブ（アサート）にし、これに応答して、ホスト側がＤＭＡＣＫをアクティブにする。

ＸＤＩＯＷは、レジスタ又はデータポートの書き込み時に使用するライト信号である。ＸＤＩＯＲは、レジスタ又はデータポートの読み出し時に使用するリード信号である。ＩＯＲＤＹは、デバイス側のデータ転送の準備が整っていない時のウェイト信号等に使用される。

ＩＮＴＲＱは、デバイス側が、ホスト側に対して割り込みを要求するために使用される信号である。このＩＮＴＲＱがアクティブになった後、ホスト側がデバイス側のＴＦＲ１２のステータスレジスタの内容を読むと、所定時間後にデバイス側はＩＮＴＲＱを非アクティブ（ネゲート）にする。このＩＮＴＲＱを用いることで、デバイス側は、コマンド処理の終了をホスト側に通知できる。

図８（Ａ）、図８（Ｂ）は、ＰＩＯ（Programmed I/O）リード、ＰＩＯライトの信号波形例である。ＰＡＴＡのＴＦＲ１２のステータスレジスタのリードは図８（Ａ）のＰＩＯリードにより行い、コマンドレジスタへのライトは図８（Ｂ）のＰＩＯライトにより行う。例えばホスト２によるＡＴＡコマンドの発行は、ＰＩＯライトにより実現できる。

図９（Ａ）、図９（Ｂ）は、ＤＭＡリード、ＤＭＡライトの信号波形例である。データ転送の準備ができると、デバイス側（データ転送制御装置）が、ＤＭＡＲＱをアクティブにする。そして、それを受けて、ホスト側が、ＤＭＡＣＫをアクティブにして、ＤＭＡ転送を開始する。その後、ＸＤＩＯＲ（リード時）又はＸＤＩＯＷ（ライト時）を使用して、データＤＤ［１５：０］のＤＭＡ転送を行う。

６．ＳＡＴＡＩ／Ｆ
次にＳＡＴＡＩ／Ｆ５０のデータ転送処理について説明する。図１０はＳＡＴＡの送信側のデータ転送処理の流れを示し、図１１は受信側のデータ転送処理の流れを示している。

図１０に示すように送信側のトランスポートコントローラ（トランスポート層）では、シャドウ・タスクファイル・レジスタに書き込まれたコマンドやデータポートに入力されたデータによりＦＩＳが生成される。ここでＦＩＳは、フレームのペイロード部であり、Ｄｗｏｒｄ（３２ビット）単位で構成される。またフレームは、ホストとデバイスの間で交換される情報ユニットであり、ＳＯＦ（Start Of Frame）プリミティブと、ＦＩＳと、ＦＩＳに対して計算されたＣＲＣ（Cyclic Redundancy Check）と、ＥＯＦ（End Of Frame）プリミティブにより構成される。

送信側のリンクコントローラでは、ＦＩＳに対するＣＲＣが演算されてＦＩＳの最後尾に付加される。そしてＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和（ＸＯＲ）をとるスクランブル処理が行われる。このようにスクランブルされたＦＩＳ及びＣＲＣに対して、８ｂ／１０ｂのエンコードが行われる。ここで８ｂ／１０ｂエンコードは、８ビットのデータを１０ビットの伝送キャラクタに変換するデータ伝送符号化のアルゴリズムであり、符号列内の１と０の数を揃え、連続的な伝送を保証する。そして８ｂ／１０ｂエンコード後のＦＩＳ及びＣＲＣに対してＳＯＦ、ＥＯＦなどのプリミティブが付加される。

送信側の物理層回路では、リンクコントローラからのパラレルデータがシリアルデータに変換され、小振幅の差動信号としてＳＡＴＡバスに送信される。

図１１に示すように受信側の物理層回路では、ＳＡＴＡバスを介して受信したシリアルデータがパラレルデータに変換される。

受信側のリンクコントローラでは、ＦＩＳ及びＣＲＣに付加されたプリミティブに対するデコードが行われる。またＦＩＳ及びＣＲＣに対する８ｂ／１０ｂのデコードが行われる。即ち１０ビットの伝送キャラクタが８ビットのデータに変換される。次に、スクランブルされたＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和をとるデスクランブル処理が行われる。そしてＦＩＳの最後尾に付加されたＣＲＣがチェックされる。

受信側のトランスポートコントローラでは、ＦＩＳのコマンドがシャドウ・タスクファイル・レジスタに書き込まれ、ステータスや割り込みが出力されると共に、データがデータポートを介して出力される。

図１２にＳＡＴＡＩ／Ｆ５０の構成例を示す。なおＳＡＴＡＩ／Ｆ５０の構成は図１２に限定されず、その構成要素の一部を削除したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば物理層回路２００を設けない構成としてもよい。

ＳＡＴＡでは、データは３２ビット単位で処理される。この３２ビットのデータが、リンクコントローラ１５０により８ｂ／１０ｂでエンコードされて４０ビットのデータになり、物理層回路２００に送られる。物理層回路２００は、この４０ビットのデータをシリアル化してＳＡＴＡのケーブルに送信する。受信も逆の手順で、シリアルデータが物理層回路２００で４０ビットのデータに変換され、リンクコントローラ１５０で３２ビットのデータに変換され、トランスポートコントローラ１１０に送られる。

トランスポートコントローラ１１０はトランスポート層の制御を行うものである。具体的にはトランスポートコントローラ１１０は、上位層（アプリケーション層）からＦＩＳの送信要求が来た時に、以下の処理を行う。

まずトランスポートコントローラ１１０は、ＦＩＳタイプの要件に基づいてＦＩＳの内容を収集する。また送信する情報をＦＩＳのタイプ毎に定義フォーマットに配置する。次にリンクコントローラ１５０に対して送信要求を通知する。これによりリンクコントローラ１５０はＸ＿ＲＤＹの送信処理を行う。そして相手ノードからのＲ＿ＲＤＹを受信し、リンクコントローラ１５０から受信のアクノリッジが来ると、トランスポートコントローラ１１０はＦＩＳをリンクコントローラ１５０に転送する。そして送信ＦＩＦＯ１２０のフロー管理を行い、必要なフロー制御をリンクコントローラ１５０に通知する。その後、リンクコントローラ１５０から送信結果を受信すると、必要に応じて上位層に送信結果を通知する。

トランスポートコントローラ１１０は、リンクコントローラ１５０からＦＩＳを受信した時には、以下の処理を行う。

トランスポートコントローラ１１０は、リンクコントローラ１５０からＦＩＳを受信すると、受信したＦＩＳのタイプを判別する。そしてＦＩＳのタイプに応じた適切なレジスタやＦＩＦＯにデータを転送する。そして受信ＦＩＦＯ１２２のフロー管理を行い、必要なフロー制御をリンクコントローラ１５０に通知する。その後、リンクコントローラ１５０及び上位層（アプリケーション層）に受信結果を通知する。

リンクコントローラ１５０はリンク層の制御を行うものである。具体的にはリンクコントローラ１５０は、送信時には以下の処理を行う。

まずリンクコントローラ１５０はトランスポートコントローラ１１０からのデータ（ＦＩＳ）を受け取る。そしてＦＩＳのＣＲＣを生成し、ＦＩＳの最後尾に付加する。次にデータのスクランブルを行い、その後、８ｂ／１０ｂのエンコードを行う。そしてＳＡＴＡ通信のプロトコルにしたがったプリミティブ、ＦＩＳの送信を行う。そして送信結果をトランスポートコントローラ１１０に通知する。

リンクコントローラ１５０は受信時には以下の処理を行う。即ちリンクコントローラ１５０は物理層回路２００から、８ｂ／１０ｂエンコードキャラクタを受信する。そして８ｂ／１０ｂエンコードキャラクタをデコードし、デコードしたプリミティブを処理部等に通知する。次にデコードしたＦＩＳのデスクランブル処理を行い、ＣＲＣをチェックする。そしてトランスポートコントローラ１１０にデータを渡す。またデコード結果やＣＲＣのチェック結果をトランスポートコントローラ１１０に通知する。

物理層回路２００は物理層を実現するアナログフロントエンド回路である。この物理層回路２００は、シリアルデータ（シリアルストリーム）の送受信や、シリアルデータからパラレルデータへの変換や、パラレルデータからシリアルデータへの変換を行う。また８ｂ／１０ｂのＫ２８．５キャラクタの検出や、ＯＯＢ(Out Of Band）信号の検出と送信を行う。またデバイスステータス（デバイスの有無、転送状態、パワー状態）の提供や、通信制御用のインターフェース（転送レート制御、ループバック）の提供を行う。またオプションでパワーマネージメントも行う。

物理層回路（ＰＨＹ）２００はトランスミッタ（ドライバ）２１０、レシーバ２２０、ＯＯＢ検出回路２３０などを含む。

トランスミッタ２１０は、差動信号線（差動信号線ペア）ＴＸ＋／−を介してシリアルデータ（パケット）の送信を行い、レシーバ２２０は、差動信号線（差動信号線ペア）ＲＸ＋／−を介してシリアルデータ（パケット）の受信を行う。ＴＸ＋／−、ＲＸ＋／−のＳＡＴＡバス（広義にはシリアルバス）では、振幅電圧＋／−２５０ｍＶのＮＲＺ差動信号によるシリアルストリーム転送が行われる。

ＯＯＢ検出回路２３０はＯＯＢ信号の検出処理を行う。このＯＯＢ信号は、ＳＡＴＡインターフェースのリセット／初期化、通信の確立や、スピード・ネゴシエーションをつかさどる信号である。

リンクコントローラ１５０は、リンクステート制御回路１６０、フレーム生成回路１９０、フレームデコード回路１９２を含む。

リンクステート制御回路１６０は、リンクコントローラ１５０のステート制御を行う。例えばリセットステート、アイドルステート、送信ステート、受信ステート等のステート間の遷移処理等を行う。

フレーム生成回路１９０は、トランスポートコントローラ１１０からの送信データ（ＦＩＳ）や、リンクステート制御回路１６０からの送信制御信号などに基づいてフレームの生成処理を行う。具体的には、トランスポートコントローラ１１０からのＦＩＳのＣＲＣを演算したり、スクランブル処理を行ったり、８ｂ／１０ｂエンコード処理を行ったり、プリミティブを生成して付加する処理などを行う。

フレームデコード回路１９２は、受信したフレームの解析（分解）処理を行い、受信解析信号（パワーダウンリクエスト信号等）をリンクステート制御回路１６０に出力する。具体的には、ＦＩＳに付加されたプリミティブを解析したり、８ｂ／１０ｂのデコード処理を行ったり、デスクランブル処理を行ったり、ＣＲＣを演算してチェックする処理などを行う。

トランスポートコントローラ１１０は、割りこみコントローラ１１８、ＤＭＡ制御回路１１９、送信ＦＩＦＯ１２０、受信ＦＩＦＯ１２２、ＦＩＳ生成回路１３０、ＦＩＳデコード回路１３２、トランスポートステート制御回路１４０を含む。

割り込みコントローラ１１８は、デバイス４からの受信ＦＩＳ情報などを知らせるための割り込み信号を生成する。ＤＭＡ制御回路１１９は、ＦＩＳに含まれる送信データや受信データ（コンテンツ・データ）のＤＭＡ転送を制御する。送信ＦＩＦＯ１２０は、ＤＭＡ制御回路１１９からの送信データのバッファとなるＦＩＦＯである。受信ＦＩＦＯ１２２は、リンクコントローラ１５０からの受信データのバッファとなるＦＩＦＯである。ＦＩＳ生成回路１３０はＦＩＳの生成を行う回路であり、ＦＩＳデコード回路１３２はＦＩＳの解析を行う回路である。トランスポートステート制御回路１４０は、トランスポートコントローラ１１０のステート制御を行う。

なお図１３（Ａ）〜図１３（Ｄ）に、ＳＡＴＡＩ／Ｆ５０により送受信されるＦＩＳのフォーマット例を示す。図１３（Ａ）はホストからデバイスへのレジスタＦＩＳ、図１３（Ｂ）はデバイスからホストへのレジスタＦＩＳ、図１３（Ｃ）はＰＩＯセットアップＦＩＳ、図１３（Ｄ）はＤＭＡアクティベートＦＩＳのフォーマットである。

７．シーケンスコントローラ
図１４にシーケンスコントローラ３０の構成例を示す。シーケンスコントローラ３０はレジスタ更新部３２、初期化シーケンス管理部３４、パラメータ書き換え部３６、ＤＭＡモード設定記憶部３８、転送制御部４０を含む。なおシーケンスコントローラ３０の構成は図１４に限定されず、その構成要素の一部を削除したり、他の構成要素を追加するなどの種々の変形実施が可能である。

レジスタ更新部３２はＴＦＲ１２（タスクファイル・レジスタ）、ＳＦＲ５２（シャドウ・タスクファイル・レジスタ）のレジスタ値の更新処理を行う。具体的にはＴＦＲ１２のレジスタ値をＳＦＲ５２に転送してＳＦＲ５２のレジスタ値を更新したり、ＳＦＲ５２のレジスタ値をＴＦＲ１２に転送してＴＦＲ１２のレジスタ値を更新する。

例えばＴＦＲ１２にホスト２によりＡＴＡコマンドが書き込まれると、ＰＡＴＡＩ／Ｆ１０はコマンドライト検出信号をアクティブにする。そしてコマンドライト検出信号がアクティブになると、レジスタ更新部３２はＴＦＲ１２のレジスタ値をＳＦＲ５２に転送する処理を行う。

またＳＡＴＡＩ／Ｆ５０は、デバイス４から受信したＦＩＳをデコードし、デコード結果に基づいて、ＦＩＳの種類を知らせるための割り込み信号（広義には受信ＦＩＳ情報）を生成して出力する。レジスタ更新部３２は、この割り込み信号に基づいて受信ＦＩＳの種類を判別して、ＳＦＲ５２からＴＦＲ１２へのレジスタ値の転送処理などを行って、レジスタ値の更新処理を行う。

初期化シーケンス管理部３４は、ＨＲＳＴ（ハードリセット）、ＳＲＳＴ（ソフトリセット）に伴う初期化シーケンスを管理する。具体的には、マスター、スレーブなどの設定をモニタして、ＰＡＴＡの初期化シーケンスを管理する。

パラメータ書き換え部３６は、ホスト２がデバイス４に対してアイデンティファイ・デバイス・コマンドを発行し、デバイス４からデバイス情報のパラメータを受信した場合に、パラメータの書き換え処理を行う。即ち転送速度などのパラメータを自身が対応可能なパラメータに書き換える。

ＤＭＡモード設定記憶部３８は、ホスト２がセットフューチャー・コマンドを発行した場合に、セットフューチャー・コマンドを解析して、ＤＭＡ転送のモード設定を記憶する。

転送制御部４０はデータ転送制御装置の転送シーケンスを制御するものであり、モニタ部４２、制御信号生成部４４を含む。モニタ部４２は、ＰＡＴＡＩ／Ｆ１０からのコマンドライト検出信号や、ＳＡＴＡＩ／Ｆ５０からの割り込み信号（受信ＦＩＳ情報）などの信号をモニタする。そして制御信号生成部４４は、モニタ結果に基づいて、転送方向設定信号、転送開始信号、転送停止信号などの制御信号を生成し、ＰＡＴＩ／Ｆ１０、データバッファ７０、ＳＡＴＡＩ／Ｆ５０に出力して、転送シーケンス制御を実行する。なおデータバッファ７０に対しては転送開始信号、転送停止信号は出力せず、転送方向設定信号を出力する。

図１５にＡＴＡのタスクファイル・レジスタのフォーマット例を示す。タスクファイル・レジスタはコントロールブロックレジスタとコマンドブロックレジスタを有し、チップセレクト信号ＸＣＳ０、ＸＣＳ１が、Ｈレベル（ネゲート）、Ｌレベル（アサート）である場合にはコントロールブロックレジスタが選択され、Ｌレベル、Ｈレベルである場合にはコマンドブロックレジスタが選択される。またコマンドブロックレジスタには、ステータスレジスタ（Status）やＡＴＡコマンドレジスタ（ATA Command）が設けられる。

８．ＰＩＯ転送、ＤＭＡ転送
次に本実施形態のデータ転送制御装置により実現されるＰＩＯ転送、ＤＭＡ転送の詳細について図１６〜図１９を用いて説明する。

図１６はＰＩＯリードの転送シーケンス図である。ホスト２によりＰＩＯリードのコマンドが発行されると、図１６のＡ１に示すようにＴＦＲ１２のステータスレジスタがＤ０ｈに設定される。即ちＰＡＴＡＩ／Ｆ１０によりＢＵＳＹビットが１にセットされ、デバイス４がビジー状態であることがホスト２に知らされる。そしてシーケンスコントローラ３０によりＴＦＲ１２のレジスタ値がＳＦＲ５２に転送（コピー）される。するとＡ２に示すように、ＳＡＴＡＩ／Ｆ５０は、ＳＦＲ５２のレジスタ値に基づいてＰＩＯリードコマンドを含むレジスタＦＩＳ（Host to Device）を作成し、ＳＡＴＡバスを介してデバイス４に送信する。

このレジスタＦＩＳを受信したデバイス４は、Ａ３に示すようにＰＩＯセットアップＦＩＳを送信する。この場合に図１３（Ｃ）のＰＩＯセットアップＦＩＳのステータス（Status）には５８ｈが設定され、エンドステータス（E_ Status）にはＤ０ｈが設定される。ここで図２０に示すように、Ｄ０ｈではＢＵＳＹビットが１にセットされ、５８ｈではＤＲＱビットが１にセットされる。また５０ｈではＢＵＳＹビット及びＤＲＱビットが共に０にクリア（解除）される。またエンドステータスは例えばＳＡＴＡＩ／Ｆ５０の一時保存レジスタに保存される。

シーケンスコントローラ３０は、デバイス４からＰＩＯセットアップＦＩＳを受信し、その方向パラメータＤ（図１３（Ｃ）参照）がデバイスからホストへの方向である場合には、ホスト２が発行したコマンドはＰＩＯリードであると判断する。そしてＳＦＲ５２からＴＦＲ１２にレジスタ値を転送し、Ａ４に示すようにＴＦＲ１２のステータスレジスタを５８ｈに設定して、ＤＲＱビットを１にセットする。これによりホスト２に対する割り込みＩＮＴＲＱが発生する。なおＩＮＴＲＱの代わりにホスト２によるポーリングを採用してもよい。

そしてデバイス４からデータＦＩＳを受信し、ホスト２がデータをリードすると、Ａ５に示すように、ＰＩＯセットアップＦＩＳのエンドステータスであるＤ０ｈがＴＦＲ１２のステータスレジスタに設定され、ＢＵＳＹビットが１にセットされる。即ちＳＡＴＡＩ／Ｆ５０の一時保存レジスタに保存されたエンドステータス（Ｄ０ｈ）が、ＴＦＲ１２のステータスレジスタに転送されて書き込まれる。これにより、デバイス４がビジー状態であることがホスト２に知らされる。

以上のようにして各セクタのＰＩＯリードが繰り返される。そしてＡ６に示すように最後のセクタのＰＩＯセットアップＦＩＳではエンドステータスが５０ｈ又は５１ｈになっている。従ってＡ７に示すようにこのエンドステータス５０ｈ又は５１ｈがＴＦＲ１２のステータスレジスタに設定され、ＤＲＱビットがクリアされる。これにより、全てのデータ転送が完了したことがホスト２に知らされる。

図１７はＰＩＯライトの転送シーケンス図である。ホスト２によりＰＩＯライトのコマンドが発行されると、Ｂ１に示すようにＢＵＳＹビットが１にセットされる（Ｄ０ｈ）。そしてＴＦＲ１２のレジスタ値がＳＦＲ５２に転送され、Ｂ２に示すようにＰＩＯライトコマンドを含むレジスタＦＩＳがデバイス４に送信される。

このレジスタＦＩＳを受信したデバイス４は、Ｂ３に示すようにＰＩＯセットアップＦＩＳを送信する。そしてシーケンスコントローラ３０は、デバイス４からＰＩＯセットアップＦＩＳを受信し、その方向パラメータＤ（図１３（Ｃ）参照）がホストからデバイスへの方向である場合には、ホスト２が発行したコマンドはＰＩＯライトであると判断する。そしてＳＦＲ５２からＴＦＲ１２にレジスタ値を転送し、Ｂ４に示すようにＴＦＲ１２のステータスレジスタを５８ｈに設定して、ＤＲＱビットを１にセットする。これによりホスト２に対する割り込みＩＮＴＲＱが発生する。

そしてホスト２がデータをライトすると、Ｂ５に示すように、ＰＩＯセットアップＦＩＳのエンドステータスであるＤ０ｈがＴＦＲ１２のステータスレジスタに設定される。

以上のようにして各セクタのＰＩＯライトが繰り返される。そしてＢ６に示すように最後のセクタの転送が終わると、デバイス４がレジスタＦＩＳを送信する。するとこのレジスタＦＩＳのステータス（５０ｈ又は５１ｈ）が、ＳＦＲ５２からＴＦＲ１２に転送されて、Ｂ７に示すようにＤＲＱビットがクリアされる。

図１８はＤＭＡリードの転送シーケンス図である。ホスト２によりＤＭＡリードのコマンドが発行されると、Ｃ１に示すようにＢＵＳＹビットが１にセットされる（Ｄ０ｈ）。ＰＩＯ転送とは異なりＤＭＡ転送では、データ転送中にＢＵＳＹビットが１にセットされたままになる。そしてＴＦＲ１２のレジスタ値がＳＦＲ５２に転送され、Ｃ２に示すようにＤＭＡリードコマンドを含むレジスタＦＩＳがデバイス４に送信される。

このレジスタＦＩＳを受信したデバイス４は、Ｃ３に示すようにデータＦＩＳを送信する。シーケンスコントローラ３０は、デバイス４から受信したＦＩＳがデータＦＩＳである場合には、ホスト２が発行したコマンドはＤＭＡリードであると判断する。そしてＣ４に示すようにＤＭＡＲＱ（図９（Ａ）参照）がアサートされて、ＤＭＡ転送が開始し、デバイス４のデータがホスト２にリードされる。

そしてＤＭＡ転送が終了し、デバイス４がレジスタＦＩＳを送信すると、Ｃ５に示すように、ＳＦＲ５２のレジスタ値がＴＦＲ１２に転送されて、ＢＵＳＹビットがクリアされる（５０ｈ又は５１ｈ）。

図１９はＤＭＡライトの転送シーケンス図である。ホスト２によりＤＭＡライトのコマンドが発行されると、Ｄ１に示すようにＢＵＳＹビットが１にセットされる（Ｄ０ｈ）。そしてＴＦＲ１２のレジスタ値がＳＦＲ５２に転送され、Ｄ２に示すようにＤＭＡライトコマンドを含むレジスタＦＩＳがデバイス４に送信される。

このレジスタＦＩＳを受信したデバイス４は、Ｄ３に示すようにＤＭＡアクティベートＦＩＳを送信する。シーケンスコントローラ３０は、デバイス４から受信したＦＩＳがＤＭＡアクティベートＦＩＳである場合には、ホスト２が発行したコマンドはＤＭＡライトであると判断する。そしてＤ４に示すようにＤＭＡＲＱ（図９（Ｂ）参照）がアサートされて、ＤＭＡ転送が開始し、ホスト２のデータがデバイス４にライトされる。

そしてＤＭＡ転送が終了し、デバイス４がレジスタＦＩＳを送信すると、Ｄ５に示すように、ＳＦＲ５２のレジスタ値がＴＦＲ１２に転送され、ＢＵＳＹビットがクリアされる（５０ｈ又は５１ｈ）。

９．詳細な動作
次に本実施形態のデータ転送制御装置の詳細な動作について図２１〜図２４のフローチャートを用いて説明する。

図２１は、図１６で説明したＰＩＯリードの場合のフローチャートである。ホスト２がＰＩＯリードコマンドを発行すると、発行されたコマンドがＴＦＲ１２のコマンドレジスタに書き込まれる（ステップＳ１）。するとデータ転送制御装置（ＰＡＴＡＩ／Ｆ）は、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝１（Ｄ０ｈ）に設定する（ステップＳ２）。またＴＦＲ１２のレジスタ値をＳＦＲ５２に転送（コピー）し、レジスタＦＩＳ（Host to Device）をデバイスに送信する（ステップＳ３）。

次にデータ転送制御装置は、ＰＩＯセットアップＦＩＳをデバイス４から受信する（ステップＳ４）。すると、受信したＰＩＯセットアップＦＩＳのパラメータに基づき、転送方向（リード、ライト）、転送種別（ＰＩＯ）、各セクタの転送バイト数（例えば５１２バイト）を設定し、総データ転送数（総セクタ数。Total sector count）を管理しないフリーラン転送を開始する（ステップＳ５）。

次に、デイバイス４からデータＦＩＳを受信し、データバッファ７０（ＦＩＦＯ）に少なくとも１セクタ分のデータが蓄積されたか否かを判断する（ステップＳ６）。そしてデータが蓄積されると、ＳＦＲ５２のレジスタ値をＴＦＲ１２に転送し、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝０、ＤＲＱ＝１（５８ｈ）に設定する（ステップＳ７）。

このようにＤＲＱ（データリクエスト）が１にセットされると、ホスト２がＰＩＯのデータリードを開始する（ステップＳ８）。そしてデータ転送制御装置（シーケンスコントローラ）は、ＳＡＴＡＩ／Ｆ５０、ＰＡＴＡＩ／Ｆ１０の転送完了割り込みが発生したか否かを判断する（ステップＳ１０）。

転送完了割り込みが発生した場合には、ＰＩＯセットアップＦＩＳのエンドステータスがＢＵＳＹ＝０、ＤＲＱ＝０（５０ｈ又は５１ｈ）か否かを判断する（ステップＳ１１）。そしてＢＵＳＹ＝０、ＤＲＱ＝０ではない場合には、ＰＩＯセットアップＦＩＳのエンドステータス（Ｄ０ｈ）をＴＦＲ１２のステータスレジスタに設定する（ステップＳ１２）。そしてＰＩＯセットアップＦＩＳをデバイスから受信すると（ステップＳ１５）、受信したＰＩＯセットアップＦＩＳのパラメータに基づき、転送方向（リード、ライト）、転送種別（ＰＩＯ）、セクタ転送バイト数を設定し（ステップＳ１６）、ステップＳ６に戻る。

一方、エンドステータスがＢＵＳＹ＝０、ＤＲＱ＝０（５０ｈ）である場合には、フリーラン転送の終了処理を行う（ステップＳ１３）。そして、ＢＵＳＹ＝０、ＤＲＱ＝０（５０ｈ）のエンドステータスをＴＦＲ１２のステータスレジスタに設定する（ステップＳ１４）。

図２２は、図１７で説明したＰＩＯライトの場合のフローチャートである。図２２のステップＳ２１〜Ｓ２５は図２１のステップＳ１〜Ｓ５と同様である。図２２では、フリーラン転送を開始した後、データバッファ７０のデータ蓄積を確認することなく、ＳＦＲ５２のレジスタ値をＴＦＲ１２に転送し、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝０、ＤＲＱ＝１（５８ｈ）に設定する（ステップＳ２７）。

このようにＤＲＱが１にセットされると、ホスト２がＰＩＯのデータライトを開始する（ステップＳ２８）。これによりデータ転送制御装置はデバイス４に対してデータＦＩＳを送信する（ステップＳ２９）。そしてデータ転送制御装置は、ＳＡＴＡＩ／Ｆ５０、ＰＡＴＡＩ／Ｆ１０の転送完了割り込みが発生したか否かを判断する（ステップＳ３０）。

転送完了割り込みが発生した場合には、レジスタＦＩＳ（Device to Host）の受信割り込みが発生したか否かを判断する（ステップＳ３１）。即ちＳＡＴＡＩ／Ｆ５０はレジスタＦＩＳを受信すると、割り込み信号をシーケンスコントローラ３０に出力し、レジスタＦＩＳを受信したことを知らせる。

レジスタＦＩＳの受信割り込みが発生しなかった場合には、ＰＩＯセットアップＦＩＳのエンドステータス（Ｄ０ｈ）をＴＦＲ１２のステータスレジスタに設定する（ステップＳ３２）。そしてＰＩＯセットアップＦＩＳをデバイスから受信すると（ステップＳ３５）、受信したＰＩＯセットアップＦＩＳのパラメータに基づき、転送方向（リード、ライト）、転送種別（ＰＩＯ）、セクタ転送バイト数を設定し（ステップＳ３６）、ステップＳ２７に戻る。

一方、レジスタＦＩＳの受信割り込みが発生した場合には、フリーラン転送の終了処理を行う（ステップＳ３３）。そしてＳＦＲ５２のレジスタ値をＴＦＲ１２に転送し、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝０、ＤＲＱ＝０（５０ｈ、５１ｈ）に設定する（ステップＳ３４）。

図２３は、図１８で説明したＤＭＡリードの場合のフローチャートである。ホスト２がＤＭＡリードコマンドを発行すると、発行されたコマンドがＴＦＲ１２のコマンドレジスタに書き込まれる（ステップＳ４１）。するとデータ転送制御装置は、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝１（Ｄ０ｈ）に設定する（ステップＳ４２）。またＴＦＲ１２のレジスタ値をＳＦＲ５２に転送（コピー）し、レジスタＦＩＳ（Host to Device）をデバイス４に送信する（ステップＳ４３）。

次にデータ転送制御装置は、データＦＩＳをデバイス４から受信すると（ステップＳ４４）、転送方向を設定し、総データ転送数（総ＤＭＡ転送カウント）を管理しないフリーラン転送を開始する（ステップＳ４５）。

次にデータ転送制御装置は、レジスタＦＩＳ（Device to Host）の受信割り込みが発生したか否かを判断する（ステップＳ４６）。受信割り込みが発生した場合には、ＰＡＴＡＩ／Ｆ１０の転送完了割り込み（ホストへのデータ出力の完了）が発生したか否かを判断する（ステップＳ４７）。具体的には、ＳＡＴＡＩ／Ｆ５０の受信ＦＩＦＯやデータバッファ７０のＦＩＦＯがエンプティになったか否かを確認した後、ＰＡＴＡＩ／Ｆ１０の転送完了割り込みを確認する。

ＰＡＴＡＩ／Ｆ１０の転送完了割り込みが発生した場合には、フリーラン転送の終了処理を行う（ステップＳ４８）。そしてＳＦＲ５２のレジスタ値をＴＦＲ１２に転送し、ＴＦＲ１２のステータスレジスタをＢＵＳＹ＝０、ＤＲＱ＝０（５０ｈ、５１ｈ）に設定する（ステップＳ４９）。

図２４は、図１９で説明したＤＭＡライトの場合のフローチャートである。図２４が図２３と異なる点は、図２３ではＰＡＴＡＩ／Ｆの転送完了割り込みを判断するのに対して、図２４ではこのような判断は行わない点である。ＤＭＡライトの場合には、デバイス４からレジスタＦＩＳを受信した場合（ステップＳ５６）には、フリーラン転送を終了してもよいと判断できるからである。

本実施形態では図２１のステップＳ５、図２２のステップＳ２５、図２３のステップＳ４５、図２４のステップＳ５５に示すように、レジスタＦＩＳがデバイス４に送信された後に、総データ転送数を管理しないフリーラン転送を開始する。そして図２１のステップＳ１１、Ｓ１３、図２２のステップＳ３１、Ｓ３３、図２３のステップＳ４６〜Ｓ４８、図２４のステップＳ５６、Ｓ５８に示すように、フリーラン転送の開始後にＳＡＴＡＩ／Ｆ５０がデバイス４から受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、フリーラン転送の終了処理を行う。

具体的には図２１のステップＳ１１に示すように、ＰＩＯリードの場合には、フリーラン転送開始後に、エンドステータスがＢＵＳＹ＝０、ＤＲＱ＝０であるＰＩＯセットアップＦＩＳを受信した場合に、ＰＩＯリードのフリーラン転送を終了する。

また図２２のステップＳ３１に示すように、ＰＩＯライトの場合には、フリーラン転送開始後にデバイス４からレジスタＦＩＳを受信した場合に、ＰＩＯライトのフリーラン転送を終了する。また図２３のステップＳ４６に示すように、ＤＭＡリードの場合にも、フリーラン転送開始後にデバイス４からレジスタＦＩＳを受信した場合に、ＤＭＡリードのフリーラン転送を終了する。また図２４のステップＳ５６に示すように、ＤＭＡライトの場合にも、フリーラン転送開始後にデバイス４からレジスタＦＩＳを受信した場合に、ＤＭＡライトのフリーラン転送を終了する。このようにすれば、総データ転送数をカウントすることなくフリーラン転送を終了することが可能になり、回路の小規模化、処理の簡素化を図れる。

なお図２３のステップＳ４７に示すように、ＤＭＡリードの場合には、レジスタＦＩＳの受信後、ＰＡＴＡＩ／Ｆ１０からホスト２へのデータ転送が完了した場合に、フリーラン転送を終了する。このようにすれば、データ転送制御装置にフリーラン転送のデータが残ってしまう事態を防止できる。

このように本実施形態では、総データ転送数を管理しないフリーラン転送を行うと共に、デバイス４から受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、フリーラン転送を終了する。従って、データサイズが最大ペイロードサイズに満たない場合には、フリーラン転送を終了できないという課題がある。

この点、本実施形態では、ＤＭＡライトの場合にＦＩＳの強制処理を行うことで、上記の課題を解決している。

例えば図２５にＤＭＡライトの場合のＦＩＳの強制終了処理のフローチャートを示す。図２４のステップＳ５５でフリーラン転送が開始すると、図２５の強制終了処理では、ＦＩＦＯ（例えば図１２の送信ＦＩＦＯ１２０）がエンプティになり、ホールドプリミティブを送信する状態になったか否かを判断する（ステップＳ６１）。即ちホスト２からのデータ供給が停止し、デバイス４に転送すべきデータが無くなったか否かを判断する。そしてホールドプリミティブを送信すべき状態になった場合には、図２（Ｃ）で説明したように、例えばホールドプリミティブを送信したタイミングからタイムカウント処理を開始する（ステップＳ６２）。即ちタイマに対してタイムカウントの開始信号を出力する。

次に、タイムカウント処理を開始してから所定期間ＴＣが経過して、タイムアウトになったか否かを判断する（ステップＳ６３）。即ち所定期間ＴＣ（例えば１００μＳ〜１０ｍＳ）の経過を知らせる検出信号がタイマから来たか否かを判断する。そしてタイムアウトになった場合には、図３（Ａ）で説明したようにＥＯＦを送信して、データＦＩＳを強制終了する。

このようなＦＩＳの強制終了処理を行えば、データサイズが最大ペイロードサイズに満たない場合にも、フリーラン転送を適正に終了できるようになる。

また本実施形態では図２１のステップＳ４、Ｓ５、図２２のステップＳ２４、Ｓ２５、図２３のステップＳ４４、Ｓ４５、図２４のステップＳ５４、Ｓ５５に示すように、デバイス４から受信したＦＩＳの種類に応じた転送シーケンス制御を実行している。即ちデバイス４に送信されたレジスタＦＩＳに対応するＦＩＳを、ＳＡＴＡＩ／Ｆ５０がデバイス４から受信した場合に、ホスト２から発行されたＡＴＡコマンドの転送シーケンス制御として、受信したＦＩＳの種類に応じた転送シーケンス制御を行う。

具体的には図２１のステップＳ４、図２２のステップＳ２４のようにＰＩＯセットアップＦＩＳを受信した場合には、ＰＩＯリード、ＰＩＯライトの転送シーケンス制御を行う。また図２３のステップＳ４４のようにデータＦＩＳを受信した場合には、ＤＭＡリードの転送シーケンス制御を行う。また図２４のステップＳ５４のようにＤＭＡアクティベートＦＩＳを受信した場合には、ＤＭＡライトの転送シーケンス制御を行う。

このようにすれば、ホスト２が発行したＡＴＡコマンドをデコードしなくても、デバイス４からの受信ＦＩＳ情報に基づいて、発行されたＡＴＡコマンドの種別を判断して、そのＡＴＡコマンドに対応する転送シーケンス制御を実現できる。従って、コマンドデコーダの回路を節約でき、データ転送制御装置の小規模化を図れる。また、規格において新規コマンドの追加が発生しても、データ転送制御装置の回路修正を行うことなく、これに対応できる。またデータ転送制御装置にＣＰＵを内蔵させなくても済むため、ＣＰＵ上で動作するファームウェアの開発やデバッグツールの開発が不要になり、開発期間を短縮化でき、開発コストを低減できる。なおデータ転送制御装置にＡＴＡコマンドの一部をデコードする回路を設けたり、ＣＰＵ（処理部）を内蔵させる変形実施も可能である。

また、データサイズが最大ペイロードサイズに満たない場合に、タイムカウント処理を開始してＦＩＳの強制終了処理を行う手法（図２（Ａ）〜図４（Ｂ））では、デバイス４からの受信ＦＩＳに基づいて転送シーケンス制御を行ってもよいし、ホスト２からのＡＴＡコマンドをデコードして転送シーケンス制御を行ってもよい。

１０．割りこみ信号
図２６に示すように本実施形態では、ＳＡＴＡＩ／Ｆ５０は、デバイス４から受信したＦＩＳをデコード（解析）する。具体的にはＳＡＴＡＩ／Ｆ５０が有するＦＩＳデコード回路１３２（図１１参照）がＦＩＳのデコード処理を行う。そしてＳＡＴＡＩ／Ｆ５０が有する割りこみコントローラ１１８が、デコード結果に基づいて、ＦＩＳの種類をシーケンスコントローラ３０に知らせるための割り込み信号を生成して出力する。具体的には、例えばレジスタＦＩＳ、ＰＩＯセットアップＦＩＳなどの受信を知らせる割りこみ信号を出力する。

するとシーケンスコントローラ３０は、ＳＡＴＡＩ／Ｆ５０からの割り込み信号に基づいて、受信したＦＩＳが総データ転送の終了を示すＦＩＳであるか否かを判断する。例えばＰＩＯライト、ＤＭＡリード、ＤＭＡライトのフリーラン転送を開始した後に、レジスタＦＩＳの割り込み信号をＳＡＴＡＩ／Ｆ５０から受けた場合には、ＰＩＯライト、ＤＭＡリード、ＤＭＡライトの総データ転送が終了したと判断し、フリーラン転送を終了する。またＰＩＯリードのフリーラン転送を開始した後に、ＰＩＯセットアップＦＩＳの割り込み信号をＳＡＴＡＩ／Ｆ５０から受け、ＰＩＯセットアップＦＩＳのエンドステータスがＢＵＳＹ＝０、ＤＲＱ＝０に設定されていた場合には、ＰＩＯリードの総データ転送が終了したと判断し、フリーラン転送を終了する。

このようにすれば、シーケンスコントローラ３０は、ＳＡＴＡＩ／Ｆ５０に元々必要なＦＩＳデコード回路１３２を有効活用して、ＦＩＳの種類を判別できる。従ってシーケンスコントローラ３０にＦＩＳのデコード回路を設けなくても済むため、回路の小規模化を図れる。

１１．電子機器
図２７に本実施形態の電子機器の構成例を示す。この電子機器は、本実施形態で説明したデータ転送制御装置３１０とホスト３０２とデバイス３０４を含む。ホスト３０２とデータ転送制御装置３１０はＰＡＴＡバスを介して接続され、データ転送制御装置３１０とデバイス３０４はＳＡＴＡバスを介して接続される。なお本実施形態の電子機器の構成は図２７に限定されず、その構成要素の一部を省略したり、他の構成要素を付加する変形実施が可能である。

同図においてデバイス３０４は、ＨＤＤ（ハードディスクドライブ）等のストレージデバイスである。但しデバイス３０４はＨＤＤ等のストレージデバイスに限定されず、例えば光ディスクドライブ（ＣＤ、ＤＶＤ）等であってもよい。

ホスト３０２は、処理部３３０（ＣＰＵ）、ＲＯＭ３４０、ＲＡＭ３５０、表示部３６０、操作部３７０を含むことができる。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器の全体制御を行う。なおデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

本実施形態の電子機器によれば、ホスト３０２がＳＡＴＡＩ／Ｆを有していない場合にも、データ転送制御装置３１０を介してＳＡＴＡのデバイス３０４をホスト３０２に接続して、あたかもＰＡＴＡのデバイスのように扱うことが可能になる。

なお、本実施形態を適用できる電子機器としては、カーナビゲーションシステム、車載用オーディオ機器、ＨＤＤレコーダ、ビデオカメラ、携帯型音楽プレーヤ、携帯型映像プレーヤ、ゲーム装置、又は携帯型ゲーム装置等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（シリアルバス、処理部、受信ＦＩＳ情報等）と共に記載された用語（ＳＡＴＡ、ＣＰＵ、割りこみ信号等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また本実施形態では、ＳＡＴＡへの本発明の適用例について説明したが、本発明は、ＳＡＴＡと同様の思想に基づく規格や、ＳＡＴＡ（ＳＡＴＡ Ｉ、ＳＡＴＡ II、ＳＡＳ）を発展させた規格等にも適用できる。

本実施形態のデータ転送制御装置の構成例。 図２（Ａ）〜図２（Ｃ）は本実施形態のＦＩＳの強制終了手法の説明図。 図３（Ａ）〜図３（Ｃ）は本実施形態のＦＩＳの強制終了手法の説明図。 図４（Ａ）、図４（Ｂ）は本実施形態のＦＩＳの強制終了手法の説明図。 図５（Ａ）、図５（Ｂ）は本実施形態のフリーラン転送の終了手法の説明図。 図６（Ａ）〜図６（Ｃ）は本実施形態のフリーラン転送の終了手法の説明図。 本実施形態のデータ転送制御装置の詳細な構成例。 図８（Ａ）、図８（Ｂ）はＰＩＯリード、ＰＩＯライトの信号波形例。 図９（Ａ）、図９（Ｂ）はＤＭＡリード、ＤＭＡライトの信号波形例。 ＳＡＴＡの送信側のデータ処理の説明図。 ＳＡＴＡの受信側のデータ処理の説明図。 ＳＡＴＡＩ／Ｆの構成例。 図１３（Ａ）〜図１３（Ｄ）はＦＩＳのフォーマット例。 シーケンスコントローラの構成例。 タスクファイル・レジスタのフォーマット例。 ＰＩＯリードの転送シーケンス図。 ＰＩＯライトの転送シーケンス図。 ＤＭＡリードの転送シーケンス図。 ＤＭＡライトの転送シーケンス図。 ステータスの各ビットの説明図。 ＰＩＯリードの動作を説明するためのフローチャート。 ＰＩＯライトの動作を説明するためのフローチャート。 ＤＭＡリードの動作を説明するためのフローチャート。 ＤＭＡライトの動作を説明するためのフローチャート。 ＦＩＳの強制終了処理を説明するためのフローチャート。 割り込み信号の説明図。 電子機器の構成例。

符号の説明

２ ホスト、４ デバイス、１０ ＰＡＴＡＩ／Ｆ、
１２ タスクファイル・レジスタ（ＴＦＲ）、１４ 転送コントローラ、
３０ シーケンスコントローラ、３２ レジスタ更新部、
３４ 初期化シーケンス管理部、３６ パラメータ書き換え部、
３８ ＤＭＡ転送設定記憶部、４０ 転送制御部、
４２ モニタ部、４４ 制御信号生成部、５０ ＳＡＴＡＩ／Ｆ、
５２ シャドウ・タスクファイル・レジスタ（ＳＦＲ）、７０ データバッファ、
７２ メモリコントローラ、７４ ＦＩＦＯメモリ、
１１０ トランスポートコントローラ、１１８ 割りこみコントローラ、
１２０ 送信ＦＩＦＯ、１２２ 受信ＦＩＦＯ、１３０ ＦＩＳ生成回路、
１３２ ＦＩＳデコード回路、１５０ リンクコントローラ、
１６０ リンクステート制御回路、１９０ フレーム生成回路、
１９２ フレームデコード回路、２００ 物理層回路、２１０ トランスミッタ、
２２０ レシーバ、２３０ ＯＯＢ検出回路

Claims (11)

1. パラレルＡＴＡとシリアルＡＴＡのバスブリッジ機能を有するデータ転送制御装置であって、
   パラレルＡＴＡバスに接続され、ホストとの間のインターフェースを行うパラレルＡＴＡインターフェースと、
   シリアルＡＴＡバスに接続され、シリアルＡＴＡのデバイスとの間のインターフェースを行うシリアルＡＴＡインターフェースと、
   転送シーケンス制御を行うシーケンスコントローラを含み、
   前記シリアルＡＴＡインターフェースは、
   前記パラレルＡＴＡバスを介して前記ホストがＡＴＡコマンドを発行した場合に、発行された前記ＡＴＡコマンドを含むレジスタＦＩＳを前記シリアルＡＴＡバスを介して前記デバイスに送信し、
   前記シーケンスコントローラは、
   前記レジスタＦＩＳが送信された後に、総データ転送数を管理しないフリーラン転送を開始し、
   前記シリアルＡＴＡインターフェースは、
   発行された前記ＡＴＡコマンドがＤＭＡライトコマンドであり、データＦＩＳにより送信されるデータのサイズが最大ペイロードサイズに満たない状態で前記ホストからのデータ供給が停止した場合に、タイムカウント処理を開始し、タイムアウトになった場合には、データＦＩＳの強制終了処理を行うことを特徴とするデータ転送制御装置。
2. 請求項１において、
   前記シリアルＡＴＡインターフェースは、
   前記ホストからのデータ供給が停止した場合にホールドプリミティブを送信し、前記ホールドプリミティブを送信したタイミングから前記タイムカウント処理を開始することを特徴とするデータ転送制御装置。
3. 請求項１又は２において、
   前記シリアルＡＴＡインターフェースは、
   データＦＩＳの強制終了処理の後、ＤＭＡアクティブＦＩＳを前記デバイスから受信した場合に、残りデータについてのデータＦＩＳの送信を再開することを特徴とするデータ転送制御装置。
4. 請求項１乃至３のいずれかにおいて、
   前記シリアルＡＴＡインターフェースは、
   タイムアウトになった場合に、ＥＯＦプリミティブを送信することで、データＦＩＳの強制終了処理を行うことを特徴とするデータ転送制御装置。
5. 請求項１乃至４のいずれかにおいて、
   前記シーケンスコントローラは、
   フリーラン転送の開始後に前記シリアルＡＴＡインターフェースが前記デバイスから受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、ＤＭＡライトのフリーラン転送の終了処理を行うことを特徴とするデータ転送制御装置。
6. 請求項５において、
   前記シーケンスコントローラは、
   受信したＦＩＳが前記デバイスから前記ホストへのレジスタＦＩＳである場合に、ＤＭＡライトのフリーラン転送の終了を示すＦＩＳであると判断して、ＤＭＡライトのフリーラン転送の終了処理を行うことを特徴とするデータ転送制御装置。
7. 請求項６において、
   前記シーケンスコントローラは、
   ＤＭＡライトのフリーラン転送では、前記デバイスから前記ホストへのレジスタＦＩＳを受信した場合に、ＤＭＡライトのフリーラン転送の終了処理を行い、ＤＭＡリードのフリーラン転送では、前記デバイスから前記ホストへのレジスタＦＩＳを受信した後、前記パラレルＡＴＡインターフェースから前記ホストへのデータ転送が完了した場合に、ＤＭＡリードのフリーラン転送の終了処理を行うことを特徴とするデータ転送制御装置。
8. 請求項５乃至７のいずれかにおいて、
   前記シリアルＡＴＡインターフェースは、
   前記デバイスから受信したＦＩＳをデコードし、デコード結果に基づいて、ＦＩＳの種類を前記シーケンスコントローラに知らせるための割り込み信号を生成して出力し、
   前記シーケンスコントローラは、
   前記シリアルＡＴＡインターフェースからの前記割り込み信号に基づいて、受信したＦＩＳが総データ転送の終了を示すＦＩＳであるか否かを判断することを特徴とするデータ転送制御装置。
9. 請求項１乃至８のいずれかにおいて、
   前記シーケンスコントローラは、
   前記デバイスに送信された前記レジスタＦＩＳに対応するＦＩＳを、前記シリアルＡＴＡインターフェースが前記デバイスから受信した場合に、前記ホストから発行された前記ＡＴＡコマンドの転送シーケンス制御として、受信したＦＩＳの種類に応じた転送シーケンス制御を行うことを特徴とするデータ転送制御装置。
10. 請求項９において、
    前記シーケンスコントローラは、
    前記デバイスから受信したＦＩＳがＤＭＡアクティベートＦＩＳである場合には、ＤＭＡライトの転送シーケンス制御を行うことを特徴とするデータ転送制御装置。
11. 請求項１乃至１０のいずれかに記載のデータ転送制御装置と、
    前記データ転送制御装置に接続される前記ホストと、
    前記データ転送制御装置に接続される前記デバイスと、
    を含むことを特徴とする電子機器。

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