JP4945856B2 - Oscillator circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、発振回路に関し、特に、ラジオ受信機、テレビ受像機、衛星放送受信機、ビデオレコーダー、移動体通信機に使用されるＭＯＳトランジスタを用いた発振回路に関する。
【０００２】
【従来の技術】
従来、ラジオ受信機、テレビ受像機、衛星放送受信機、ビデオレコーダー、移動体通信機等の通信機器には、発振回路が使用されている。
【０００３】
図８は、従来の発振回路の全体構成を示す回路図である。
この発振回路は、大別して２つのブロックから構成されている。第１のブロックは、発散動作を生じさせる回路部分であり、通常は、この回路部分で負性抵抗を構成している。また、第２のブロックは、この第１のブロックで得られた発散のレベルを制約する回路部分であり、通常は、ヒステリシスを有する構成となっている。
【０００４】
この従来の発振回路は、実用的な発振器として使用されるために、２通りの方法で利得を稼いでいる。その１つの方法は、電圧−電流変換ブロックのｇｍ（コンダクタンス）を上げることにより利得を稼ぐ方法であり、他の１つの方法は、負荷抵抗値を大きくすることにより、ループ利得を稼ぐ方法である。
【０００５】
一方、発振回路に対しても、回路チップの小型化と、発熱防止の要求があり、そのために回路全体を低電圧電源で動作させることが要求されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の発振回路で、電圧−電流変換ブロックのｇｍを大きくするためには、バイアス電流を増加させることが必要になる。何故ならば、一般にｇｍは、そのバイアス電流の平方根に比例するからである。なお、バイアス電流を増加させると、負性抵抗による電圧降下を増大させるため、所定の電源電圧の範囲で、そのバイアスが収まるようにする必要がある。また、大きなループ利得を稼ぐためには、通常はアクティブ負荷を使用する必要がある。
【０００７】
さらに、一般に、発振回路は、その伝達関数の分母（Ｓ＝ｊω）が１次式で表現されており、過渡応答としては単純な発散の形態を用いているため、必ず、その発散を停止させるためのスイッチング回路が必要となる。また、このスイッチング回路の動作速度を速めるために、電流を増加させる必要がある。
【０００８】
また、より重大な問題点として、電圧−電流変換ブロックのｇｍを大きくする方法を採用する場合、バイポーラトランジスタを使用する回路は、ＭＯＳトランジスタを使用する回路に比べて元々ｇｍが大きいため、電流は、それほど大きく増加させる必要が無いが、ＭＯＳトランジスタを使用する回路では、電圧−電流変換ブロックのｇｍを大きくするためには、バイポーラトランジスタを使用する回路に比べて、電流を大きく増加させる必要がある。
【０００９】
このような事情により、従来の発振回路では、回路電流の増加分や、アクティブ負荷が使用されることを考慮して、電源電圧は高くしておく必要があり、課題とされている電源電圧の低電圧化が困難であった。
【００１０】
本発明は、以上のような従来の発振回路における問題点に鑑みてなされたものであり、回路チップの小型化、電源電圧の低電圧化、低消費電力化、回路特性のばらつきの改善、製造コストの削減を実現することができる発振回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
発明の一観点によれば、以下のような、発振パルスを出力する発振回路が提供される。
この発振回路は、各々のソースに異なる定電流電源を接続し、各々のゲートを他方のＭＯＳトランジスタのドレインに接続し、各々の基板を自身のソースに接続した同一の導電型チャネルを有する第１ＭＯＳトランジスタ対と、各々のソースが前記第１ＭＯＳトランジスタ対のドレインに接続され、ゲートは自身のドレインに接続される前記導電型チャネルを有する第２ＭＯＳトランジスタ対と、を有する電圧電流変換部と、前記第１ＭＯＳトランジスタ対のソース間に接続された第１のコンデンサと、前記第２ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのドレイン側の信号経路と、他方のＭＯＳトランジスタのドレイン側の信号経路との間に接続された第２のコンデンサと、各々一方の端子が前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される２つの抵抗、または各々のソースが前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される前記導電型チャネルを有する負荷用ＭＯＳトランジスタ対を備えた負荷部と、を備える。そして、前記電圧電流変換部を構成する前記第１ＭＯＳトランジスタ対及び前記第２ＭＯＳトランジスタ対による第１のコンダクタンスは０よりも小さい値に設定されるとともに、前記負荷部を前記抵抗で構成するときは、発振条件を満たすように前記第１のコンダクタンスと、前記抵抗の抵抗値と、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められ、前記負荷部を前記負荷用ＭＯＳトランジスタ対で構成するときは、前記発振条件を満たすように前記第１のコンダクタンスと、前記負荷用ＭＯＳトランジスタ対によるコンダクタンスと、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る発振回路の全体構成を示す回路図である。
【００１５】
本実施の形態に係る発振回路は、負荷抵抗を構成する２個の抵抗Ｒ1と、２個の抵抗Ｒ1の下段に位置し電圧−電流変換部を構成する４個のＮ型のＭＯＳトランジスタＮ1〜Ｎ4と、ＭＯＳトランジスタＮ1のドレイン端子ＶａとＭＯＳトランジスタＮ2のドレイン端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２とを有する。
【００１６】
なお、ＭＯＳトランジスタＮ1のソースは、ＭＯＳトランジスタＮ3のドレインに接続され、ＭＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタＮ4のドレインに接続されている。
【００１７】
また、ＭＯＳトランジスタＮ1，Ｎ2のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ3のゲートはＭＯＳトランジスタＮ4のドレインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳトランジスタＮ3のドレインに、それぞれ接続されている。
【００１８】
また、ＭＯＳトランジスタＮ1〜Ｎ4のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、２個の抵抗Ｒ1の一方の端子は短絡接続された上で同一の電源に接続され、２個の抵抗Ｒ1の他方の端子の各々は、ドレイン端子Ｖａ，Ｖｂにそれぞれ接続されている。
【００１９】
また、ＭＯＳトランジスタＮ3のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
ちなみに、ＭＯＳトランジスタＮ1，Ｎ2と、ＭＯＳトランジスタＮ3，Ｎ4は、それぞれ互いに相補的であり、相差動対を構成している。
【００２０】
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、２個の抵抗Ｒ1間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００２１】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のドレイン端子Ｖｂ）までの関係を数式（１），（２）で示す。但し、以下では、電圧−電流変換部を構成するＭＯＳトランジスタＮ1〜Ｎ4のトータルコンダクタンスをｇｍTとする。
【００２２】
【数１】
【数２】
ここで、数式（１），（２）の辺々の和をとって、数式（３）が得られる。
【００２５】
【数３】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のドレイン端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のドレイン端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレイン端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００２７】
図２は、図１に示す発振回路で、ＭＯＳトランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレインを−Ｖ0ポイントとした場合の回路図である。
【００２８】
以下、図２を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、ＭＯＳトランジスタＮ1〜Ｎ4により構成される電圧−電流変換部のトータルコンダクタンスｇｍTを求めておく。ＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスを等しくｇｍ1とし、ＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍ2とすると、数式（４）の関係が得られる。
【００２９】
【数４】
これにより、ｇｍ1がｇｍ2より大きい場合にはトータルコンダクタンスｇｍTは負極性コンダクタンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータルコンダクタンスｇｍTは正極性コンダクタンスとなる。一般に、所与の条件としては、ＭＯＳトランジスタＮ1〜Ｎ4により構成される電圧−電流変換部がラッチアップ現象を起こさないようにｇｍ1がｇｍ2より大きい場合を設定する。
【００３１】
なお、トータルコンダクタンスｇｍTを負極性コンダクタンスとして定義したので、以下の数式では、便宜上、トータルコンダクタンスｇｍTを、正極性として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇｍ2）とする。
【００３２】
数式（４）の関係を考慮しつつ、あらためて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式である数式（５）を経由して数式（６）が得られる。
【００３３】
【数５】
【数６】
次に、図２に示す発振回路が発振するための条件を求めるため、数式（６）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（７）を経由して数式（８）が得られる。
【００３６】
【数７】
【数８】
数式（６），（８）から、図２に示す発振回路が発振するための条件を求めると、数式（９）で示される。
【００３９】
【数９】
数式（９）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（１０）で示される。
【００４１】
【数１０】
数式（９），（１０）の意味するところは、ｇｍTが１／Ｒ1より少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（１０）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【００４３】
とにかく、数式（１０）で示される条件下で、ｇｍTとＲ1を設定すれば、図２に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【００４４】
なお、本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【００４５】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る発振回路の全体構成を示す回路図である。
【００４６】
本実施の形態に係る発振回路は、負荷を構成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電圧−電流変換部を構成する４個のＮ型のＭＯＳトランジスタＮ3〜Ｎ6と、ＭＯＳトランジスタＮ1のソース端子ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ5，Ｎ6のソース間に接続されたコンデンサＣ1／２とを有する。
【００４７】
なお、ＭＯＳトランジスタＮ3のソースは、ＭＯＳトランジスタＮ5のドレインに接続され、ＭＯＳトランジスタＮ4のソースは、ＭＯＳトランジスタＮ6のドレインに接続されている。
【００４８】
また、ＭＯＳトランジスタＮ1〜Ｎ4のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ5のゲートはＭＯＳトランジスタＮ6のドレインに、ＭＯＳトランジスタＮ6のゲートはＭＯＳトランジスタＮ5のドレインに、それぞれ接続されている。
【００４９】
また、ＭＯＳトランジスタＮ1〜Ｎ6のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、同一の電源に接続されている。
【００５０】
また、ＭＯＳトランジスタＮ5のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ6のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
ちなみに、ＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳトランジスタＮ5，Ｎ6は、それぞれ互いに相補的であり、差動対を構成している。
【００５１】
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００５２】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）までの関係を数式（１１），（１２）で示す。但し、以下では、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスをｇｍとし、電圧−電流変換部を構成するＭＯＳトランジスタＮ3〜Ｎ6のトータルコンダクタンスをｇｍTとする。
【００５３】
【数１１】
【数１２】
ここで、数式（１１），（１２）の辺々の和をとって、数式（１３）が得られる。
【００５６】
【数１３】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のソース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００５８】
図４は、図３に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【００５９】
以下、図４を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、ＭＯＳトランジスタＮ3〜Ｎ6により構成される電圧−電流変換部のトータルコンダクタンスｇｍTを求めておく。ＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍ1とし、ＭＯＳトランジスタＮ5，Ｎ6のコンダクタンスを等しくｇｍ2とすると、数式（１４）の関係が得られる。
【００６０】
【数１４】
これにより、ｇｍ1がｇｍ2より大きい場合にはトータルコンダクタンスｇｍTは負極性コンダクタンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータルコンダクタンスｇｍTは正極性コンダクタンスとなる。一般に、所与の条件としては、ＭＯＳトランジスタＮ3〜Ｎ6により構成される電圧−電流変換部がラッチアップ現象を起こさないようにｇｍ1がｇｍ2より大きい場合を設定する。
【００６２】
なお、トータルコンダクタンスｇｍTを負極性コンダクタンスとして定義したので、以下の数式では、便宜上、トータルコンダクタンスｇｍTを、正極性として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇｍ2）とする。
【００６３】
数式（１４）の関係を考慮しつつ、あらためて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式である数式（１５）を経由して数式（１６）が得られる。
【００６４】
【数１５】
【数１６】
次に、図４に示す発振回路が発振するための条件を求めるため、数式（１６）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（１７）を経由して数式（１８）が得られる。
【００６７】
【数１７】
【数１８】
数式（１６），（１８）から、図４に示す発振回路が発振するための条件を求めると、数式（１９）で示される。
【００７０】
【数１９】
数式（１９）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（２０）で示される。
【００７２】
【数２０】
数式（１９），（２０）の意味するところは、ｇｍTがｇｍより少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（２０）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【００７４】
とにかく、数式（２０）で示される条件下で、ｇｍTとｇｍを設定すれば、図４に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【００７５】
なお、本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【００７６】
また、本実施の形態に係る発振回路では、全てのＭＯＳトランジスタをＮ型として構成したので、前述の数式（１９），（２０）が、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能となり、回路の発振余裕度や発振レベル、温度特性に関して安定度を与えることができる。なお、このような効果は、全てのＭＯＳトランジスタをＰ型として構成した場合についても同様である。
【００７７】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る発振回路の全体構成を示す回路図である。
【００７８】
本実施の形態に係る発振回路は、負荷を構成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電圧−電流変換部を構成する２個のＮ型のＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳトランジスタＮ1のソース端子ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２とを有する。
【００７９】
なお、ＭＯＳトランジスタＮ1のソースは、ＭＯＳトランジスタＮ3のドレインに接続され、ＭＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタＮ4のドレインに接続されている。
【００８０】
また、ＭＯＳトランジスタＮ1，Ｎ2のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ3のゲートはＭＯＳトランジスタＮ4のドレインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳトランジスタＮ3のドレインに、それぞれ接続されている。
【００８１】
また、ＭＯＳトランジスタＮ1〜Ｎ4のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、同一の電源に接続されている。
【００８２】
また、ＭＯＳトランジスタＮ3のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
【００８３】
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００８４】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）までの関係を数式（２１），（２２）で示す。但し、以下では、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスを等しくｇｍとし、電圧−電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスをｇｍTとする。
【００８５】
【数２１】
【数２２】
ここで、数式（２１），（２２）の辺々の和をとって、数式（２３）が得られる。
【００８８】
【数２３】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のソース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００９０】
図６は、図５に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【００９１】
以下、図６を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、電圧−電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍTとして、あらためて、差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数を求めると数式（２４）が得られる。
【００９２】
【数２４】
次に、図６に示す発振回路が発振するための条件を求めるため、数式（２４）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（２５）を経由して数式（２６）が得られる。
【００９４】
【数２５】
【数２６】
数式（２６）から、図６に示す発振回路が発振するための条件は、数式（２７）であることが分かる。
【００９７】
【数２７】
数式（２７）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（２８）で示される。
【００９９】
【数２８】
数式（２７），（２８）の意味するところは、ｇｍTがｇｍより少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（２８）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【０１０１】
とにかく、数式（２８）で示される条件下で、ｇｍTとｇｍを設定すれば、図６に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【０１０２】
図７は、本発明の第３の実施の形態に係る発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成した回路図である。
本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路を、図７に示す発振回路のように、符号Ｐ１〜Ｐ４で示すＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【０１０３】
また、本実施の形態に係る発振回路では、全てのＭＯＳトランジスタをＮ型として構成したので、前述の数式（２７），（２８）が、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能となり、回路の発振余裕度や発振レベル、温度特性に関して安定度を与えることができる。なお、このような効果は、図７に示すように、全てのＭＯＳトランジスタをＰ型として構成した場合についても同様である。
【０１０４】
【発明の効果】
以上に説明したとおり、本発明では、シングルチャネルに統一されたＭＯＳトランジスタのみを用いて負極性のコンダクタンスを有する電圧−電流変換部を構成すると共に、負荷部も抵抗または電圧−電流変換部と同じシングルチャネルのＭＯＳトランジスタのみで構成したので、回路の発振条件を、従来の発振回路のように、むやみにループ利得を大きくすることなく、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能にして、回路の発振余裕度や発振レベル、温度特性に関して安定度を与え、これにより、回路チップの小型化、電源電圧の低電圧化、低消費電力化、回路特性のばらつきの改善、製造コストの削減が可能となる。
【０１０５】
また、従来の発振回路で発振出力の反転を促進するために必要であったスイッチング回路を不要にしている。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る発振回路の全体構成を示す回路図である。
【図２】図１に示す発振回路で、ＭＯＳトランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレインを−Ｖ0ポイントとした場合の回路図である。
【図３】本発明の第２の実施の形態に係る発振回路の全体構成を示す回路図である。
【図４】図３に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【図５】本発明の第３の実施の形態に係る発振回路の全体構成を示す回路図である。
【図６】図５に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【図７】本発明の第３の実施の形態に係る発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成した回路図である。
【図８】従来の発振回路の全体構成を示す回路図である。
【符号の説明】
Ｃ0／２，Ｃ1／２……コンデンサ、Ｉ1，Ｉ2……直流電流源、Ｎ1〜Ｎ6……Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）、Ｐ1〜Ｐ4……Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）、Ｒ1……抵抗、Ｖin，−Ｖin……差動入力信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oscillation circuit, and more particularly to an oscillation circuit using a MOS transistor used in a radio receiver, a television receiver, a satellite broadcast receiver, a video recorder, and a mobile communication device.
[0002]
[Prior art]
Conventionally, an oscillation circuit is used in communication devices such as a radio receiver, a television receiver, a satellite broadcast receiver, a video recorder, and a mobile communication device.
[0003]
FIG. 8 is a circuit diagram showing the overall configuration of a conventional oscillation circuit.
This oscillation circuit is roughly composed of two blocks. The first block is a circuit portion that causes a diverging operation, and normally, this circuit portion forms a negative resistance. The second block is a circuit portion that restricts the level of divergence obtained in the first block, and normally has a configuration having hysteresis.
[0004]
Since this conventional oscillation circuit is used as a practical oscillator, the gain is gained by two methods. One of the methods is a method of increasing the gain by increasing gm (conductance) of the voltage-current conversion block, and the other method is a method of increasing the loop resistance by increasing the load resistance value. .
[0005]
On the other hand, the oscillation circuit is also required to reduce the size of the circuit chip and prevent heat generation. For this reason, the entire circuit is required to operate with a low voltage power source.
[0006]
[Problems to be solved by the invention]
Incidentally, in order to increase the gm of the voltage-current conversion block in the conventional oscillation circuit, it is necessary to increase the bias current. This is because gm is generally proportional to the square root of its bias current. When the bias current is increased, the voltage drop due to the negative resistance is increased. Therefore, it is necessary to keep the bias within a predetermined power supply voltage range. In order to obtain a large loop gain, it is usually necessary to use an active load.
[0007]
Further, in general, in the oscillation circuit, the denominator (S = jω) of the transfer function is expressed by a linear expression, and a simple divergence form is used as a transient response. Therefore, the divergence is always stopped. A switching circuit is required. Further, in order to increase the operating speed of the switching circuit, it is necessary to increase the current.
[0008]
Further, as a more serious problem, when the method of increasing the gm of the voltage-current conversion block is adopted, since the circuit using the bipolar transistor is originally larger in gm than the circuit using the MOS transistor, the current is Although it is not necessary to increase it so much, in a circuit using a MOS transistor, in order to increase the gm of the voltage-current conversion block, it is necessary to increase the current significantly compared to a circuit using a bipolar transistor. .
[0009]
For these reasons, in the conventional oscillation circuit, it is necessary to keep the power supply voltage high in consideration of the increase in circuit current and the use of an active load. Low voltage was difficult.
[0010]
The present invention has been made in view of the problems in the conventional oscillation circuit as described above. The circuit chip is downsized, the power supply voltage is reduced, the power consumption is reduced, the variation in circuit characteristics is improved, and the manufacturing is performed. It is an object of the present invention to provide an oscillation circuit that can realize cost reduction.
[0011]
[Means for Solving the Problems]
According to one aspect of the invention, an oscillation circuit that outputs an oscillation pulse as described below is provided.
The oscillator circuit is connected to a constant current source that is different for each of the source, connecting the respective gates to the drain of the other MOS transistor, having the same conductivity type channel connected to each of the substrate to its source over scan a first 1M OS transistor pair, each connected source of the drain of the second 1MOS transistor pair, the gate is a voltage current conversion section having a first 2MOS transistor pair having a conductivity type channel connected to its drain, the , de of the a first capacitor connected between the 1M OS transistor pair against the source scan, the drain side of the signal path of one of the M OS transistor of the first 2 MOS transistor pair, the other M OS transistor a second capacitor connected between the rain-side signal path, each one terminal of said first 2MOS transistor pair Comprising a load MOS transistor pair having a conductivity type channel rain and the second capacitor connected to the two resistors, or each source is connected to the second capacitor and the drain of the first 2MOS transistor pair A load portion. When the first conductance by the first MOS transistor pair and the second MOS transistor pair constituting the voltage-current conversion unit is set to a value smaller than 0, and when the load unit is configured by the resistor, The first conductance, the resistance value of the resistor, and the capacitance values of the first capacitor and the second capacitor are determined so as to satisfy an oscillation condition, and the load portion is connected to the load MOS transistor pair. The first conductance, the conductance by the load MOS transistor pair, and the capacitance values of the first capacitor and the second capacitor are determined so as to satisfy the oscillation condition.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a circuit diagram showing the overall configuration of the oscillation circuit according to the first embodiment of the present invention.
[0015]
The oscillation circuit according to the present embodiment includes two resistors R 1 constituting a load resistor, and four N-type MOS transistors constituting a voltage-current converter located at the lower stage of the two resistors R 1. connected to the N 1 to N 4, a capacitor C 0/2, which is connected between the drain terminal Va and MOS transistor N 2 of the drain terminal Vb of the MOS transistors N 1, between the source of the MOS transistor N 3, N 4 Capacitor C 1/2 .
[0016]
The source of the MOS transistor N 1 is connected to the drain of the MOS transistor N 3 , and the source of the MOS transistor N 2 is connected to the drain of the MOS transistor N 4 .
[0017]
Further, each of the gates of the MOS transistors N 1, N 2 are respectively connected to its own drain, MOS transistor the gate of N 3 the drain of the MOS transistor N 4, MOS transistor gate of the N 4 the drain of the MOS transistor N 3 Are connected to each other.
[0018]
Further, the substrate facing each gate of the MOS transistors N 1 to N 4 is connected to each source.
Further, one terminal of the two resistors R 1 is short-circuited and connected to the same power source, and the other terminal of the two resistors R 1 is connected to the drain terminals Va and Vb, respectively. Yes.
[0019]
The source of the MOS transistor N 3 is grounded via the direct current source I 1, and the source of the MOS transistor N 4 is grounded via the direct current source I 2 .
Incidentally, the MOS transistors N 1 and N 2 and the MOS transistors N 3 and N 4 are complementary to each other and constitute a phase differential pair.
[0020]
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to mathematical expressions as appropriate.
Since the oscillation circuit according to the present embodiment is configured for right and left, the operation is analyzed using this fact. Now, assuming that the differential input signals V in and −V in are applied between the two resistors R 1 , the transfer function of the loop is obtained below.
[0021]
First, it shows that the output point is a differential output. Given that the input signal is a differential, an output point as seen from the differential input signal V in (drain terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (MOS transistor The relationship up to the drain terminal Vb of N 2 is expressed by equations (1) and (2). However, in the following, the total conductance of the MOS transistors N 1 to N 4 constituting the voltage-current converter is assumed to be gm T.
[0022]
[Expression 1]
[Expression 2]
Here, the sum of the sides of Equations (1) and (2) is taken to obtain Equation (3).
[0025]
[Equation 3]
Thus, output point viewed from the differential input signal V in and the (drain terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (drain terminal Vb of the MOS transistor N 2) difference Therefore, it can be expressed as a differential output with the drain terminal Va of the MOS transistor N 1 as the V 0 point and the drain terminal Vb of the MOS transistor N 2 as the −V 0 point.
[0027]
FIG. 2 is a circuit diagram in the case where the drain of the MOS transistor N 1 is set to the V 0 point and the drain of the MOS transistor N 2 is set to the −V 0 point in the oscillation circuit shown in FIG.
[0028]
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to FIG.
Here, the total conductance gm T of the voltage-current conversion unit constituted by the MOS transistors N 1 to N 4 is obtained. When the conductances of the MOS transistors N 1 and N 2 are set equal to gm 1 and the conductances of the MOS transistors N 3 and N 4 are set equal to gm 2 , the relationship of the formula (4) is obtained.
[0029]
[Expression 4]
Thus, when gm 1 is larger than gm 2 , the total conductance gm T has a negative conductance, and when gm 1 is smaller than gm 2 , the total conductance gm T has a positive conductance. In general, as a given condition, a case where gm 1 is larger than gm 2 is set so that the voltage-current conversion unit constituted by the MOS transistors N 1 to N 4 does not cause a latch-up phenomenon.
[0031]
Since total conductance gm T is defined as negative conductance, in the following formula, for the sake of convenience, total conductance gm T is redefined as positive polarity, and gm T = gm 1 · gm 2 / (gm 1 −gm 2 ).
[0032]
When the transfer function T (s) from the differential input signal V in to the output point (V 0 point) is obtained again while considering the relationship of the formula (4), the formula (5) which is an intermediate calculation formula is obtained. Equation (6) is obtained via.
[0033]
[Equation 5]
[Formula 6]
Next, in order to obtain conditions for the oscillation circuit shown in FIG. 2 to oscillate, when the transfer function T (s) shown in the equation (6) is subjected to inverse Laplace transform to be a time axis function, an intermediate equation (7 ) To obtain Equation (8).
[0036]
[Expression 7]
[Equation 8]
When the conditions for the oscillation circuit shown in FIG. 2 to oscillate are obtained from the equations (6) and (8), the equation (9) is obtained.
[0039]
[Equation 9]
C 0 / C 1 shown in Expression (9) can take a value range from a very small value to a large value of 1 or more. Accordingly, the range of values that can be taken by gm T is expressed by Equation (10).
[0041]
[Expression 10]
Equation (9), the implication of (10), meets the tentative oscillation conditions larger gm T is even slightly than 1 / R 1, also, since C 0 can be carried out close to 0, the gm T, This is the fact that the oscillation condition can be satisfied even if it is set to a very small value within the range that satisfies the formula (10).
[0043]
Anyway, if gm T and R 1 are set under the condition shown in Equation (10), the circuit shown in FIG. 2 satisfies the oscillation condition, and the loop gain is increased as in the conventional oscillation circuit. There is no need to make it bigger.
[0044]
Note that the oscillation circuit according to the present embodiment is configured by using only an N-type MOS transistor (N-MOS) for the sake of convenience of explanation, but an equivalent oscillation circuit is configured as a P-type MOS transistor (P-MOS). It is also possible to configure using only
[0045]
(Second Embodiment)
FIG. 3 is a circuit diagram showing the overall configuration of the oscillation circuit according to the second embodiment of the present invention.
[0046]
The oscillation circuit according to the present embodiment includes two N-type MOS transistors N 1 and N 2 constituting a load and four N-type MOS transistors N 3 to N 6 constituting a voltage-current conversion unit. If, MOS transistors and a capacitor C 0/2 connected between the source terminal Va and a source terminal Vb of the MOS transistor N 2 of N 1, MOS transistors N 5, a capacitor C 1 connected between the source of N 6 / 2.
[0047]
The source of the MOS transistor N 3 is connected to the drain of the MOS transistor N 5, the source of the MOS transistor N 4 is connected to the drain of the MOS transistor N 6.
[0048]
Further, each of the gates of the MOS transistors N 1 to N 4 are respectively connected to its own drain, the gate of the MOS transistor N 5 is connected to the drain of the MOS transistor N 6, the drain of the MOS transistor gate of the N 6 are MOS transistors N 5 Are connected to each other.
[0049]
The substrates facing the gates of the MOS transistors N 1 to N 6 are connected to the sources.
Further, the connection points between the gates and drains of the MOS transistors N 1 and N 2 constituting the load are connected to the same power source.
[0050]
The source of the MOS transistor N 5 is grounded via the direct current source I 1, and the source of the MOS transistor N 6 is grounded via the direct current source I 2 .
Incidentally, the MOS transistors N 3 and N 4 and the MOS transistors N 5 and N 6 are complementary to each other to form a differential pair.
[0051]
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to mathematical expressions as appropriate.
Since the oscillation circuit according to the present embodiment is configured for right and left, the operation is analyzed using this fact. Now, assuming that the differential input signals V in and −V in are applied between the gates of the MOS transistors N 1 and N 2 , the transfer function of the loop is obtained below.
[0052]
First, it shows that the output point is a differential output. Given that the input signal is a differential, an output point as seen from the differential input signal V in (source terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (MOS transistor The relationship up to the source terminal Vb) of N 2 is expressed by equations (11) and (12). However, hereinafter, the conductance of the MOS transistors N 1 and N 2 constituting the load is gm, and the total conductance of the MOS transistors N 3 to N 6 constituting the voltage-current conversion unit is gm T.
[0053]
[Expression 11]
[Expression 12]
Here, the sum of the sides of Equations (11) and (12) is taken to obtain Equation (13).
[0056]
[Formula 13]
Thus, an output point as seen from the differential input signal V in (source terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (source terminal Vb of the MOS transistor N 2) difference Therefore, it can be expressed as a differential output with the source terminal Va of the MOS transistor N 1 as the V 0 point and the source terminal Vb of the MOS transistor N 2 as the −V 0 point.
[0058]
FIG. 4 is a circuit diagram of the oscillation circuit shown in FIG. 3 when the source of the MOS transistor N 1 is V 0 point and the source of the MOS transistor N 2 is −V 0 point.
[0059]
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to FIG.
Here, the total conductance gm T of the voltage-current conversion unit constituted by the MOS transistors N 3 to N 6 is obtained. When the conductances of the MOS transistors N 3 and N 4 are equally gm 1, and the conductances of the MOS transistors N 5 and N 6 are equally gm 2 , the relationship of Expression (14) is obtained.
[0060]
[Expression 14]
Thus, when gm 1 is larger than gm 2 , the total conductance gm T has a negative conductance, and when gm 1 is smaller than gm 2 , the total conductance gm T has a positive conductance. In general, as a given condition, a case where gm 1 is larger than gm 2 is set so that the voltage-current conversion unit constituted by the MOS transistors N 3 to N 6 does not cause a latch-up phenomenon.
[0062]
Since total conductance gm T is defined as negative conductance, in the following formula, for the sake of convenience, total conductance gm T is redefined as positive polarity, and gm T = gm 1 · gm 2 / (gm 1 −gm 2 ).
[0063]
Formula taking into account the relationship (14), when determining anew output point as seen from the differential input signal V in (V 0 point) a transfer function of a T (s), equations in the middle of the formula (15) (16) is obtained via.
[0064]
[Expression 15]
[Expression 16]
Next, in order to obtain conditions for the oscillation circuit shown in FIG. 4 to oscillate, when the transfer function T (s) shown in Equation (16) is inverse Laplace transformed into a time axis function, an intermediate Equation (17) is obtained. ) To obtain Equation (18).
[0067]
[Expression 17]
[Expression 18]
When the conditions for the oscillation circuit shown in FIG. 4 to oscillate are obtained from the equations (16) and (18), the equation (19) is obtained.
[0070]
[Equation 19]
C 0 / C 1 shown in Expression (19) can take a range from a very small value to a large value of 1 or more. Therefore, the range of values that can be taken by gm T is expressed by Equation (20).
[0072]
[Expression 20]
Equations (19) and (20) mean that if gm T is a little larger than gm, the oscillation condition is satisfied, and C 0 can be performed close to 0. Therefore, gm T can be expressed by equation (20). This is the fact that the oscillation condition can be satisfied even if it is set to a very small value within a range that satisfies (2).
[0074]
Anyway, if gm T and gm are set under the condition shown in Equation (20), the circuit shown in FIG. 4 satisfies the oscillation condition, and the loop gain is increased unnecessarily as in the conventional oscillation circuit. There is no need to do.
[0075]
Note that the oscillation circuit according to the present embodiment is configured by using only an N-type MOS transistor (N-MOS) for the sake of convenience of explanation, but an equivalent oscillation circuit is configured as a P-type MOS transistor (P-MOS). It is also possible to configure using only
[0076]
Further, in the oscillation circuit according to the present embodiment, since all the MOS transistors are configured as N-type, the above-described equations (19) and (20) can be realized with sufficient accuracy by the conductance ratio of the MOS transistors. Stability can be given with respect to the oscillation margin, oscillation level, and temperature characteristics of the circuit. Such an effect is the same when all MOS transistors are configured as P-type transistors.
[0077]
(Third embodiment)
FIG. 5 is a circuit diagram showing an overall configuration of an oscillation circuit according to the third embodiment of the present invention.
[0078]
The oscillation circuit according to the present embodiment includes two N-type MOS transistors N 1 and N 2 constituting a load and two N-type MOS transistors N 3 and N 4 constituting a voltage-current conversion unit. If, MOS transistors and a capacitor C 0/2 connected between the source terminal Va and a source terminal Vb of the MOS transistor N 2 of N 1, MOS transistor N 3, capacitor C 1 connected between the source of N 4 / 2.
[0079]
The source of the MOS transistor N 1 is connected to the drain of the MOS transistor N 3 , and the source of the MOS transistor N 2 is connected to the drain of the MOS transistor N 4 .
[0080]
Further, each of the gates of the MOS transistors N 1, N 2 are respectively connected to its own drain, MOS transistor the gate of N 3 the drain of the MOS transistor N 4, MOS transistor gate of the N 4 the drain of the MOS transistor N 3 Are connected to each other.
[0081]
Further, the substrate facing each gate of the MOS transistors N 1 to N 4 is connected to each source.
Further, the connection points between the gates and drains of the MOS transistors N 1 and N 2 constituting the load are connected to the same power source.
[0082]
The source of the MOS transistor N 3 is grounded via the direct current source I 1, and the source of the MOS transistor N 4 is grounded via the direct current source I 2 .
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to mathematical expressions as appropriate.
[0083]
Since the oscillation circuit according to the present embodiment is configured for right and left, the operation is analyzed using this fact. Now, assuming that the differential input signals V in and −V in are applied between the gates of the MOS transistors N 1 and N 2 , the transfer function of the loop is obtained below.
[0084]
First, it shows that the output point is a differential output. Given that the input signal is a differential, an output point as seen from the differential input signal V in (source terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (MOS transistor The relationship to the source terminal Vb) of N 2 is expressed by equations (21) and (22). However, hereinafter, the conductances of the MOS transistors N 1 and N 2 constituting the load are equally gm, and the conductances of the MOS transistors N 3 and N 4 constituting the voltage-current conversion unit are gm T.
[0085]
[Expression 21]
[Expression 22]
Here, the sum of the sides of Equations (21) and (22) is taken to obtain Equation (23).
[0088]
[Expression 23]
Thus, an output point as seen from the differential input signal V in (source terminal Va of MOS transistor N 1), the output point in terms of the differential input signal -V in (source terminal Vb of the MOS transistor N 2) difference Therefore, it can be expressed as a differential output with the source terminal Va of the MOS transistor N 1 as the V 0 point and the source terminal Vb of the MOS transistor N 2 as the −V 0 point.
[0090]
FIG. 6 is a circuit diagram of the oscillation circuit shown in FIG. 5 in which the source of the MOS transistor N 1 is V 0 point and the source of the MOS transistor N 2 is −V 0 point.
[0091]
Hereinafter, the operation of the oscillation circuit according to the present embodiment will be described with reference to FIG.
The voltage - the conductance of the MOS transistor N 3, N 4 constituting the current converter as equal gm T, again, determine the transfer function to the output point in terms of the differential input signal V in (V 0 points) And Equation (24) are obtained.
[0092]
[Expression 24]
Next, in order to obtain conditions for the oscillation circuit shown in FIG. 6 to oscillate, when the transfer function T (s) shown in Equation (24) is subjected to inverse Laplace transform to be a time axis function, an intermediate equation (25) ) To obtain Equation (26).
[0094]
[Expression 25]
[Equation 26]
From Equation (26), it can be seen that the condition for the oscillation circuit shown in FIG. 6 to oscillate is Equation (27).
[0097]
[Expression 27]
C 0 / C 1 shown in Expression (27) can take a value range from a very small value to a large value of 1 or more. Therefore, the range of values that can be taken by gm T is expressed by Equation (28).
[0099]
[Expression 28]
Equations (27) and (28) mean that if gm T is slightly larger than gm, the oscillation condition is satisfied, and C 0 can be performed close to 0. Therefore, gm T is expressed by equation (28). This is the fact that the oscillation condition can be satisfied even if it is set to a very small value within a range that satisfies (2).
[0101]
Anyway, if gm T and gm are set under the condition expressed by Equation (28), the circuit shown in FIG. 6 satisfies the oscillation condition, and the loop gain is increased unnecessarily as in the conventional oscillation circuit. There is no need to do.
[0102]
FIG. 7 is a circuit diagram in which an oscillation circuit according to the third embodiment of the present invention is configured using only a P-type MOS transistor (P-MOS).
In the oscillation circuit according to the present embodiment, for convenience of explanation, only an N-type MOS transistor (N-MOS) is used, but an equivalent oscillation circuit is as shown in FIG. A configuration using only P-type MOS transistors (P-MOS) indicated by reference numerals P1 to P4 can be easily made.
[0103]
Further, in the oscillation circuit according to the present embodiment, since all the MOS transistors are configured as N-type, the above formulas (27) and (28) can be realized with sufficient accuracy by the conductance ratio of the MOS transistors. Stability can be given with respect to the oscillation margin, oscillation level, and temperature characteristics of the circuit. Such an effect is the same in the case where all MOS transistors are configured as a P-type as shown in FIG.
[0104]
【Effect of the invention】
As described above, according to the present invention, the voltage-current conversion unit having negative conductance is configured using only MOS transistors unified to a single channel, and the load unit is the same as the resistor or voltage-current conversion unit. Since it is composed of only single-channel MOS transistors, circuit oscillation conditions can be realized with sufficient accuracy by the conductance ratio of MOS transistors without increasing the loop gain unnecessarily as in conventional oscillator circuits. Gives stability with respect to circuit oscillation margin, oscillation level, and temperature characteristics, thereby reducing circuit chip size, lowering power supply voltage, lowering power consumption, improving circuit characteristic variation, and reducing manufacturing costs Is possible.
[0105]
In addition, the switching circuit which is necessary for promoting the inversion of the oscillation output in the conventional oscillation circuit is made unnecessary.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an overall configuration of an oscillation circuit according to a first embodiment of the present invention.
2 is a circuit diagram of the oscillation circuit shown in FIG. 1 when a drain of a MOS transistor N 1 is set to a V 0 point and a drain of a MOS transistor N 2 is set to a −V 0 point.
FIG. 3 is a circuit diagram showing an overall configuration of an oscillation circuit according to a second embodiment of the present invention.
4 is a circuit diagram in the case where the source of the MOS transistor N 1 is set to the V 0 point and the source of the MOS transistor N 2 is set to the −V 0 point in the oscillation circuit shown in FIG. 3;
FIG. 5 is a circuit diagram showing an overall configuration of an oscillation circuit according to a third embodiment of the present invention.
6 is a circuit diagram in the case where the source of the MOS transistor N 1 is set to the V 0 point and the source of the MOS transistor N 2 is set to the −V 0 point in the oscillation circuit shown in FIG. 5;
FIG. 7 is a circuit diagram in which an oscillation circuit according to a third embodiment of the present invention is configured using only a P-type MOS transistor (P-MOS).
FIG. 8 is a circuit diagram showing an overall configuration of a conventional oscillation circuit.
[Explanation of symbols]
C 0/2 , C 1/2 ··· Capacitor, I 1 and I 2 ··· DC current source, N 1 to N 6 ··· N-type MOS transistor (N-MOS), P 1 to P 4 ··· P Type MOS transistor (P-MOS), R 1 ...... resistance, V in , −V in ...... differential input signal
Claims (3)
各々のソースに異なる定電流電源を接続し、各々のゲートを他方のＭＯＳトランジスタのドレインに接続し、各々の基板を自身のソースに接続した同一の導電型チャネルを有する第１ＭＯＳトランジスタ対と、各々のソースが前記第１ＭＯＳトランジスタ対のドレインに接続され、ゲートは自身のドレインに接続される前記導電型チャネルを有する第２ＭＯＳトランジスタ対と、を有する電圧電流変換部と、
前記第１ＭＯＳトランジスタ対のソース間に接続された第１のコンデンサと、
前記第２ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのドレイン側の信号経路と、他方のＭＯＳトランジスタのドレイン側の信号経路との間に接続された第２のコンデンサと、
各々一方の端子が前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される２つの抵抗、または各々のソースが前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される前記導電型チャネルを有する負荷用ＭＯＳトランジスタ対を備えた負荷部と、
を具備し、
前記電圧電流変換部を構成する前記第１ＭＯＳトランジスタ対及び前記第２ＭＯＳトランジスタ対による第１のコンダクタンスは０よりも小さい値に設定されるとともに、前記第１のコンデンサの容量値をＣ 1 ／２、前記第２のコンデンサの容量値をＣ 0 ／２、前記第１のコンダクタンスをｇｍ T 、前記負荷部を構成する前記抵抗の抵抗値をＲ及び前記負荷用ＭＯＳトランジスタ対のコンダクタンスをｇｍとして、
前記負荷部を前記抵抗で構成するときは、発振条件として、
前記負荷部を前記負荷用ＭＯＳトランジスタ対で構成するときは、前記発振条件として、
ことを特徴とする発振回路。In an oscillation circuit that outputs oscillation pulses,
Connect the constant current source that is different for each of the source, connecting the respective gates to the drain of the other MOS transistor, a 1M OS transistor pair having a same conductivity type channel connected to each of the substrate to its source over scan A voltage-to-current converter having a source connected to the drain of the first MOS transistor pair and a second MOS transistor pair having the conductive channel connected to the drain of the first MOS transistor pair;
A first capacitor connected between the source over the scan of the first 1M OS transistor pair,
A drain side of the signal path of one of the M OS transistor of the first 2 MOS transistor pair, a second capacitor connected between the drain side of the signal path of the other M OS transistor,
Two terminals each having one terminal connected to the drain of the second MOS transistor pair and the second capacitor , or each source having the conductivity connected to the drain of the second MOS transistor pair and the second capacitor A load section including a load MOS transistor pair having a type channel;
Equipped with,
While being set to a first conductance is less than 0 according to the first 1MOS transistor pair and said second 2MOS transistor pair constituting said voltage-current conversion unit, the capacitance value of the first capacitor C 1/2, C 0/2 the capacitance value of the second capacitor, the first conductance gm T, the resistance value of the resistor constituting the load unit conductance of the MOS transistor pair for R and the load as gm,
When configuring the load section with the resistor, as an oscillation condition,
When the load unit is composed of the load MOS transistor pair, as the oscillation condition,
An oscillation circuit characterized by that.
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| Publication Number | Publication Date |
|---|---|
| JP2002353784A JP2002353784A (en) | 2002-12-06 |
| JP4945856B2 true JP4945856B2 (en) | 2012-06-06 |
Family
ID=19002241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158541A Expired - Fee Related JP4945856B2 (en) | 2001-05-28 | 2001-05-28 | Oscillator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4945856B2 (en) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3581235A (en) * | 1969-02-19 | 1971-05-25 | Burroughs Corp | Crystal stabilized high frequency transistor multivibrator |
| JPS5578621A (en) * | 1978-12-08 | 1980-06-13 | Nippon Telegr & Teleph Corp <Ntt> | High-stability voltage control multivibrator |
| JPH02281815A (en) * | 1989-04-24 | 1990-11-19 | Hitachi Ltd | Vco circuit and pll circuit, and integrated circuit containing them |
| JPH0360514A (en) * | 1989-07-29 | 1991-03-15 | Nec Corp | Voltage controlled oscillator circuit |
| JPH07288468A (en) * | 1994-04-14 | 1995-10-31 | Unitec Denshi Kk | Feedforward control type phase locked loop circuit |
| JP3221231B2 (en) * | 1994-05-30 | 2001-10-22 | 富士通株式会社 | Voltage controlled oscillator and PLL circuit |
| JP3861356B2 (en) * | 1997-03-10 | 2006-12-20 | ソニー株式会社 | Oscillator circuit |
| NL1005895C2 (en) * | 1997-04-24 | 1998-10-27 | Univ Delft Tech | Resonator with a selection circuit for selecting a resonance mode. |
-
2001
- 2001-05-28 JP JP2001158541A patent/JP4945856B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002353784A (en) | 2002-12-06 |
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| JPS6221404B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080122 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101101 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |