JP4941180B2 - 電子部品及びその製造方法 - Google Patents

Description

本発明は、セラミック多層基板上に電子部品チップが搭載されている電子部品及びその製造方法に関し、より詳細には、金属バンプを用いたフリップチップボンディングにより電子部品チップがセラミック多層基板に搭載されている電子部品及びその製造方法に関する。

従来、電子部品の実装構造の小型化及び薄型化を果たすために、様々な電子部品チップがセラミック多層基板にフリップチップボンディングにより搭載されている（例えば、下記の特許文献１参照）。

特許文献１に記載のような電子部品では、セラミック多層基板の上面に設けられた電極ランドに、電子部品チップの下面に設けられた金属バンプとが接合されている。この場合、金属バンプによる接合を確実に行うには、セラミック多層基板の上面が平坦であることが求められている。

しかしながら、セラミック多層基板は、セラミックス一体焼成技術を用いて得られているため、上面の平坦性は必ずしも充分でないことがあった。そこで、下記の特許文献２では、セラミック多層基板上に、金属バンプが下面に設けられた電子部品チップが搭載されている電子部品において、セラミック多層基板の上面と平行である、ある方向に沿って配置された複数のバンプのうち、少なくとも中央側に配置されているバンプの下方において、セラミック多層基板内に、内部導電膜が設けられている。それによって、セラミック多層基板の上面の平坦性が高められている。

図１４は、特許文献２において、従来例及び実施例におけるバンプ接合部分のセラミック多層基板の上面の高さ位置を示す図である。ここで、横軸のＺ１〜Ｚ５は、セラミック多層基板において、バンプＺ１〜Ｚ５が接合される位置を示している。バンプＺ１及びバンプＺ５がある方向において両端において位置するバンプであり、バンプＺ２〜Ｚ４が中央側に位置するバンプである。また、縦軸のバンプライン上の高低差とは、バンプＺ１，Ｚ５が接合される部分のセラミック多層基板の高さを基準（０μｍ）とし、それに対するセラミック多層基板の高さ位置を示す。

図１４から明らかなように、△で示す従来例では、◆及び■で示す実施例の場合に比べて、中央に位置するバンプＺ３が接合される部分のセラミック多層基板の高さ位置が、バンプＺ１，Ｚ５が接合される部分のセラミック多層基板の高さ位置に比べて低くなっていることがわかる。特に、◆で示す実施例では、中央のバンプＺ３，Ｚ４が接合される部分のセラミック多層基板の高さ位置が、両側のバンプＺ１，Ｚ５が接合されるセラミック多層基板の高さ位置とほぼ同等であり、平坦性が極めて高められていることがわかる。これは、上記◆で示す実施例や■で示す実施例では、バンプ接合部分において、セラミック多層基板内において、バンプの下方に内部導電膜が配置されていることにより、中央側に位置するバンプＺ２〜Ｚ４が接合される部分のセラミック多層基板の高さ位置が高められていることによる。
特開２００２−１００８７７号公報 特開２００５−１１６６２２号公報

特許文献２に記載のように、従来、セラミック多層基板の上面を平坦にすれば、セラミック多層基板の上面に設けられたバンプの高さ位置が揃えられて、従って、電子部品チップの下面に設けられた金属バンプによる接合の電気的接続の信頼性が高められると考えられていた。

しかしながら、セラミック多層基板の上面の平坦性を高めただけでは、金属バンプによる接続の信頼性は十分ではなく、接続不良が生じることのあることが本願発明者により見出された。

本発明の目的は、上述した従来技術の現状に鑑み、セラミック多層基板上に、下面に金属バンプを有する電子部品チップが搭載された電子部品及びその製造方法であって、金属バンプによる電気的接続の信頼性をより一層高めることを可能とする電子部品及びその製造方法を提供することにある。

本発明に係る電子部品は、セラミック多層基板と、前記セラミック多層基板の上面に形成された少なくとも２個の第１の電極ランドと、前記セラミック多層基板の上面に形成された第２の電極ランドとを備え、セラミック多層基板の上面において、該上面と平行なある方向において、少なくとも２個の第１の電極ランド間に前記第２の電極ランドが配置されており、前記セラミック多層基板の上面に実装される電子部品チップであって、下面に前記第１，第２の電極ランドにそれぞれ接合される第１，第２のバンプを有する電子部品チップをさらに備える電子部品において、前記セラミック多層基板の上面に設けられた前記第２の電極ランドが、前記第１の電極ランドよりも高くなるようにセラミック多層基板上面が凸状とされていることを特徴とする。

好ましくは、前記セラミック多層基板は、前記第２の電極ランドの下方に位置する部分に内部導電膜を有する。それによって、第２の電極ランドの高さ位置が第１の電極ランドよりも容易に高くされ、セラミック多層基板の上面が確実に凸状にされる。

好ましくは、前記セラミック多層基板内に、複数の内部導電膜が形成されており、前記第２の電極ランドの下方に位置する内部導電膜の数が、前記第１の電極ランドの下方に位置する内部導電膜の数よりも多くされている。この場合においても、第２の電極ランドの高さ位置を、第１の電極ランドよりも高くなるようにセラミック多層基板上面を確実に凸状にすることができる。

本発明の電子部品では、好ましくは、セラミック多層基板は、セラミックス一体焼成技術により得られたセラミック焼結体からなる。この場合、内部導電膜の位置や数を調整することにより、セラミック多層基板の上面に上方に凸状とすることができる。

上記電子部品チップは特に限定されないが、例えば弾性表面波装置を構成するものが挙げられる。また、上記電子部品チップは、送信側帯域フィルタ及び受信側帯域フィルタを備えた分波器を構成しているものであってもよい。その場合、フリップチップボンディング工法により得られた小型の分波器を１つの電子部品として用意することができる。

好ましくは、第１及び／または第２のバンプの下方において、セラミック多層基板内に配置された遅延線が上記内部導電膜として備えられる。この場合には、遅延線が内蔵された電子部品の電気的接続の信頼性を高めることができる。

本発明に係る電子部品の製造方法は、本発明に従って構成された電子部品の製造方法であって、複数のセラミック層を有する未焼成のセラミック積層体を用意する工程と、前記セラミック積層体を焼成し、上面が凸状とされたセラミック焼結体を得る工程と、前記セラミック積層体の焼成の前または焼成後に、上面に前記第１，第２の電極ランドを形成する工程と、前記第１，第２の電極ランドが上面に形成されたセラミック焼結体からなるセラミック多層基板上に、前記第１，第２のバンプを下面に備える前記電子部品チップを前記第１，第２の電極ランドに前記第１，第２のバンプを接合することにより実装する工程とを備える。

本発明に係る電子部品の製造方法では、好ましくは、前記セラミック積層体を得るにあたり、複数の未焼成のセラミック層と、厚み方向にセラミック層同士が隣り合う界面の少なくとも１つの界面に配置された内部導電膜とを有するセラミック積層体が形成される。従って、内部導電膜の配置により、セラミック積層体を焼成して得られるセラミック多層基板を確実に上面において凸状とすることができる。

より好ましくは、前記セラミック積層体を得るにあたり、複数の未焼成のセラミック層と、厚み方向にセラミック層同士が隣り合う界面の内の少なくとも１つの界面に配置された内部導電膜とを有するセラミック積層体が形成される。

本発明に係る製造方法では、前記複数の内部導電膜の内、少なくとも１つの内部導電膜が、前記第１，第２の電極ランドの高さを調整するためのダミーパターン膜であってもよい。ダミーパターン膜の形成により、セラミック多層基板の上面を凸状とすることが容易となる。

本発明に係る電子部品では、電子部品チップの下面に設けられた第１，第２のバンプに接合されるセラミック多層基板上面の第１，第２の電極ランドにおいて、第２の電極ランドが第１の電極ランドよりも高くなるようにセラミック多層基板上面が凸状とされているので、セラミック多層基板の上面が平坦な場合に比べて、バンプによる電子部品チップの電極ランドに対する電気的接続の信頼性を効果的に高めることができる。これは、バンプ接続による応力が、中央側のバンプにおいて、両端に位置するバンプよりも大きく加わりがちであるため、セラミック多層基板の上面を凸状とすることにより、中央側のバンプに加わる応力を低減することができ、それによって、第１のバンプ及び第２のバンプに加わる応力の差を小さくすることができることによる。

従って、本発明によれば、金属バンプを用いたフリップチップボンディング工法により得られる電子部品における電気的接続の信頼性を効果的に高めることが可能となる。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図１は、本発明の第１の実施形態に係る電子部品を示す正面断面図である。

電子部品１は、セラミック多層基板２と、セラミック多層基板２上に搭載された電子部品チップ３と、枠材４とを有する。なお、特に図示はしないが、枠材４で囲まれた開口を閉成するように、枠材４上に適宜の材料からなる蓋材が取り付けられる。

セラミック多層基板２は、複数のセラミック層５〜７を積層した構造を有する。セラミック層５，６間及びセラミック層６，７間には、それぞれ、内部導電膜８，９が形成されている。

セラミック多層基板２は、適宜の絶縁性セラミック材料または誘電体セラミック材料を含むセラミックグリーンシートと、Ａｇ、Ｃｕ及びＷなどの適宜の金属からなる内部導電膜８，９とを積層し、セラミックス一体焼成技術により焼成されたセラミック焼結体により構成されている。

なお、枠材４は、アルミナなどの絶縁性セラミックスあるいは適宜の誘電体セラミックスからなる。好ましくは、枠材４は、セラミック多層基板２と同じセラミック材料により形成される。枠材４は、セラミック多層基板２と同時に焼成されてもよく、あるいはセラミック多層基板２を得た後に、枠材４をセラミック多層基板２上に接着剤などを用いて接着してもよい。

セラミック多層基板２の上面２ａ上には、ある方向に沿って、第１の電極ランド１１、第２の電極ランド１２及び第１の電極ランド１３がこの順序で設けられている。すなわち、ある方向において、少なくとも２つの第１の電極ランド１１，１３間において、１以上の第２の電極ランド１２が配置されている。

第２の電極ランド１２の高さが、第１の電極ランド１１，１３の高さよりも高くなるように、セラミック多層基板２の上面２ａが、凸状とされている。従って、第２の電極ランド１２の高さが、第１の電極ランド１１，１３よりも高くされている。

他方、セラミック多層基板２上に電子部品チップ３が搭載されている。電子部品チップ３は、下面に電極３ａ〜３ｃを有し、電極３ａ〜３ｃ上に、パンプ１４〜１６が設けられている。これらのパンプ１４〜１６が、電極ランド１１〜１３に接合されるようにして、すなわち、フリップチップボンディングにより、電子部品チップ３がセラミック多層基板２上に実装されている。

上記パンプ１４〜１６は、適宜の金属からなる。このような金属としては、Ａｕ、Ａｇ、Ｃｕ、Ｐｂなどの金属もしくは合金が挙げられる。

上記パンプ１４〜１６は、電極ランド１１〜１３に接合されるように、前述したある方向に沿って順に配置されている。

本実施形態では、上記内部導電膜８，９が中央側に位置している第２の電極ランド１２の下方に位置しており、第１の電極ランド１１，１３の下方には、内部導電膜が形成されていない。従って、セラミックス一体焼成技術によりセラミック多層基板２を得た場合、上記内部導電膜８，９の存在により、セラミック多層基板２の上面２ａの中央が上方に凸とされる。よって、第２の電極ランド１２の高さが、第１の電極ランド１１，１３の高さよりも高くされている。

そして、本実施形態ては、第２の電極ランド１２の高さが第１の電極ランド１１，１３の高さよりも高くされているため、パンプ１４〜１６と電極ランド１１〜１３との電気的接続の信頼性が高められる。

この点については、後ほど詳述することにする。

なお、電子部品チップ３を構成する電子部品１は特に限定されないが、本実施形態では、送信側周波数帯域が８２４〜８４９ＭＨｚ（帯域幅は２５ＭＨｚ）、受信側周波数帯域が８６９〜８９４ＭＨｚ（帯域幅は２５ＭＨｚ）であるＡＭＰＳ用分波器が構成されている。ここでは、送信側帯域と受信側帯域の間隔が２０ＭＨｚと狭い。従って、送信側帯域及び受信側帯域のいずれにおいても、相手側の帯域において十分な減衰量を有し、かつフィルタ特性の急峻性が求められる。このような特性を満たすものとして、本実施形態では、図２に示す回路構成が採用されている。すなわち、電子部品チップ３は、送信側帯域フィルタ２１及び受信側帯域フィルタ２２を有する。各帯域フィルタは、複数の直列腕共振子と複数の並列腕共振子とを有するラダー型フィルタで構成されている。なお、直列腕共振子及び並列腕共振子は、いずれも弾性表面波共振子により構成されている。

また、電子部品チップ３は、アンテナ端子２４を有し、アンテナ端子２４に、送信側帯域フィルタ２１が接続されている。また、アンテナ端子２４には、位相整合用回路２５を介して受信側帯域フィルタ２２が接続されている。

図２では、送信側帯域フィルタ２１及び受信側帯域フィルタ２２は、いずれも、ラダー型の回路構成を有する弾性表面波フィルタ装置により構成されている。もっとも、送信側帯域フィルタ２１及び受信側帯域フィルタ２２の構成については特に限定されない。

なお、上記電子部品１の製造に際しては、上記セラミック多層基板２を構成する複数の複数のセラミック層５〜７を形成するためのセラミックグリーンシートを内部導電膜８，９を介して積層し、セラミック積層体を用意する。このセラミック積層体を焼成することにより、上面が中央において凸状とされたセラミック焼結体を得ることができる。このセラミック焼結体の上面に、電極ランド１１〜１３を形成することにより、セラミック多層基板２を得ることができる。なお、セラミック焼結体を得るに先立ち、上面に第１，第２の電極ランド１１〜１３を形成し、しかる後、焼成を行い、セラミック多層基板２を得てもよい。

第１，第２の電極ランド１１〜１３の形成は、導電ペーストの塗布・焼付け、あるいは蒸着、めっきもしくはスパッタリングなどの薄膜形成方法により適宜行い得る。

最後に、上記セラミック多層基板２上に、バンプ１４〜１６を下面に備える電子部品チップ３を第１，第２の電極ランド１１〜１３にバンプ１４〜１６が接合されるように実装すればよい。

次に、図１に示した実施形態の電子部品１において、バンプ１４〜１６と電極ランド１１〜１３との電気的接続の信頼性が高められることを、図３〜図５を参照して説明する。

図３は、参考のために用意した電子部品１０１を示す正面端面図である。この電子部品１０１では、上面が平坦なセラミック多層基板１０２上に電子部品チップ１０３が搭載されている。セラミック多層基板１０２の上面が平坦となるように、第２の電極ランド１２の下方に内部導電膜が存在しない。その他の点は、上記実施形態の電子部品１と同様であるため、相当の部分には相当の参照番号を付することとする。

上記参考例の電子部品１０１では、セラミック多層基板１０２の上面が平坦である。従来、このような上面１０２ａが平坦であれば、バンプ１４〜１６と電極ランド１１〜１３との電気的接続の信頼性が高められると考えられていた。

しかしながら、現実には、上面１０２ａが平坦なセラミック多層基板１０２を用いたとしても、電気的接続の信頼性が損なわれることがあった。

そこで、本願発明者は、セラミック多層基板の上面を平坦ではなく、反っている場合に、ボンディング後に熱衝撃を加えてバンプに加わる応力シミュレーションをした。中央の第２のバンプ１５に加わる応力がセラミック多層基板の上面の反りにより影響されること、またこの応力が、両側の第１のバンプ１４，１６に比べて第２のバンプ１５に大きく加わることを見出した。

そこで、もっとも大きな応力が加わりがちな中央の第２のバンプ１５について、同様にしてボンディング後のバンプ１５に加わる応力シミュレーションすることによりセラミック多層基板１０２の反りの状態の影響を求めた。結果を図４に示す。図４は、セラミック多層基板１０２のように、上面が平坦な場合、セラミック多層基板の上面が凹状である場合、または上記実施形態のように上方に凸状である場合のバンプ１５に加わる応力を示す図である。中央の０μｍは、参考例のように、セラミック多層基板の上面が平坦である場合の結果を示す。これに対して、−２
μｍは、バンプ１５の高さが、上記参考例の場合よりも２μｍ低い場合、言い換えれば、セラミック多層基板上面が凹状となるように反った場合の結果を示す。

図５は、上記バンプ１４〜１６が接続される位置における第１，第２の電極ランド１１〜１３の高さ位置を模式的に示す図である。

図４から明らかなように、セラミック多層基板の上面が凹状となっている場合、すなわち第２の電極ランド１２の高さが第１の電極ランド１１，１３よりも低い場合、第２のバンプ１５に大きな応力が加わっていることがわかる。

これに対して、＋３μｍの場合、すなわちセラミック多層基板の上面が上記実施形態のように上方に凸状とされている場合には、第２のバンプ１５に加わる応力が小さくなることがわかる。すなわち、セラミック多層基板２のように、上面２ａが上方に凸とされている場合、上面が平坦なセラミック多層基板１０２を用いた場合よりも、中央に位置する第２のバンプ１５に加わる応力が小さくなっていることがわかる。

従って、上記実施形態のように、セラミック多層基板２において、上面が凸状とされており、それによって、第２の電極ランド１２の高さが第１の電極ランド１１，１３よりも高くされている場合、バンプ１５に熱衝撃などにより加わる応力を小さくすることができる。それによって、最も大きな応力が加わるバンプ１５への応力を小さくすることができ、電気的接続の信頼性を高めることができる。これをシミュレーションに基づき説明する。

上記実施形態の電子部品及びセラミック多層基板の上面が平坦な従来の電子部品及び逆に、セラミック多層基板の上面が凹状とされているセラミック多層基板を用いた各電子部品について熱衝撃を加えて、中央に位置する第２のバンプに加わる応力シミュレーションした。すなわち、熱衝撃として、２５℃から８５℃への温度変化及び２５℃から−４０℃への温度変化を各電子部品に加えた。そして、上記中央のバンプに加わる応力、すなわち電子部品チップをセラミック多層基板から引き離す方向の力を応力シミュレーションにより求めた。結果を下記の表１に示す。

表１から明らかなように、セラミック多層基板２の上面が上方に凸である場合に、第２のバンプ１５に加わる応力は最も小さく、セラミック多層基板２の上面が平坦な場合であるよりも加わる応力が小さいことがわかる。

なお、上記セラミック多層基板２内形成される内部導電膜としては、異なる部分を電気的に接続する配線パターンにより限らず、上記遅延線であってもよく、あるいは、インダクタンスや容量を構成するための内部導電膜であってもよい。

また、上記実施形態では、内部導電膜８，９が第２の電極ランド１２の下方に設けられていたが、図６に示すように、第２の電極ランド１２の下方に１つの内部導電膜８のみが設けられてもよい。この場合には、内部導電膜の数が少なくなるため、第２の電極ランド１２の高さが、上記実施形態の場合に比べて低くなる。もっとも、第２の電極ランド１２の下方にのみ内部導電膜が存在しない比較例に比べれば、第２の電極ランド１２の高さを高くすることができる。

図７は、上記実施形態、図６に示した変形例及びセラミック多層基板の上面が平坦な従来例のそれぞれにおける第２の電極ランド１２と第１の電極ランド１１，１３との高低差を示す図である。

なお、上記実施形態では、第２の電極ランド１２の下方に内部導電膜９，１０が設けられており、両側の第１の電極ランド１１，１３の下方に内部導電膜が設けられておらず、それによってセラミック多層基板２の上面が上方に凸とされていた。しかしながら、図８に示すように、第２の電極ランド１２の下方に内部導電膜８，９が形成されているだけでなく、第１の電極ランド１１，１３の下方に内部導電膜１０が形成されてもよい。すなわち、中央側に位置する第２の電極ランド１２の下方に位置する内部導電膜の数を、両側に位置する第１の電極ランド１１，１３の下方の内部導電膜の数よりも多くすればよく、その場合においても、セラミック多層基板２の上面を上方に凸とすることができる。

なお、複数のバンプ及び電極ランドが並べられている方向において、上記第１の電極ランド１１，１３とは、該方向においてセラミック多層基板２の端部に近い側に位置する電極ランドを言い、中央側に位置する第２の電極ランド１２とは、端部よりも該方向においてセラミック多層基板２の上面において中央に近い側に位置する電極ランドを言うものとする。

図１では、多数の金属バンプのうち３個のバンプ１４〜１６が配置されている部分のみを断面図で略図的に示したが、電子部品チップ３が搭載されるセラミック多層基板２は、実際には、より複雑な構造を有している。これを図９〜図１２を参照して説明する。

図９は、セラミック多層基板２の上面２ａの模式的平面図であり、図１０は、セラミック層５，６内の界面における高さ位置の模式的平面断面図であり、図１１は、セラミック層６，７内の界面における高さ位置の模式的平面断面図である。また、図１２は、セラミック多層基板２の下面を上方から見た模式的平面図である。

図９に示すように、セラミック多層基板２の上面２ａにおいては、電極ランド３１〜３８が形成されている。各電極ランド３１〜３８に、１個または複数個のバンプが接合される。すなわち、図５のＸ１〜Ｘ２４で示される位置に、電子部品チップ側のバンプが接合される。言い換えれば、２４個のバンプがセラミック多層基板２の上面２ａに接合されることになる。

なお、Ｘ１〜Ｘ１２で示される位置に接合されるバンプは、受信側帯域フィルタ２２に対応し、Ｘ１３〜Ｘ２４で示される位置に接合されるバンプは、送信側帯域フィルタ２３に対応している。

なお、図９〜図１３におけるＡ１〜Ａ８及びＢ１〜Ｂ４及びＡ８〜Ａ１１、Ｃ１〜Ｃ６は、それぞれ、セラミック多層基板に設けられたビアホールを示す。

セラミック多層基板２において、位置Ｘ１〜Ｘ２４に接合されるバンプは以下のように接続されている。

送信側入力端子：Ｘ２４のバンプ
送信側出力端子：Ｘ１３のバンプ，Ｘ１８のバンプ
送信側アース端子：Ｘ１４のバンプ〜Ｘ１７のバンプ及びＸ１９のバンプ〜Ｘ２３のバンプ
受信側入力端子：Ｘ４のバンプ
受信側出力端子：Ｘ２のバンプ
受信側アース端子：Ｘ１のバンプ，Ｘ３のバンプ，Ｘ５のバンプ〜Ｘ１２のバンプ
また、信号の経路は以下の通りとなる。

ビアホールＡ１→ビアホールＡ２→ビアホールＡ３→ビアホールＡ４→ビアホールＡ５→ビアホールＡ６→ビアホールＡ７（遅延線）
ビアホールＡ８→ビアホールＡ９→ビアホールＡ１０→ビアホールＡ１１→アンテナ端子
ビアホールＢ１→ビアホールＢ２→ビアホールＢ３→ビアホールＢ４→受信側端子
ビアホールＣ１→ビアホールＣ２→ビアホールＣ３→ビアホールＣ４→ビアホールＣ５→ビアホールＣ６→送信側端子
本実施形態では、セラミック多層基板２は、実際には上記のように構成されている。この場合、前述したように、セラミック多層基板２の上面においては、多数の位置Ｘ１〜Ｘ２４にバンプが接合される。そして、本発明では、セラミック多層基板の上面に平行なある方向に沿って配置された複数のバンプにおいて、電子部品チップの信号側に対応するバンプの下方に少なくとも１層に内部導電膜が設けられればよい。これをより具体的に説明する。

なお、本実施形態では、図１１及び図１２に示されているように、内部導電膜の１つとして、長さが長くなるように蛇行された導電膜２６，２７からなる遅延線が形成されている。このような遅延線をセラミック多層基板２内に形成した構造において、該遅延線を、前述した第１の電極ランドの下方に位置させることにより、第２の電極ランド１２の高さを高くしてもよい。

また、遅延線ではなく、図１１に示されているダミーパターン２８を設けて、上方の電極ランドの位置を高くしてもよい。ダミーパターン２８とは、遅延線や接続配線などの電気的機能を有しない内部導電膜をいうものとする。

なお、図１０〜図１３は、セラミック多層基板２内の内部導電膜やバンプが接合される部分の一例を示すものであり、本発明においては、セラミック多層基板２内の内部導電膜の形状については特に限定されず、また、セラミック多層基板２の上面に接合されるバンプの位置も、図示の構造に限定されるものではない。

図１及び図４では、３個のバンプ１４〜１６が設けられている単純化されたサンプルにおいて検討した結果を示したが、図１３は、図９〜図１２に示した積層構造を有する具体的なセラミック多層基板を用いた場合の実験結果を示す。ここでは、下記の表２に示すように、セラミック層６上及びセラミック層７上に形成されている内部導電膜と上方において接合されるバンプとの重なり度合を、〇、△及び×の記号で下記の表２に表す。

表２において、「層６上」及び「層７上」は、セラミック層６上の内部導電膜及びセラミック層７上の内部導電膜と、上方バンプとの重なり具合を示すものとする。ここで、表２のＸ１〜Ｘ５は、それぞれ、図９において、破線で示す方向Ｅに沿って順に配置されるバンプ接合位置である。

表２における〇は、電極ランドの下方の全領域に内部導電膜が重なり合っている部分がある場合を示し、△は、電極ランドの下方に内部導電膜の一部が重なり合っている部分がある場合を示し、×は、該当する電極ランドの下方に内部導電膜が存在しない場合を示す。

そして、図１３は、上記サンプル４１〜４５のセラミック多層基板２を用いた場合の上面の位置Ｘ１〜Ｘ５でバンプが接続される各電極ランドの高さをレーザー変位計で測定した結果を示す。なお、この測定結果は、同じサンプル１０個において測定した結果の平均値を示す。

図９から明らかなように、サンプル４１〜４３及びサンプル４５では、セラミック多層基板の上面の中央の位置Ｘ２、Ｘ３、Ｘ４の各電極ランドのうち、少なくとも１つの電極ランドが、両端の位置Ｘ１、Ｘ５の電極ランドよりも下方に位置していることがわかる。すなわち、セラミック多層基板の上面が凹状であることがわかる。従って、サンプル４１〜４３及びサンプル４５では、中央側にの位置Ｘ２〜Ｘ４のバンプに加わる応力が大きくなる。

これに対して、サンプル４４では、中央側の位置Ｘ２〜Ｘ４の電極ランドの全ての高さが、両端の位置Ｘ１，Ｘ５の第１の電極ランドの高さよりも高くなっている。従って、中央側に位置する第２の電極ランドに加わる応力が低くなり、それによって、各バンプによる電気的接続の信頼性が効果的に高められる。

本発明の一実施形態に係る電子部品を示す略図的正面断面図である。 本実施形態の電子部品の回路構成を示す回路図である。 参照例として用意した両面が平坦なセラミック多層基板を用いた電子部品の略図的正面断面図である。 セラミック多層基板の上面が凹状、平坦及び凸状である場合の各中央の第２のバンプに加わる応力の大きさを示す図である。 図１に示した実施形態において、第１，第２の電極ランドの高さ位置を示す図である。 第１の実施形態の変形例に係る電子部品を示す正面断面図である。 第１の実施形態、変形例並びに上面が平坦なセラミック多層基板を用いた従来の電子部品のそれぞれにおける第２の電極ランドと、第１の電極ランドとの高低差を示す図である。 第１の実施形態のさらに他の変形例に係る電子部品を説明するための略図的正面断面図である。 第１の実施形態で用いられているセラミック多層基板のより具体的な構造を説明するための平面図である。 第１の実施形態で用いられているセラミック多層基板の中間高さ位置の模式的平面図である。 図１に示した実施形態で用いられているセラミック多層基板の中間高さ位置の模式的平面断面図であり、図１０に示されている部分よりも下方に部分を示す図である。 図１に示した実施形態で用いられているセラミック多層基板の下面の電極構造を模式的に示す平面図である。 第１の実施形態に係る電子部品と、比較のために用意した比較例の電子部品としてのサンプル４１〜４５における各電極ランドＸ１〜Ｘ５に加わる応力を示す図である。 先行技術に記載の実施形態及び従来例の電子部品におけるバンプ位置とバンプ接合位置の高さ関係を示す図である。

符号の説明

１…電子部品
２…セラミック多層基板
２ａ…上面
３…電子部品チップ
３ａ〜３ｃ…電極
４…枠材
５〜７…セラミック層
８〜１０…内部導電膜
１１，１３…第１の電極ランド
１２…第２の電極ランド
１４，１６…第１のバンプ
１５…第２のバンプ
２１…送信側帯域フィルタ
２２…受信側帯域フィルタ
２３…送信側帯域フィルタ
２４…アンテナ入力端子
２５…位相整合用回路
３１〜３８…電極ランド
Ｘ１〜Ｘ５…バンプ接合位置またはランド

Claims (7)

1. セラミック多層基板と、前記セラミック多層基板の上面に形成された少なくとも２個の第１の電極ランドと、前記セラミック多層基板の上面に形成された第２の電極ランドとを備え、
   セラミック多層基板の上面において、該上面と平行なある方向において、少なくとも２個の第１の電極ランド間に前記第２の電極ランドが配置されており、
   前記セラミック多層基板の上面に実装される電子部品チップであって、下面に前記第１，第２の電極ランドにそれぞれ接合される第１，第２のバンプを有する電子部品チップをさらに備える電子部品において、
   前記セラミック多層基板の上面に設けられた前記第２の電極ランドが、前記第１の電極ランドよりも高くなるようにセラミック多層基板上面が凸状とされており、
   前記セラミック多層基板が、前記第２の電極ランドの下方に位置する部分に内部導電膜を有し、
   前記内部導電膜が、前記第１，第２の電極ランドの高さを調整するためのダミーパターン膜であることを特徴とする、電子部品。
2. 前記セラミック多層基板内に、複数の内部導電膜が形成されており、前記第２の電極ランドの下方に位置する内部導電膜の数が、前記第１の電極ランドの下方に位置する内部導電膜の数よりも多くされている、請求項１に記載の電子部品。
3. 前記セラミック多層基板が、セラミックス一体焼成技術により得られたセラミック焼結体からなる、請求項１または２に記載の電子部品。
4. 前記電子部品チップが、弾性表面波装置である、請求項１〜３のいずれか１項に記載の電子部品。
5. 前記電子部品チップが、送信側帯域フィルタ及び受信側帯域フィルタを備えた分波器を構成している電子部品チップである、請求項１〜４のいずれか１項に記載の電子部品。
6. 前記第１及び／または第２の電極ランドの下方において、前記セラミック多層基板内に配置された遅延線を前記内部導電膜として備える、請求項５に記載の電子部品。
7. 請求項１〜６のいずれか１項に記載の電子部品の製造方法であって、
   複数の未焼成のセラミック層と、厚み方向にセラミック層同士が隣り合う界面の内の少なくとも１つの界面に配置され、少なくとも１つが第１，第２の電極ランドの高さを調整するためのダミーパターン膜である内部導電膜とを有するセラミック積層体を用意する工程と、
   前記セラミック積層体を焼成し、上面が凸状とされたセラミック焼結体を得る工程と、
   前記セラミック積層体の焼成の前または焼成後に、上面に前記第１，第２の電極ランドを形成する工程と、
   前記第１，第２の電極ランドが上面に形成されたセラミック焼結体からなるセラミック多層基板上に、前記第１，第２のバンプを下面に備える前記電子部品チップを前記第１，第２の電極ランドに前記第１，第２のバンプを接合することにより実装する工程とを備える、電子部品の製造方法。
   

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