JP2005116622A - 電子部品 - Google Patents

Abstract

【課題】 バンプによりセラミック多層基板に電子部品チップが搭載されている電子部品であって、複数のバンプによる電気的接続の信頼性が優れた電子部品を提供する。
【解決手段】 セラミック多層基板２の上面２ａ上に、複数のバンプ１４〜１６を用いて電子部品チップ３が搭載されており、該セラミック多層基板２において、セラミック多層基板２の上面と平行なある方向に配置された複数のバンプ１４〜１６の内、少なくとも中央に配置されているバンプ１５の下方において、少なくとも１つの層に内部導電膜９，１２が配置されている、電子部品。
【選択図】 図１

Description

本発明は、セラミック多層基板上に電子部品チップが搭載されている電子部品に関し、より詳細には、金属バンプを用いたフリップチップボンディングにより電子部品チップがセラミック多層基板に搭載されている電子部品に関する。

従来、弾性表面波素子などの振動部分を有する電子部品チップは、様々なパッケージ構造を用いて製品化されている。この種の電子部品の一例として、電子部品チップがセラミック多層基板上にフリップチップボンディングにより搭載されている構造を有するものが存在する（例えば、下記の特許文献１）。

図１５は、この種の従来の電子部品の一例を示す略図的正面断面図である。

電子部品１０１では、セラミック多層基板１０２上に、電子部品チップ１０３が金属バンプ１０４〜１０６を用いてフリップチップボンディング工法（ＦＣＢ工法）により搭載されている。

セラミック多層基板１０２は、複数のセラミック層を１０２ａ，１０２ｂを有する。また、セラミック層１０２ａ，１０２ｂ間には、内部導電膜１０７，１０８が配置されている。内部導電膜１０７，１０８は、セラミック多層基板１０２において、コンデンサなどの電子部品及び遅延線として機能する機能部分を構成するため、あるいは電子部品１０１の内部配線を構成するために設けられている。

内部導電膜１０７，１０８は、セラミック層１０２ａ，１０２ｂとともに、セラミック一体焼成技術で構成されている。このセラミック多層基板は１０２の上面１０２ｃ上に、バンプ１０４〜１０６を用いて上記電子部品チップ１０３が搭載されている。なお、１０９は、枠材を示す。この枠材１０９の上方開口を閉成するように、図示しない蓋材が取り付けられる。
特開２００２−１００８７７号公報

上述した電子部品１０１では、電子部品チップ１０２がＦＣＢ工法によりセラミック多層基板１０２上に搭載されている。この場合、セラミック多層基板１０２の上面１０２ｃが平坦であることが強く求められる。上面１０２ｃの平坦性が十分でないと、バンプ１０４〜１０６を利用した電子部品チップ１０３と、セラミック多層基板１０２の上面１０２ａ上に設けられた電極ランド（図示せず）との電気的接続の信頼性が低下する。

特に、ＦＣＢ工法で電子部品チップ１０３が搭載されている場合、１つのバンプにおいて接合が外れた場合においても、電子部品１０１の特性が不良となる。従って、全てのバンプ１０４〜１０６において、十分な接合信頼性を有することが強く求められる。ところが、従来のセラミック多層基板１０２は、セラミック一体焼成技術を用いて構成されており、焼成時の反りなどにより、上面１０２ｃの平坦性が必ずしも十分でないことがあった。そのため、上面１０２ｃの高さがばらつき、電子部品チップ１０３のバンプ１０４〜１０６による電気的接続の信頼性が十分でないことがあった。

本発明の目的は、上述した従来技術の欠点を解消し、バンプを用いたフリップチップボンディングにより電子部品チップがセラミック多層基板に搭載されている電子部品であって、電子部品チップの電気的接続の信頼性が効果的に高められた電子部品を提供することにある。

本発明は、少なくとも１つの層に少なくとも１つの内部導電膜が形成されているセラミック多層基板と、前記セラミック多層基板上に複数のバンプにより接合されている電子部品チップとを備え、前記複数のバンプが、セラミック多層基板の上面に平行なある方向に配置されている電子部品において、前記セラミック多層基板の上面と平行なある方向に配置された複数のバンプの内、少なくとも中央に配置されているバンプの下方において、セラミック多層基板の少なくとも１つの層に前記内部導電膜が配置されていることを特徴とする。

本発明に係る電子部品のある特定の局面では、全てのバンプの下方位置に、それぞれ、少なくとも１つの層に前記内部導電膜が配置されている。

また、本発明に係る電子部品の他の特定の局面では、セラミック多層基板は、セラミック一体焼成技術により得られたセラミック焼結体により構成されている。

本発明に係る電子部品のさらに他の特定の局面では、上記電子部品チップが弾性表面波装置である。

本発明に係る電子部品のさらに別の特定の局面では、上記電子部品チップが、圧電薄膜共振部品である。

本発明に係る電子部品のさらに他の特定の局面では、上記電子部品チップは、送信側帯域フィルタ及び受信側帯域フィルタを備えたディプレクサを構成している電子部品である。

本発明に係る電子部品のさらに他の特定の局面では、前記バンプの下方において、セラミック多層基板の少なくとも１つの層に配置されている内部導電膜が遅延線を構成している。

本発明に係る電子部品では、フリップチップボンディング工法により、複数のバンプによりセラミック多層基板上に電子部品チップが搭載されている電子部品において、セラミック多層基板の上面と平行なある方向に沿って配置された複数のバンプの内、少なくとも中央に配置されているバンプの下方において、少なくとも１つの層に内部導電膜が配置されている。セラミック多層基板の反りが発生している場合、反りの影響はセラミック多層基板の中央側において、セラミック多層基板の外側領域よりも大きい。本発明の電子部品では、反りの影響が大きいセラミック多層基板の中央側において、バンプの下方に確実に内部導電膜が配置されているため、中央部分におけるセラミック多層基板の上面の高さ位置が十分な高さとされる。他方、セラミック多層基板の反りの影響はさほど受けない。従って、中央領域においてセラミック多層基板の上面の高さ位置が十分高くされ、すなわち、セラミック多層基板の反りが内部導電膜の存在により中央領域において是正されるため、セラミック多層基板上に、複数のバンプにより電子部品チップが確実に電気的に接続されている。よって、電気的接続の信頼性に優れた電子部品を提供することが可能となる。

複数のバンプの内、全てのバンプの下方位置に、それぞれ、少なくとも１つの層に内部導電膜が配置されている場合には、各バンプが配置されている部分の下方に必ず内部導電膜が存在するため、セラミック多層基板の上面の平坦性をより一層高めることができる。

セラミック多層基板が、セラミック一体焼成技術により得られたセラミック焼結体により構成されている場合、通常、焼成時の反りにより、セラミック多層基板の上面の平坦性が損なわれることがある。しかしながら、本発明によれば、内部導電膜が複数のバンプの内、少なくとも中央に配置されているバンプの下方に設けられているため、上記反りの影響を確実に緩和することができる。

電子部品チップが、弾性表面波装置である場合には、本発明に従って電気的接続の信頼性に優れた弾性表面波装置内蔵電子部品を提供することができる。

電子部品チップが、圧電薄膜共振部品チップである場合には、本発明に従って電気的接続の信頼性に優れた圧電薄膜共振部品チップ内蔵電子部品を提供することができる。

電子部品チップが、送信側帯域フィルタ及び受信側帯域フィルタを備えた分波器を構成している電子部品である場合には、本発明に従って電気的接続の信頼性に優れた分波器を提供することができる。

以下、本発明の具体的な実施形態を、図面を参照しつつ、説明することにより、本発明を明らかにする。

先ず、図１５に示した従来の電子部品１０１において、電気的接続の信頼性が損なわれる原因について説明する。

電子部品１０１では、セラミック多層基板１０２の上面１０２ｃが平坦でなく、そのため、バンプ１０４〜１０６により電気的接続の信頼性が損なわれることがあった。一般に、セラミック多層基板１０２などにおいて、上面１０２ｃの平坦性が損なわれるのは、焼成時のセラミックの収縮による反りや内部導電膜の配置等による。図１６は、電子部品１０１において、セラミック多層基板１０２の上面の高さ位置がバンプ１０４〜１０６が接合される部分において異なることを示す図である。図１５から明らかなように、バンプ１０４，１０６の下方には、内部導電膜１０７，１０８が配置されているのに対して、バンプ１０５の下方には内部導電膜は配置されていない。この結果、図１６から明らかなように、中央のバンプ１０５が搭載される部分の高さ位置が、外側のバンプ１０４，１０６が搭載される部分よりも低くなる。このような場合、バンプ１０５のセラミック多層基板１０２の上面の電極ランド（図示せず）との電気的接続の信頼性が損なわれることがあった。特にバンプ１０５が、電子部品チップの入力側または出力側、つまり信号側に対応するバンプであるときは、電子部品１０１の特性不良の問題は大きなものとなる。本発明は、このような問題を解決するためになされたものである。

図１は、本発明の第１の実施形態に係る電子部品を示す正面断面図である。

図１に示すように、電子部品１は、セラミック多層基板２とセラミック多層基板２上に搭載された電子部品チップ３と、枠材４とを有する。

セラミック多層基板２は、複数のセラミック層５〜７を積層した構造を有する。セラミック層５，６間及びセラミック層６，７間には、それぞれ、内部導電膜８〜１０，１１〜１３が形成されている。

セラミック多層基板２は、適宜の絶縁性セラミック材料または誘電体セラミック材料を含むセラミックグリーンシートと、Ａｇ、Ｗ、及びＣｕなどの適宜の金属からなる内部導電膜８〜１３とを積層し、セラミック一体焼成技術により焼成されたセラミック焼結体により構成されている。

このようなセラミック多層基板２では、上面２ａにおいて、セラミックの焼成に際しての収縮により前述した歪みが生じ、上面２ａの平坦性が損なわれることがある。

しかしながら、本実施形態の電子部品チップ１では、バンプによる電気的接続の信頼性が効果的に高めれる。

すなわち、電子部品チップ３は、バンプ１４〜１６を用いて、セラミック多層基板２ａ上の電極ランド（図示せず）に電気的に接続されている。バンプ１５は、電子部品チップの信号側に対するバンプである。ここで、金属バンプ１４〜１６は、Ａｕ、Ａｇ、Ｃｕ、Ｐｂなどの適宜の金属もしくは合金により構成されている。バンプ１４〜１６は、セラミック多層基板２の上面２ａに対して、平行なある方向に沿って、図１では横方向に沿って配置されている。そして、バンプ１４の下方位置であってセラミック多層基板２内に内部導電膜８，１１が、中央のバンプ１５の下方位置であってセラミック多層基板２内に内部導電膜９，１２が、バンプ１６の下方位置であってセラミック多層基板２内に内部導電膜１０，１３がそれぞれ配置されている。内部導電膜８〜１３は、前述した金属により構成されており、従って内部導電膜８〜１３が設けられている部分においては、セラミック多層基板２の上面２ａは平坦となる。そのため、バンプ１４〜１６による電気的接続の信頼性が効果的に高められる。

セラミック多層基板では、焼成時のセラミックの収縮に加えて、内部導電膜の配置がセラミック多層基板の上面の平坦性に影響する。本実施形態の電子部品１は、この点に着目し、バンプの下方、特に電子部品チップの信号側に対応するバンプの下方に、内部導電膜を位置させることにより、セラミック多層基板の上面の平坦性を良くし、バンプによる電気的接続の信頼性を高めたことに特徴を有する。すなわち、図２に示すように、バンプ１４〜１６が設けられている部分におけるセラミック多層基板２の上面２ａの高さ位置は、本実施形態ではほぼ等しくされる。これは、バンプ１４〜１６の下方に、それぞれ内部導電膜８，１１、９，１２、１０，１３が設けられているためである。

もっとも、本実施形態のように、全てのバンプ１４〜１６の下方に、少なくとも１層において内部導電膜が配置されている場合、セラミック多層基板２の上面２ａをより一層確実に平坦化することができ、好ましい。

また、本実施形態では、バンプ１４〜１６の下方の全ての層に内部導電膜９，１２が設けられていたが、内部導電膜は、少なくとも１つの層に設けられてさえおればよい。

なお、内部導電膜８〜１３は、セラミック多層基板２において、積層コンデンサ及び遅延線などの電子部品として機能する機能部分を構成するための内部電極であってもよく、あるいは、内部配線を構成する部分であってもよい。さらに、内部導電膜８〜１３は、電極や配線として機能するものに限定されず、上記平坦性を高めるためのダミーの導電膜として形成されていてもよい。

前述した従来の電子部品１０１では、中央のバンプ１０５の下方に内部導電膜が存在しない。従って、セラミック多層基板１０２の上面１０２ｃの平坦性が損なわれ、それによって電気的接続の信頼性が低下することがあった。すなわち、従来の電子部品１０１では、セラミック多層基板の上面の平坦性に影響する内部導電膜の存在については何ら注意が払われていなかった。これに対して、本実施形態の電子部品１では、複数のバンプの下方、特に電子部品チップの信号側に対応するバンプの下方において、セラミック多層基板の少なくとも１つの層に内部導電膜を配置することにより、セラミック多層基板２の上面の平坦性が高められ、それによって電気的接続の信頼性が高められている。

なお、上記枠材４は、アルミナなどの絶縁性セラミックあるいは適宜の誘電体セラミックにより構成され、該枠材４の開口４ａを閉成するように図示しない蓋材が取り付けられる。このようにして、電子部品チップ３が封止された電子部品１を提供することができる。

なお、電子部品チップ３を構成する電子部品１は特に限定されないが、本実施形態では、送信側収縮周波数帯域が８２４〜８４９ＭＨｚ（帯域幅は２５ＭＨｚ）、受信側帯域が８６９〜８９４ＭＨｚ（帯域幅は２５ＭＨｚ）であるＡＭＰＳ用分波器が構成されている。ここでは、送信側帯域と受信側帯域の間隔が２０ＭＨｚと狭い。従って、送信側帯域及び受信側帯域のいずれにおいても、相手側の帯域において十分な減衰量を有し、かつフィルタ特性の急峻性が求められる。このような特性を満たすものとして、本実施形態では、図３に示す回路構成が採用されている。すなわち、送信側帯域フィルタ２１及び受信側帯域フィルタ２２は、電子部品チップ３としてそれぞれ、複数の直列腕共振子と複数の並列腕共振子とを有するラダー型フィルタで構成されている。各共振子は、弾性表面波共振子により構成されている。

また、セラミック多層基板２は、アンテナ入力端子２４を有し、アンテナ入力端子２４に、電子部品チップ３としての送信側帯域フィルタ２１が接続されている。また、アンテナ入力端子２４には、位相整合用回路２５を介して電子部品チップ３としての受信側帯域フィルタ２２が接続されている。

なお、上記送信側帯域フィルタと２１及び受信側帯域フィルタ２２の構成については、特に限定されない。一例を、図４に平面図で示す。

図４は、上記受信側帯域フィルタ２２の一例を構成しているラダー型フィルタの電極構造を示す平面図である。受信側帯域フィルタ２２では、２個の直列腕共振子Ｓ１，Ｓ２と、３個の並列腕共振子Ｐ１〜Ｐ３がラダー型回路を構成するように接続されている。図４から明らかなように、各直列腕共振子Ｓ１，Ｓ２及び各並列腕共振子Ｐ１〜Ｐ３は、それぞれ、インターデジタル電極と、インターデジタル電極の両側に反射器が設けられた１ポート型の弾性表面波共振子により構成されている。

送信側帯域フィルタ２１も、同様に複数の弾性表面波共振子を梯子型回路構成を有するように接続してなるラダー型フィルタにより構成されている。

図１に示した実施形態では、多数の金属バンプの内、３個のバンプ１４〜１６が配置されている部分の断面のみを略図的に示したが、電子部品チップが搭載されるセラミック多層基板は、実際にはより複雑な構造を有している。これを、図５〜図８を参照して説明する。

図５は、セラミック多層基板２の上面２ａの模式的平面図であり、図６は、内部導電膜８〜１０が設けられている高さ位置の模式的平面断面図であり、図７は、内部導電膜１１〜１３が設けられている高さ位置の模式的平面断面図である。また、図８は、セラミック多層基板２の下面を上方から見た模式的平面図である。図５に示すように、セラミック多層基板２の上面２ａにおいては、電極ランド３１〜３８が形成されている。各電極ランド３１〜３８に、１個または複数個のバンプが接合される。すなわち、図５のＸ１〜Ｘ２４で示される位置に、電子部品チップ側のバンプが接合される。言い換えれば、２４個のバンプがセラミック多層基板２の上面２ａに接合されることになる。

なお、Ｘ１〜Ｘ１２で示される位置に接合されるバンプは、受信側帯域フィルタ２２としての電子部品チップに対応し、Ｘ１３〜Ｘ２４で示される位置に接合されるバンプは、送信側帯域フィルタ２３としての電子部品チップに対応している。

なお、図５〜図８におけるＡ１〜Ａ８及びＢ１〜Ｂ４及びＡ８〜Ａ１１、Ｃ１〜Ｃ６は、それぞれ、セラミック多層基板に設けられたビアホールを示す。

セラミック多層基板２において、位置Ｘ１〜Ｘ２４に接合されるバンプは以下のように接続されている。

送信側入力端子：Ｘ２４のバンプ
送信側出力端子：Ｘ１３のバンプ，Ｘ１８のバンプ
送信側アース端子：Ｘ１４のバンプ〜Ｘ１７のバンプ及びＸ１９のバンプ〜Ｘ２３のバンプ
受信側入力端子：Ｘ４のバンプ
受信側出力端子：Ｘ２のバンプ
受信側アース端子：Ｘ１のバンプ，Ｘ３のバンプ，Ｘ５のバンプ〜Ｘ１２のバンプ
また、信号の経路は以下の通りとなる。

ビアホールＡ１→ビアホールＡ２→ビアホールＡ３→ビアホールＡ４→ビアホールＡ５→ビアホールＡ６→ビアホールＡ７（遅延線）
ビアホールＡ８→ビアホールＡ９→ビアホールＡ１０→ビアホールＡ１１→アンテナ入力端子
ビアホールＢ１→ビアホールＢ２→ビアホールＢ３→ビアホールＢ４→受信側端子
ビアホールＣ１→ビアホールＣ２→ビアホールＣ３→ビアホールＣ４→ビアホールＣ５→ビアホールＣ６→送信側端子
本実施形態では、セラミック多層基板２は、実際には上記のように構成されている。この場合、前述したように、セラミック多層基板２の上面においては、多数の位置Ｘ１〜Ｘ２４にバンプが接合される。そして、本発明では、セラミック多層基板の上面に平行なある方向に沿って配置された複数のバンプにおいて、電子部品チップの信号側に対応するバンプの下方に少なくとも１層に内部導電膜が設けられればよい。これをより具体的に説明する。

図９（ａ）〜（ｃ）は、上記セラミック多層基板２において、位置Ｘ１〜Ｘ５にバンプが接合される部分のセラミック多層基板２の模式的平面図、内部導電膜が設けられる部分の各模式的平面断面図である。

図９（ａ）〜（ｃ）に示されているように、矢印Ｙで示す方向に沿って配置されるバンプ接合位置の内、受信側入力端子に対応するＸ４のバンプ、及び受信側出力端子に対応するＸ２のバンプのそれぞれの下方には、内部導電膜が設けられている。従って、図１に示した実施形態の場合と同様に、矢印Ｙ方向において、セラミック多層基板２の上面の平坦性が確保されている。すなわち、位置Ｘ２，Ｘ４における金属バンプとの電気的接続の信頼性が効果的に高められる。

詳細には、図９（ａ）〜（ｃ）において、位置Ｘ１に接合されるバンプの下方には、内部導電膜が設けられておらず、位置Ｘ２に接合されるバンプの下方においては、内部導電膜４３，４４が設けられている。位置Ｘ３に接合されるバンプの下方には、内部導電膜４１，４２が設けられている。また、位置Ｘ４の下方においては、内部導電膜４５，４６が設けられている。同様に、位置Ｘ５におても、バンプの下方に、内部導電膜４７，４８が設けられいることがわかる。
もっとも、前述したように、セラミック多層基板２の上面と平行なある方向に沿って複数のバンプが配置される場合、少なくとも電子部品チップの信号側に対応するバンプの下方において、少なくとも１層において内部導電膜が設けられるが、本発明に従って、電気的接続の信頼性を高めることができる。

次に、上記位置Ｘ１〜Ｘ５におけるセラミック多層基板２の平坦性が高められることを、具体的な実験例に基づき説明する。

図９の位置Ｘ１〜Ｘ５に接合されるバンプが接合される部分のセラミック多層基板の上面の高さ位置（実際には電極ランドの上面の高さ位置）を、レーザー変位計を用いて測定した。この場合、位置Ｘ１，Ｘ５の高さ位置を基準（０μｍ）とし、それに対する位置Ｘ２〜Ｘ４の高さ位置のばらつきを求めた。この場合、位置Ｘ２〜Ｘ４の高さ位置が低い場合に正の値とし、高い場合に負の値とした。結果を図１に示す。

比較のために、図９において、位置Ｘ３及び位置Ｘ４の下方に内部導電膜が存在しないことを除いては、上記実施形態と同様とされた構造を従来例として用意した。

また、本発明の他の例として、図１０（ａ）〜（ｃ）に示す構造のセラミック多層基板を用意した。図１０（ａ）〜（ｃ）から明らかなように、セラミック多層基板２Ａでは、位置Ｘ３及び位置Ｘ４に接合されるバンプの下方において、１層にのみ内部導電膜が設けられていることを除いては、図９に示したセラミック多層基板２と同様に構成されている。結果を図１１に示す。

図１１から明らかなように、従来例では、位置Ｘ３及び位置Ｘ４に接合されるバンプの下方に内部導電膜が存在しないため、位置Ｘ３及び位置Ｘ４において、バンプ接合位置の高さが位置Ｘ１，Ｘ５に比べて３μｍ凹んでいることがわかる。

これに対して、図９及び図１０に示した本発明の実施形態によれば、バンプが接合されるセラミック多層基板の高さ位置の平坦性を効果的に高め得ることがわかる。特に、図９に示すように、複数の高さ位置に複数の内部導電膜が設けられている場合には、より一層効果的にセラミック多層基板の上面の平坦性を高め得ることがわかる。

また、図１０において、位置Ｘ３及び位置Ｘ４に接合されるバンプの下方において、１層のみ内部導電膜を設けたが、図１１より、位置Ｘ４の方が凹みが小さくなっていることがわかる。これにより、よりバンプに近い側に位置する内部導電膜を、バンプの下方に位置させる方が平坦性を高め得ることがわかる。

なお、上記実施形態では、図３に示した回路構成を有する送信側帯域フィルタ及び受信側帯域フィルタが用いられていたが、本発明における電子部品チップは、特に限定されるものではない。すなわち、図１２に示す圧電薄膜共振子５１を複数用いて構成されたラダー型フィルタにより、上記送信側帯域フィルタや受信側帯域フィルタを構成してもよい。

圧電薄膜共振子５１は、上面に開いた凹部５２ａを有する基板５２を用いて構成されている。この凹部５２ａを覆うように、絶縁膜５３が積層されている。そして、絶縁膜５３上に、下部電極５４、圧電薄膜５５及び上部電極５６が積層され、ダイヤフラムを構成している。圧電薄膜５５は、チタン酸ジルコン酸鉛系セラミックス、ＺｎＯ、ＡｌＮなどの適宜の圧電材料により構成されている。電極５４，５６は、Ａｌ、Ａｇなどの適宜の金属もしくは合金により構成される。圧電薄膜５５は、厚み方向に分極軸が揃っている。従って、電極５４，５６から電圧を印加することにより、圧電薄膜５５を振動させることができる。ここで、基板５２の凹部５２ａ上に上記積層構造が配置されているため、圧電薄膜５５による振動が妨げられず、高周波数域で利用し得る共振特性を得ることができる。なお、基板５２は、Ｓｉ基板などの適宜の絶縁体もしくは半導体を用いて構成することができる。また、絶縁膜５３についても、Ａｌ₂Ｏ₃、ＳｉＯ₂またはＡｌＮなどの絶縁材料により構成することができる。

上記圧電薄膜共振子５１では、基板５２において、上部に開いた凹部５２ａを設けたが、逆に、基板において、下方にいくに連れて径が拡がるように貫通孔が設けられており、該貫通孔の上部に上記と同様の積層構造を設けることにより圧電薄膜共振子を構成してもよい。

図１３は、上記圧電薄膜共振子を複数用いて構成された２段構成のラダー型フィルタの模式的平面図である。なお、図１３では、圧電薄膜は省略されている。ラダー型フィルタ６１では、破線で囲まれた部分がダイヤフラム６２を構成している。すなわち、ダイヤフラム６２は、圧電薄膜共振子５１の凹部５２ａの上方部分、すなわち振動部分をいう。このダイヤフラム６２において、２個の並列腕共振子６３，６５と、２個の直列腕共振子６４，６６が構成されてている。より具体的には、ラダー型フィルタ６１では、下部電極６８がグラウンド電位に接続されるように構成されている。また、上部電極６７は入力端子に接続される。そして、上部電極６９がグラウンド電位に接続される。また上部電極７０が出力端子に接続される。従って、図１４に示す２段構成のラダー型フィルタが構成される。

上記のように、本発明で用いられる電子部品チップは、弾性表面波共振子を用いたものに限らず、圧電薄膜共振子などの他の共振子を用いたものであってもよい。

さらに、電子部品チップは、弾性表面波共振子や圧電薄膜共振子以外の他の共振子やフィルタを構成する電子部品チップであってもよい。また、共振子やフィルタに限らず、他の機能を有する電子部品チップを用いてもよい。

本発明の一実施形態に係る電子部品を示す模式的正面断面図。 本発明の一実施形態において、セラミック多層基板のバンプ接合部分の高さ位置のばらつきが少ないことを示す図。 図１に示した実施形態で搭載される電子部品の回路構成を示す図。 図３に示した回路構成の内、受信側帯域フィルタを構成する部分の電極構造を示す模式的平面図。 図１に示した実施形態で用いられるセラミック多層基板の平面図。 図１で示した実施形態で用いられているセラミック多層基板の中間高さ位置の模式的平面断面図。 図１に示した実施形態で用いられているセラミック多層基板の中間高さ位置の模式的断面図であり、図６に示されている部分よりも下方の部分を示す図。 図１に示した実施形態で用いられているセラミック多層基板の下面の電極構造を示す模式的平面図。 （ａ）〜（ｃ）は、図１に示した実施形態のセラミック多層基板の一部におけるバンプ接合位置と内部導電膜の位置関係を説明するための図であり、（ａ）は、部分平面図、（ｂ）は、中間高さ位置における部分平面断面図、（ｃ）は、（ｂ）に示した位置よりも下方の部分平面断面図。 （ａ）〜（ｃ）は、変形例として用意されたセラミック多層基板の要部を示す図であり、（ａ）は、部分平面図、（ｂ）は、中間高さ位置における部分平面断面図、（ｃ）は、（ｂ）に示した部分よりも低い位置の部分平面断面図。 図９に示した実施形態、図１０に示した変形例及び従来例におけるバンプ接合位置である位置Ｘ１〜Ｘ５における高低差を示す図。 本発明で電子部品チップを構成するのに用いられる圧電薄膜共振子を示す模式的正面断面図。 圧電薄膜共振子を用いて構成されたラダー型フィルタの模式的平面図。 図１３に示したラダー型フィルタの回路構成を示す図。 従来の電子部品の一例を示す模式的正面断面図。 従来の電子部品において、セラミック多層基板のバンプ接合部品の高さ位置のばらつきを示す図。

符号の説明

１…電子部品
２…セラミック多層基板
２Ａ…セラミック多層基板
２ａ…上面
３…電子部品チップ
４…枠材
５〜７…セラミック層
８〜１３…内部導電膜
１４〜１６…バンプ
２１…送信側帯域フィルタ
２２…受信側帯域フィルタ
２３…アンテナ端子
２４…位相整合用回路
３１〜３８…電極ランド
５１…圧電薄膜共振子
５２…基板
５２ａ…凹部
５３…絶縁層
５４…下部電極
５５…圧電薄膜
５６…上部電極
６１…ラダー型フィルタ
６２…ダイヤフラム
６３，６４…並列腕共振子
６５，６６…直列腕共振子
６７…上部電極
６８…下部電極
６９，７０…上部電極
Ｐ１〜Ｐ３…並列腕共振子
Ｓ１，Ｓ２…直列腕共振子
Ｘ１〜Ｘ２４…バンプ接合位置を示す位置

Claims (7)

1. 少なくとも１つの層に少なくとも１つの内部導電膜が形成されているセラミック多層基板と、
   前記セラミック多層基板上に複数のバンプにより接合されている電子部品チップとを備え、前記複数のバンプが、セラミック多層基板の上面に平行なある方向に配置されている電子部品において、
   前記セラミック多層基板の上面と平行なある方向に配置された複数のバンプの内、少なくとも中央に配置されているバンプの下方において、セラミック多層基板の少なくとも１つの層に前記内部導電膜が配置されていることを特徴とする、電子部品。
2. 全てのバンプの下方において、それぞれ、セラミック多層基板の少なくとも１つの層に前記内部導電膜が配置されている、請求項１に記載の電子部品。
3. 前記セラミック多層基板が、セラミック一体焼成技術により得られたセラミック焼結体により構成されている、請求項１または２に記載の電子部品。
4. 前記電子部品チップが、弾性表面波装置である、請求項１〜３のいずれかに記載の電子部品。
5. 前記電子部品チップが、圧電薄膜共振部品である、請求項１〜３のいずれかに記載の電子部品。
6. 前記電子部品チップが、送信側帯域フィルタ及び受信側帯域フィルタを備えた分波器を構成している電子部品である、請求項１〜５のいずれかに記載の電子部品。
7. 前記バンプの下方において、セラミック多層基板の少なくとも１つの層に配置されている内部導電膜が遅延線を構成していることを特徴とする、請求項６に記載の電子部品。
   

Images