JP4940894B2 - Synchronous memory circuit - Google Patents

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Description

この発明は同期型メモリ回路に関する。   The present invention relates to a synchronous memory circuit.

シンクロナス スタティック型RAM等では、製品ごとにバースト長(データを連続して書き込み/読み出しするビット数)を変えているものがある。また、シンクロナス ダイナミック型RAM等では、書き込み/読み出し動作の前にモードレジスタセットによりバースト長をモード設定で可変にしているものがある。   Some synchronous static RAMs have different burst lengths (the number of bits for continuously writing / reading data) for each product. In some synchronous dynamic RAMs, the burst length is made variable by mode setting by a mode register set before write / read operations.

しかし、いずれも書き込み/読み出し動作を開始した後のバースト長は固定であり、様々なビット数のデータを取り扱うアプリケーションでは、バーストデータの一部しか使用しないケースが存在してメモリ容量の使用効率が低下する場合があった。   However, in all cases, the burst length after the start of the write / read operation is fixed, and there are cases where only a part of the burst data is used in an application that handles data of various numbers of bits, and the use efficiency of the memory capacity is increased. There was a case of decline.

本発明後に、バースト長を可変にできるメモリという観点で公知例調査を行ったところ、特許文献1のようなものが見出された。本公知例にはバースト長を変更するための専用命令を有するメモリ回路が開示されている。   After the present invention, a known example was investigated from the viewpoint of a memory capable of changing the burst length. As a result, a patent document 1 was found. This known example discloses a memory circuit having a dedicated instruction for changing the burst length.

特開2000−90665号公報JP 2000-90665 A

サーバー等のコンピュータシステムにおいては一般にデータをバイト単位(1バイト=8ビット)で処理することが多く、メモリに書き込んだり読み出したりする動作も8ビットや4ビットを単位に行うことが多いため、バースト長も8や4に設定することが多い。これに対して、ネットワークシステム等においては扱うデータの長さがランダムなため、バースト長があまり長いとバーストの中で有効なデータは一部で、残りは無効なデータになり、メモリの使用効率が低下することがあった。そのため、バースト長を短く設定すると上記のような無効なデータの領域は減るが、メモリに対し頻繁に読み出し命令や書き込み命令を与える必要があり、制御の煩雑さや消費電力の増加を招く。さらに、メモリが読み出し命令や書き込み命令を受け取ることができる周期がバースト長より長い場合は、全データを読み出しまたは書き込みするまでの時間がかかり、システムの性能向上を妨げる要因となる。   In computer systems such as servers, data is generally processed in units of bytes (1 byte = 8 bits), and operations such as writing to and reading from memory are often performed in units of 8 bits or 4 bits. The length is often set to 8 or 4. On the other hand, since the length of data handled in network systems, etc. is random, if the burst length is too long, some data is valid in the burst, and the rest is invalid data, and the memory usage efficiency May decrease. For this reason, when the burst length is set short, the invalid data area as described above is reduced, but it is necessary to frequently give a read command and a write command to the memory, resulting in complicated control and increased power consumption. Furthermore, if the period in which the memory can receive a read command or a write command is longer than the burst length, it takes time until all data is read or written, which hinders improvement in system performance.

そこで本発明者は、メモリのバースト長を自由に変更することができれば、格納したいデータの長さに応じてバースト長を変更してメモリの使用効率と性能向上、消費電力低減等が両立できると考えた。このためには従来のシンクロナス ダイナミック型RAMのように電源投入後の書き込み、読み出し前にバースト長をモードレジスタで設定する機能では不十分で、書き込み、読み出しするその時々にデータの長さから最適なバースト長を判断して選択できることが望ましい。   Therefore, if the inventor can freely change the burst length of the memory, the burst length can be changed according to the length of the data to be stored to improve the memory usage efficiency and performance, reduce power consumption, etc. Thought. For this purpose, the function to set the burst length with the mode register before power-on / read-out like the conventional synchronous dynamic RAM is insufficient, and it is optimal from the length of data at the time of writing / reading. It is desirable that the burst length can be selected and selected.

本発明の目的は、簡単な構成で書き込み、読み出しするその時々にバースト長を変更可能にしたメモリ回路を備えた半導体集積回路装置を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   An object of the present invention is to provide a semiconductor integrated circuit device including a memory circuit in which a burst length can be changed at any time when writing and reading are performed with a simple configuration. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 メモリの読み出し制御回路において、読み出し命令が与えられた次のサイクルに読み出し命令が与えられたか否かを判断する回路を設け、その結果によってバースト長を変更する。 また書き込み制御回路において、書き込み命令が与えられた前のサイクルに書き込み命令が与えられたか否かを判断する回路を設け、その結果によってバースト長を変更する。   The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. In the memory read control circuit, a circuit is provided for determining whether or not the read command is given in the next cycle to which the read command is given, and the burst length is changed according to the result. Further, the write control circuit is provided with a circuit for determining whether or not the write command is given in the cycle before the write command is given, and the burst length is changed according to the result.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。読み出し命令または書き込み命令を与えるときにバースト長の切り替えが可能であるため、メモリ使用効率の向上と制御の簡便さが両立可能である。特に、本発明の同期型メモリ回路がデータ長のバリエーションが多いシステムにおいて有効である。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. Since the burst length can be switched when a read command or a write command is given, it is possible to achieve both improved memory use efficiency and simple control. In particular, the synchronous memory circuit of the present invention is effective in a system with many data length variations.

図1に、半導体集積回路装置に搭載される同期型メモリ回路の機能ブロック図を示す。デコーダ102とメモリアレイ103とでそれぞれ独立に動作可能な単位であるバンク101を構成する。図1の例では、16バンク(101-0〜101-15)を搭載している。例えば、メモリアレイ103はダイナミック型メモリセルで構成される64K×144=9Mビットから構成され、メモリ回路全体で144Mビットのメモリ容量を持っている。   FIG. 1 shows a functional block diagram of a synchronous memory circuit mounted on a semiconductor integrated circuit device. The decoder 102 and the memory array 103 constitute a bank 101 that is a unit that can operate independently. In the example of FIG. 1, 16 banks (101-10 to 101-15) are mounted. For example, the memory array 103 is composed of 64K × 144 = 9M bits composed of dynamic memory cells, and the entire memory circuit has a memory capacity of 144M bits.

なお、一つのバンクが読み出しまたは書き込みの動作を開始してからその動作を完結し、次の命令が受付可能になるためには5サイクルを要する。しかし、バンク101-0〜101-15はそれぞれ独立に動作することができるため、同期型メモリ回路としては異なるバンクを選択することにより、毎サイクル読み出しまたは書き込みの命令を受け取ることが可能になる。   Note that it takes 5 cycles to complete the operation after one bank starts the read or write operation and to accept the next instruction. However, since the banks 101-0 to 101-15 can operate independently, it is possible to receive a read or write instruction every cycle by selecting different banks as the synchronous memory circuit.

同期型メモリ回路を制御する制御回路104には、クロック発生回路105から供給されるクロックのほか、読み出し命令信号/R、書き込み命令信号/W、データレート指示信号/F、その他命令が入力され、各種の制御信号を読み出し回路106、書き込み回路107に供給している。   In addition to the clock supplied from the clock generation circuit 105, the control circuit 104 that controls the synchronous memory circuit receives a read command signal / R, a write command signal / W, a data rate instruction signal / F, and other commands. Various control signals are supplied to the read circuit 106 and the write circuit 107.

図1に示されるように、読み出し回路106及び書き込み回路107は、複数のバンク101-0〜101-15に共通に設けられている。また、読み出し回路106と書き込み回路107とは独立に設けられていて、同期型メモリ回路としては一つのサイクルで読み出し命令/書き込み命令の両方を受け取ることができる。ただしその場合は、読み出し命令と書き込み命令とが別のバンクに与えられなければいけない。データバスも読み出し系Q[35:0]/書き込み系D[35:0]で分かれているため、命令の受け取りと同時に読み出し/書込みが可能となっている。読み出し回路106は、バンク101のメモリアレイ103から読み出しデータを一時的に格納する出力レジスタ108と、出力レジスタ108に格納された読み出しデータを選択的に読み出し系データバスに出力するセレクタ109とを備える。また、書き込み回路107は、書き込み系データバスからの書き込みデータを一時的に格納する入力レジスタ110と、入力レジスタ110に格納された書き込みデータのうち、アドレス(BA、SA)により指定されるバンク101のメモリアレイ103に書き込むべきデータが格納されるライトバッファ111とを備える。   As shown in FIG. 1, the read circuit 106 and the write circuit 107 are provided in common to the plurality of banks 101-100 to 101-15. Further, the read circuit 106 and the write circuit 107 are provided independently, and the synchronous memory circuit can receive both the read command / write command in one cycle. However, in that case, the read command and the write command must be given to different banks. Since the data bus is also divided into the read system Q [35: 0] / write system D [35: 0], it is possible to read / write simultaneously with the receipt of the instruction. The read circuit 106 includes an output register 108 that temporarily stores read data from the memory array 103 of the bank 101, and a selector 109 that selectively outputs the read data stored in the output register 108 to the read data bus. . The write circuit 107 also includes an input register 110 for temporarily storing write data from the write data bus, and a bank 101 specified by an address (BA, SA) among the write data stored in the input register 110. And a write buffer 111 in which data to be written to the memory array 103 is stored.

書き込みデータはデータレート指示信号/Fの極性によりSDR(シングルデータレート)またはDDR(ダブルデータレート)で取り込まれる。詳細は後述するが、バースト長制御信号(書き込み)WRBL4Tにより、バースト長が4のときには36:144のシリアル-パラレル変換が、バースト長が2のときには36:72のシリアル-パラレル変換が行われ、メモリアレイに書き込みを行う。また、読み出しデータは1回の命令で144ビットがメモリアレイ103から読み出され、144:36のパラレル-シリアル変換が行われる。詳細は後述するが、バースト長制御信号(読み出し)RDBL4Tにより、バースト長が4のときには2サイクルかけて144ビット分全てがメモリ回路から読み出されるのに対し、バースト長が2のときには72ビット分のみがメモリ回路から読み出される。   Write data is captured at SDR (single data rate) or DDR (double data rate) depending on the polarity of the data rate instruction signal / F. Although details will be described later, by the burst length control signal (write) WRBL4T, when the burst length is 4, 36: 144 serial-parallel conversion is performed, and when the burst length is 2, 36:72 serial-parallel conversion is performed. Write to the memory array. Further, 144 bits are read out from the memory array 103 by a single instruction, and 144: 36 parallel-serial conversion is performed. Although details will be described later, according to the burst length control signal (read) RDBL4T, when the burst length is 4, all 144 bits are read from the memory circuit over 2 cycles, whereas when the burst length is 2, only 72 bits are read. Are read from the memory circuit.

なお、以上本発明に特に関係のある部分を中心に説明したが、以下他の回路ブロックについても簡単に説明する。アドレスレジスタ112はアクセスするメモリアドレスを格納する。メモリアドレスはバンクアドレスBAとシンクロナスアドレスSAとからなる。クロック発生回路105は、例えばPLLで構成され、この構成例では、基本クロック(K, /K)と出力クロック(C, /C)の2系統を有している。また、エコークロック(CQ, /CQ)として同期型メモリ回路の外部に供給される(図6参照)。インピーダンス制御回路113により、クロック(CQ, /CQ)ドライバ、読み出し系データバスへのドライバに対してインピーダンス制御が行われる。   Although the above description has focused on the portions particularly relevant to the present invention, other circuit blocks will be briefly described below. The address register 112 stores a memory address to be accessed. The memory address consists of a bank address BA and a synchronous address SA. The clock generation circuit 105 is configured by, for example, a PLL. In this configuration example, the clock generation circuit 105 has two systems of a basic clock (K, / K) and an output clock (C, / C). Further, it is supplied to the outside of the synchronous memory circuit as an echo clock (CQ, / CQ) (see FIG. 6). The impedance control circuit 113 performs impedance control for the clock (CQ, / CQ) driver and the driver for the read data bus.

図2(a),(b)はそれぞれ、バースト長制御信号(読み出し/書き込み)RDBL4T/WRBL4Tを生成するバースト長制御回路(読み出し/書き込み)の構成例である。バースト長制御回路は、制御回路104に含まれる。また図3に、図2に示したバースト長制御信号(読み出し/書き込み)のタイミングチャートを示している。   FIGS. 2A and 2B are configuration examples of burst length control circuits (read / write) that generate burst length control signals (read / write) RDBL4T / WRBL4T, respectively. The burst length control circuit is included in the control circuit 104. FIG. 3 shows a timing chart of the burst length control signal (read / write) shown in FIG.

まず、バースト長制御回路(読み出し)の動作について説明する。図3では、読み出し命令信号/Rが第1サイクルでHigh、第2〜第4サイクルでLow、第5サイクル以降が再度Highに戻っているような波形である場合のバースト長制御信号(読み出し)RDBL4Tの波形を示している。図2(a)の回路動作に基づき、バースト長制御信号(読み出し)RDBL4Tの波形は、第1〜第4サイクルでLow、第5サイクルでHigh、第6サイクル以降再度Lowが出力される。この場合、第1サイクルでは読み出し命令信号/RがHighであり、読み出し動作は実行されずNOP(No Operation)となっている。第2サイクルで読み出し命令信号/RがLowになって読み出し動作が実行される。第2サイクルではバースト長制御信号(読み出し)RDBL4TはLowであり、バースト長2の読み出し動作が行われる。読み出し命令信号/Rが連続してLowの間(第2〜第4サイクル)はバースト長2の読み出し動作が続き、読み出し命令信号/RがHighになると(第5サイクル)、バースト長制御信号(読み出し)RDBL4TがHighになり、バースト長4の読み出し動作が行われる。読み出し命令信号/RがHighということで新規のアドレスに対して読み出し動作は行われないが、バースト長が4になることで一つ前のアドレスに対する読み出しデータのうち出力されていなかったデータが出力され、データバスを埋めることができる。   First, the operation of the burst length control circuit (reading) will be described. In FIG. 3, the burst length control signal (read) in the case where the read command signal / R has a waveform that is high in the first cycle, low in the second to fourth cycles, and high again after the fifth cycle. The waveform of RDBL4T is shown. Based on the circuit operation of FIG. 2A, the burst length control signal (readout) RDBL4T is low in the first to fourth cycles, high in the fifth cycle, and low again after the sixth cycle. In this case, in the first cycle, the read command signal / R is High, and the read operation is not executed and is NOP (No Operation). In the second cycle, the read command signal / R becomes Low and the read operation is executed. In the second cycle, the burst length control signal (read) RDBL4T is Low, and a burst length 2 read operation is performed. While the read command signal / R is continuously low (second to fourth cycles), the burst length 2 read operation continues. When the read command signal / R becomes high (fifth cycle), the burst length control signal ( Read) RDBL4T becomes High, and a read operation with a burst length of 4 is performed. When the read command signal / R is High, the read operation is not performed on the new address, but when the burst length is 4, the data that has not been output among the read data for the previous address is output. And can fill the data bus.

図4を用いてバースト長制御回路(読み出し)の動作をさらに説明する。出力レジスタ108は、図1の構成では144ビットの容量を有し、これが36ビットずつの4領域に分かれている。バースト長2の読み出しの場合はセレクタ109において2つの領域が選択され、読み出し系データバスに出力される。より詳細に図3の第3〜第5サイクルにおける読み出しデータについて説明する。第3サイクルでは、読み出し命令信号/R(Low)を受けて、アドレス信号(BA,SA)にしたがって、A3〜D3(A3〜D3はそれぞれ36ビットの読み出しデータ)がメモリアレイから出力レジスタ108に読み出される。セレクタ109では、バースト長制御信号(読み出し)RDBL4TがLowであるため、そのうちの2領域の読み出しデータ(例えば、A3,B3)の72ビット分のデータをデータバスに読み出す(バースト長2の読み出し)。第4サイクルでは、読み出し命令信号/R(Low)を受けて、アドレス信号(BA,SA)にしたがって、A4〜D4(A4〜D4はそれぞれ36ビットの読み出しデータ)が新たにメモリアレイから出力レジスタ108に読み出される。セレクタ109では、バースト長制御信号(読み出し)RDBL4TがLowであるため、そのうちの2領域の読み出しデータ(例えば、A4,B4)の72ビット分のデータをデータバスに読み出す。さらに、第5サイクルでは、読み出し命令信号/R(High)を受けて、新たなメモリアレイからの読み出しは行われず、一方、セレクタ109では、バースト長制御信号(読み出し)RDBL4TがHighであるため、残る2領域の読み出しデータ(上記の例では、C4,D4)の72ビット分のデータをデータバスに読み出す。これによりバースト長4の読み出しが実現される。   The operation of the burst length control circuit (reading) will be further described with reference to FIG. The output register 108 has a capacity of 144 bits in the configuration of FIG. 1, and is divided into four areas each having 36 bits. In the case of reading with a burst length of 2, two areas are selected by the selector 109 and output to the read data bus. The read data in the third to fifth cycles in FIG. 3 will be described in more detail. In the third cycle, in response to the read command signal / R (Low), A3 to D3 (A3 to D3 are each 36-bit read data) are transferred from the memory array to the output register 108 in accordance with the address signals (BA, SA). Read out. In the selector 109, since the burst length control signal (read) RDBL4T is Low, 72 bits of read data (for example, A3 and B3) of two areas are read to the data bus (read burst length 2). . In the fourth cycle, in response to the read command signal / R (Low), A4 to D4 (A4 to D4 are each 36-bit read data) are newly output from the memory array in accordance with the address signals (BA, SA). Read to 108. In the selector 109, since the burst length control signal (read) RDBL4T is Low, 72 bits of read data (for example, A4 and B4) in two areas are read to the data bus. Further, in the fifth cycle, in response to the read command signal / R (High), reading from the new memory array is not performed. On the other hand, in the selector 109, the burst length control signal (read) RDBL4T is High. The remaining 72 areas of read data (C4 and D4 in the above example) are read out to the data bus. As a result, reading with a burst length of 4 is realized.

次に、バースト長制御回路(書き込み)の動作について説明する。図3では、書き込み命令信号/Wが第1サイクルでHigh、第2〜第4サイクルでLow、第5サイクル以降が再度Highに戻っているような波形である場合のバースト長制御信号(書き込み)WRBL4Tの波形を示している。図2(b)の回路動作に基づき、バースト長制御信号(書き込み)WRBL4Tの波形は、第1〜第2サイクルでHigh、第3〜第4サイクルでLow、第5サイクル以降再度Highが出力される。この場合、第1サイクルでは書き込み命令信号/WがHighであり、書き込み動作は実行されずNOP(No Operation)となっている。このとき、いつ書き込み命令がきても書き込み動作が開始できるように、毎サイクル書き込みデータをラッチしている。第2サイクルで書き込み命令信号/WがLowになると書き込み動作が実行される。このとき、バースト長制御信号(書き込み)WRBL4TはHighであり、バースト長4の書き込み動作が行われる。さらに、書き込み命令信号/Wが連続して2サイクル以上Lowになるとバースト長制御信号(書き込み)WRBL4TはLowになり(第3及び第4サイクル)、バースト長2の書き込み動作が行われる。   Next, the operation of the burst length control circuit (write) will be described. In FIG. 3, the burst length control signal (write) when the write command signal / W has a waveform such that it is high in the first cycle, low in the second to fourth cycles, and high again after the fifth cycle. The waveform of WRBL4T is shown. Based on the circuit operation of FIG. 2 (b), the burst length control signal (write) WRBL4T is output High in the first to second cycles, Low in the third to fourth cycles, and High again from the fifth cycle. The In this case, in the first cycle, the write command signal / W is High, and the write operation is not executed and is NOP (No Operation). At this time, the write data is latched every cycle so that the write operation can be started whenever a write command is received. When the write command signal / W becomes Low in the second cycle, the write operation is executed. At this time, the burst length control signal (write) WRBL4T is High and a burst length 4 write operation is performed. Further, when the write command signal / W is continuously low for two cycles or more, the burst length control signal (write) WRBL4T is low (third and fourth cycles), and a burst length 2 write operation is performed.

図5を用いてバースト長制御回路(書き込み)の動作をさらに説明する。入力レジスタ110は、図1の構成では144ビットの容量を有し、これが36ビットずつの4領域に分かれている。より詳細に図3の第1〜第3サイクルにおける書き込みデータについて説明する。第1サイクルでは、書き込み命令信号/W(High)であるが、書き込みデータa1,b1(a1,b1はそれぞれ36ビットの書き込みデータ)をラッチしている。第2サイクルでは、書き込み命令信号/W(Low)となり、バースト長制御信号(書き込み)WRBL4TがHighであるため、書き込みデータc1,d1(c1,d1はそれぞれ36ビットの書き込みデータ)がラッチされ、書き込みデータa1〜d1の144ビットがライトバッファ111に転送され、指定されたアドレス(BA,SA)に書き込まれる(バースト長4の書き込み)。第3サイクルでは書き込み命令信号/W(Low)であり、バースト長制御信号(書き込み)WRBL4TがLowであるため、書き込みデータa2,b2がラッチされ、ラッチされた書き込みデータa2,b2の72ビットがライトバッファ111に転送され、指定されたアドレス(BA,SA)に書き込まれる(バースト長2の書き込み)。バースト長制御信号(書き込み)WRBL4Tがライトバッファ111に入力されることにより、活性化される範囲を72ビット分とするか、144ビット分とするか切り替えている。   The operation of the burst length control circuit (write) will be further described with reference to FIG. The input register 110 has a capacity of 144 bits in the configuration of FIG. 1, and is divided into four areas each having 36 bits. The write data in the first to third cycles in FIG. 3 will be described in more detail. In the first cycle, the write command signal / W (High) is latched, but write data a1 and b1 (a1 and b1 are each 36-bit write data) are latched. In the second cycle, since the write command signal / W (Low) becomes the burst length control signal (write) WRBL4T is High, the write data c1 and d1 (c1 and d1 are 36-bit write data, respectively) are latched, 144 bits of the write data a1 to d1 are transferred to the write buffer 111 and written to the designated address (BA, SA) (write with a burst length of 4). In the third cycle, since the write command signal / W (Low) and the burst length control signal (write) WRBL4T are Low, the write data a2 and b2 are latched, and 72 bits of the latched write data a2 and b2 are obtained. It is transferred to the write buffer 111 and written to the specified address (BA, SA) (burst length 2 write). When the burst length control signal (write) WRBL4T is input to the write buffer 111, the range to be activated is switched between 72 bits and 144 bits.

なお、本実施例ではバースト長は2と4での切り替えを行っているため、NOPが2サイクル以上続くとデータバスの空きが生じるのに対し、バースト長を例えば8などに長くすることによって、読み出しNOPが連続した時でもデータバス効率を上げることができる利点がある。しかしながら、バースト長が長いと、データが入力、出力されている間は新しいアドレスに対する読み出し、書き込み動作ができないので、システムとしての性能を逆に落とす可能性もある。切り替えするバースト長の長さは、本発明の同期型メモリ回路が使用されるシステム性能向上に有利なように定めればよい。   In this embodiment, the burst length is switched between 2 and 4, so that if the NOP continues for 2 cycles or more, the data bus becomes empty, but by increasing the burst length to 8 or the like, for example, There is an advantage that the data bus efficiency can be increased even when read NOPs are continuous. However, if the burst length is long, read / write operations cannot be performed on a new address while data is being input / output, which may adversely affect system performance. The burst length to be switched may be determined so as to be advantageous for improving the system performance in which the synchronous memory circuit of the present invention is used.

図6に読み出し/書き込みを同時に行っているときの図1に示した同期型メモリ回路のタイミングチャートの例を示す。この期間、データレート指示信号/FはLowであり、DDRで動作している場合のタイミングチャートを示している。サイクル#0で読み出し命令信号/RがLowになることにより、バンクアドレス#B0のアドレス#A0に対する読み出し命令が与えられている。この読み出し命令に対する読み出しデータは、サイクル#5の後半からDDRで2ビット(Q0a、Q0b)である。サイクル#1でも読み出し命令信号/RがLowで読み出し命令が与えられているので、サイクル#0の読み出し命令に対する読み出しデータはバースト長2で上記2ビット(Q0a、Q0b)のみとなる。サイクル#2ではバンクアドレス#B4のアドレス#A4に対し読み出し命令が与えられているが、次のサイクル#3では読み出し命令が与えられていないためバースト長は4となり、サイクル#7の後半からDDRで4ビット(Q4a、Q4b、Q4c、Q4d)が読み出される。   FIG. 6 shows an example of a timing chart of the synchronous memory circuit shown in FIG. 1 when reading / writing is simultaneously performed. During this period, the data rate instruction signal / F is Low, and a timing chart in the case of operating in DDR is shown. When the read command signal / R becomes Low in cycle # 0, a read command for the address # A0 of the bank address # B0 is given. The read data for this read command is 2 bits (Q0a, Q0b) in DDR from the second half of cycle # 5. Also in cycle # 1, since the read command signal / R is Low and the read command is given, the read data for the read command in cycle # 0 has a burst length of 2 and only the 2 bits (Q0a, Q0b). In cycle # 2, a read command is given to address # A4 of bank address # B4, but in the next cycle # 3, no read command is given, so the burst length is 4, and DDR from the second half of cycle # 7 4 bits (Q4a, Q4b, Q4c, Q4d) are read out.

また、サイクル#0では書き込み命令信号/WもLowになっており、サイクル#0の後半で与えられているバンクアドレス#B1のアドレス#A1に対し書き込み命令が与えられている。直前のサイクル#(−1)は書き込み命令信号/WがHighであるのでバースト長4の書き込み動作となり、サイクル#(−1)からDDRで4ビット(D1a、D1b、D1c、D1d)のデータが書き込まれる。次のサイクル#1も書き込み命令信号/WはLowであるためバースト長は2となり、サイクル#1からDDRで2ビット(D3a、D3b)のデータが書き込まれる。   In cycle # 0, the write command signal / W is also low, and a write command is given to address # A1 of bank address # B1 given in the second half of cycle # 0. In the immediately preceding cycle # (-1), since the write command signal / W is High, a write operation with a burst length of 4 is performed, and data of 4 bits (D1a, D1b, D1c, D1d) is obtained by DDR from cycle # (-1). Written. In the next cycle # 1, since the write command signal / W is low, the burst length is 2, and data of 2 bits (D3a, D3b) is written from cycle # 1 by DDR.

図7には本発明を実施したメモリマクロをLSI内に実装した例を示す。また、図8には本発明を実施した集積回路装置をボード上に実装した例を示す。図7の例では、コントロール回路と図1の構成に相当するメモリマクロとが一チップ上に集積され、図8の例では、図7のコントロール回路が一チップのコントローラLSIに集積され、図1の構成に相当するメモリLSIが一チップに集積され、これら複数のチップがボード上に実装されている。いずれの場合もコントロール回路からメモリマクロへの制御信号(図7)あるいはコントローラLSIからメモリLSIへの制御信号(図8)は図に示されるような基本的な読み出しあるいは書き込み動作に必要な制御信号であり、バースト長を指示するための信号は有していない。   FIG. 7 shows an example in which a memory macro embodying the present invention is mounted in an LSI. FIG. 8 shows an example in which an integrated circuit device embodying the present invention is mounted on a board. In the example of FIG. 7, the control circuit and the memory macro corresponding to the configuration of FIG. 1 are integrated on one chip. In the example of FIG. 8, the control circuit of FIG. A memory LSI corresponding to the above configuration is integrated on one chip, and a plurality of these chips are mounted on a board. In either case, the control signal from the control circuit to the memory macro (FIG. 7) or the control signal from the controller LSI to the memory LSI (FIG. 8) is the control signal necessary for the basic read or write operation as shown in the figure. And has no signal for indicating the burst length.

同期型メモリ回路の回路ブロック図である。It is a circuit block diagram of a synchronous memory circuit. バースト長制御回路(読み出し/書き込み)の構成例である。It is a structural example of a burst length control circuit (read / write). 図2のバースト長制御回路(読み出し/書き込み)のタイミングチャートである。3 is a timing chart of the burst length control circuit (read / write) in FIG. 2. 読み出し動作をより詳細に説明するための図である。It is a figure for demonstrating reading operation | movement in detail. 書き込み動作をより詳細に説明するための図である。It is a figure for demonstrating a write-in operation | movement in detail. 図1の同期型メモリ回路のタイミングチャートである。2 is a timing chart of the synchronous memory circuit of FIG. 本発明を実施したメモリマクロをLSIに実装した例である。This is an example in which a memory macro embodying the present invention is mounted on an LSI. 本発明を実施した集積回路装置(メモリLSI)をボードに実装した例である。This is an example in which an integrated circuit device (memory LSI) embodying the present invention is mounted on a board.

符号の説明Explanation of symbols

BA…バンクアドレス、SA…シンクロナスアドレス、/R…読み出し命令信号(ネガ極性)、/W…書き込み命令信号(ネガ極性)、/F…データレート指示信号、/BW…バイトライト命令信号(ネガ極性)、K…基本クロック(ポジ極性) 、/K…基本クロック(ネガ極性) 、C…出力用クロック(ポジ極性) 、/C…出力用クロック(ネガ極性) 、Q…読み出しデータ信号、D…書き込みデータ信号、CQ…エコークロック信号(ポジ極性) 、/CQ…エコークロック信号(ネガ極性)。
BA ... bank address, SA ... synchronous address, / R ... read command signal (negative polarity), / W ... write command signal (negative polarity), / F ... data rate instruction signal, / BW ... byte write command signal (negative) Polarity), K ... basic clock (positive polarity), / K ... basic clock (negative polarity), C ... output clock (positive polarity), / C ... output clock (negative polarity), Q ... read data signal, D Write data signal, CQ ... Echo clock signal (positive polarity), / CQ ... Echo clock signal (negative polarity).

Claims (4)

読み出し命令により読み出しデータのバースト長が変更される第1の制御回路と、  A first control circuit in which a burst length of read data is changed by a read command;
第1の書き込み命令の直前のサイクルにて第2の書き込み命令が与えられているか否かに応じて、書き込みデータのバースト長が変更される第2の制御回路と、を有し、  A second control circuit that changes a burst length of write data according to whether or not a second write command is given in a cycle immediately before the first write command;
ラッチされているライトデータを上記バースト長で書き込み、  Write the latched write data with the above burst length,
上記読み出し命令と同じサイクルで上記第2書き込み命令を与えることが可能なことを特徴とする同期型メモリ回路。  A synchronous memory circuit characterized in that the second write instruction can be given in the same cycle as the read instruction.
請求項1において、  In claim 1,
上記第2の書き込み命令が与えられた場合の上記第1の書き込み命令による書き込みデータのバースト長は、上記第2の書き込み命令が与えられなかった場合の上記第1の書き込み命令による書き込みデータのバースト長よりも短いことを特徴とする同期型メモリ回路。  The burst length of the write data by the first write command when the second write command is given is the burst length of the write data by the first write command when the second write command is not given. A synchronous memory circuit characterized by being shorter than a length.
請求項1において、  In claim 1,
上記第1の書き込み命令または上記第2の書き込み命令と同じサイクルで読み出し命令を与えることが可能なことを特徴とする同期型メモリ回路。  A synchronous memory circuit, wherein a read command can be given in the same cycle as the first write command or the second write command.
請求項3において、  In claim 3,
複数のバンクを有し、上記第1の書き込み命令、上記第2の書き込み命令及び上記読み出し命令は、それぞれ異なるバンクに作用することを特徴とする同期型メモリ回路。  A synchronous memory circuit comprising a plurality of banks, wherein the first write instruction, the second write instruction, and the read instruction act on different banks.
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