JP4938983B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
JP4938983B2
JP4938983B2 JP2005013952A JP2005013952A JP4938983B2 JP 4938983 B2 JP4938983 B2 JP 4938983B2 JP 2005013952 A JP2005013952 A JP 2005013952A JP 2005013952 A JP2005013952 A JP 2005013952A JP 4938983 B2 JP4938983 B2 JP 4938983B2
Authority
JP
Japan
Prior art keywords
region
active element
wiring
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005013952A
Other languages
Japanese (ja)
Other versions
JP2005236277A (en
Inventor
潤 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kawasaki Microelectronics Inc
Original Assignee
Kawasaki Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Microelectronics Inc filed Critical Kawasaki Microelectronics Inc
Priority to JP2005013952A priority Critical patent/JP4938983B2/en
Publication of JP2005236277A publication Critical patent/JP2005236277A/en
Application granted granted Critical
Publication of JP4938983B2 publication Critical patent/JP4938983B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

本発明は、活性素子の上に配置された接続パッド（外部接続用のパッド）を有する半導体集積回路に関するものである。   The present invention relates to a semiconductor integrated circuit having connection pads (pads for external connection) disposed on active elements.

接続パッドは、製造された半導体集積回路のウェハプロービング試験時の接続、および半導体集積回路の組立て時のワイヤボンディング接続のために使用される。従来、接続パッドは、トランジスタ等の活性素子が形成される活性素子形成領域の上には設けられないのが一般的であった。これは、上記ボンディング等の際に加えられる機械的負荷によって、その下に配置された活性素子が損傷を受けて特性が悪化するのを防ぐためである。   The connection pads are used for connection of the manufactured semiconductor integrated circuit during wafer probing test and for wire bonding connection during assembly of the semiconductor integrated circuit. Conventionally, the connection pad is generally not provided on an active element formation region where an active element such as a transistor is formed. This is to prevent the active element disposed under the mechanical load applied during the bonding or the like from being damaged and deteriorating the characteristics.

しかし、素子の微細化によって半導体集積回路に搭載される機能が増大し、必要な接続パッド数が増大するにつれて、活性素子上に接続パッドを配置し、チップ面積を縮小することが求められている。   However, as the functions mounted on the semiconductor integrated circuit increase due to the miniaturization of the elements and the number of necessary connection pads increases, it is required to dispose the connection pads on the active elements and reduce the chip area. .

例えば、特許文献１には、ボンドパッドの下に金属配線による格子状の導電性強化構造を設けることにより、能動回路領域上にボンドパッドを配置し直接ワイヤボンディングを行うことが提案されている。   For example, Patent Document 1 proposes that a wire-bonding is performed directly by disposing a bond pad on an active circuit region by providing a lattice-like conductive reinforcing structure by metal wiring under the bond pad.

また、特許文献２には、ボンドパッド下の回路に対するストレス緩和のために、ボンドパッド直下に、パターニングされていない、もしくはパターニングされた金属層を設けることが提案されている。   Patent Document 2 proposes to provide an unpatterned or patterned metal layer directly under the bond pad in order to relieve stress on the circuit under the bond pad.

また、特許文献３には、保護構造として、パッド下の金属層に、電気的にフローティング状態の、もしくは、パッドへの接続の経路となる、環状の領域を設けることが提案されている。   Further, Patent Document 3 proposes to provide, as a protective structure, an annular region in a metal layer under the pad that is in an electrically floating state or serves as a connection path to the pad.

さらに、非特許文献１には、ＢＯＡ Ｔｙｐｅ Ａと呼ばれる構造が記載されている。この構造において、ワイヤボンドパッド下においては、金属配線およびヴィアは、最下層のみに設けられる。すなわち、ワイヤボンドパッド下において、最下層を除いた層には金属配線およびヴィアを設けないことによって、ワイヤボンドパッド下の活性素子を保護する。   Further, Non-Patent Document 1 describes a structure called BOA Type A. In this structure, under the wire bond pad, the metal wiring and vias are provided only in the lowermost layer. That is, under the wire bond pad, the active elements under the wire bond pad are protected by not providing metal wiring and vias in the layers other than the lowermost layer.

その他、特許文献４には、活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生等を抑制するため、ボンディングパッド下の層間絶縁膜に設けた複数の接続孔に、接続プラグを埋設することが提案されている。   In addition, although Patent Document 4 does not assume that a connection pad is provided on the active element, a plurality of layers provided in the interlayer insulating film under the bonding pad are used to suppress generation of cracks in the interlayer insulating film during bonding. It has been proposed to embed a connection plug in the connection hole.

さらに、特許文献５には、やはり活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生を防止するため、ボンディングパッド下に設けた電極に開口部を設け、この開口部を介して、上下の層間絶縁膜を接続し、層間絶縁膜による支柱を形成することが提案されている。   Further, although Patent Document 5 does not assume that a connection pad is provided on the active element, an opening is provided in an electrode provided under the bonding pad in order to prevent cracks in the interlayer insulating film during bonding. It has been proposed to connect the upper and lower interlayer insulating films through the opening and form a support post made of the interlayer insulating film.

また、既に述べたように、接続パッドは、最終的にボンディング接続を行うために使用される前に、接続針（ブローブ針）を接触させてプロービング試験を行うためにも使用される。このプロービング試験を行う場合、接続針を接続パッドに接触させる時に、接続針により接続パッドの表面が傷つけられ、ボンディング接続の際の不良原因になる可能性があるという問題があった。   As described above, the connection pad is also used to perform a probing test by bringing a connection needle (probe needle) into contact before it is finally used for making a bonding connection. When this probing test is performed, when the connecting needle is brought into contact with the connecting pad, the surface of the connecting pad is damaged by the connecting needle, which may cause a defect in bonding connection.

これを防ぐために、例えば特許文献６には、接続パッドを長方形に形成し、もしくは接続パッドを２つの部分に分け、ボンディングを行うための部分とプロービングを行うための部分とを分けることが提案されている。   In order to prevent this, for example, Patent Document 6 proposes that the connection pad is formed in a rectangular shape, or the connection pad is divided into two parts, and the part for bonding and the part for probing are separated. ing.

特開２０００−４９１９０号公報JP 2000-49190 A 米国特許５７５１０６５号公報US Pat. No. 5,751,065 米国特許６４８９２２８号公報US Pat. No. 6,489,228 特許２９７４０２２号公報Japanese Patent No. 2974022 特許３４８２７７９号公報Japanese Patent No. 3482779 特開２０００−１６４６２０号公報JP 2000-164620 A Ｈｅｌｌ他、「Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｂｏｎｄ Ｐａｄ ｏｖｅｒ Ａｃｔｉｖｅ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ０．１３μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」２００３年Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．１３４４〜１３４９Hell et al., “Reliability of Bond over Active Structure for 0.13 μm CMOS Technology”, 2003 Electronic Components and Technology Conference, p. 1344 to 1349

引用文献２に記載の、ボンディング用の領域とプロービング用の領域とを分けた接続パッドを、引用文献１のように、活性素子上に配置することにより、ボンディング接続の際の不良を防止し、なおかつチップ面積を縮小することが可能である。   By disposing the connection pad described in the cited document 2 on the active element as in the cited document 1 by separating the bonding region and the probing region, a defect at the time of bonding connection is prevented, In addition, the chip area can be reduced.

しかし、いくら総配線層数が多くても、強化構造のために使用する配線層数が多くなると、配線層の利用効率、もしくは、配線層によってもたらされる配線資源の利用効率は極端に低下する。このため、接続パッド下において実際の機能を得るための配線を設けることが困難になる可能性がある。実際、その上に接続パッドを配置することを前提とせずに設計された入出力回路では、多くの配線層を、実際に回路を構成するための配線を配置するために使用している場合があり、設計変更をせずに、上記の強化構造を設けることができるとは限らない。   However, no matter how many the total number of wiring layers is, if the number of wiring layers used for the reinforced structure increases, the utilization efficiency of the wiring layers or the utilization efficiency of the wiring resources provided by the wiring layers is extremely lowered. For this reason, it may be difficult to provide wiring for obtaining an actual function under the connection pad. In fact, in an input / output circuit designed without the premise of placing a connection pad on top of it, many wiring layers may be used to place wiring to actually configure the circuit. Yes, it is not always possible to provide the above-mentioned reinforcing structure without changing the design.

本発明の目的は、前記従来技術に基づく問題点を解消し、活性素子の上層に接続パッドを配置した場合に、接続パッド下の活性素子に損傷を与えることなくボンディング接続を確実に行うことができ、なおかつ接続パッド下の配線使用効率も向上させることができる半導体集積回路を提供することにある。   The object of the present invention is to solve the problems based on the prior art and to reliably perform bonding connection without damaging the active element below the connection pad when the connection pad is arranged in the upper layer of the active element. Another object of the present invention is to provide a semiconductor integrated circuit that can improve the wiring use efficiency under the connection pad.

上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記半導体集積回路の論理機能に寄与しない第１の補強構造が形成されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の２つ以上を利用して、前記半導体集積回路の論理機能に寄与しない第２の補強構造が形成されており、
前記第１の補強構造は、前記複数の配線層の２つ以上の内の少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも最下層の１つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路を提供するものである。 In order to achieve the above object, the present invention provides a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
A first reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed between the probing region and the active element formation region,
A second reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed between the bonding region and the active element formation region using two or more of the plurality of wiring layers,
The first reinforcing structure is formed using a wiring layer excluding at least one lowermost wiring layer among two or more of the plurality of wiring layers , and the at least one lowermost wiring A layer is used to form the circuit wiring necessary to obtain the logic function of the semiconductor integrated circuit ;
The first and second reinforcing structures provide a semiconductor integrated circuit characterized in that it is formed by providing a dummy pattern that does not contribute to the logic function of the semiconductor integrated circuit.

また、前記第１の補強構造は、前記プロービング領域へのプロービング時の、該プロービング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであり、前記第２の補強構造は、前記ボンディング領域へのワイヤボンディング時の、該ボンディング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであるのが好ましい。   The first reinforcing structure is for preventing damage to the active element formed in the active element forming region under the probing region when probing the probing region, and the second reinforcing structure. It is preferable to prevent damage to active elements formed in the active element formation region below the bonding region during wire bonding to the bonding region.

また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第１の補強構造が、該複数の配線層の少なくとも１つよりも上層の配線層に形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記複数の配線層の少なくとも１つに加えて、該複数の配線層の少なくとも１つより上層の、他の配線層を利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第２の補強構造が、該他の配線層よりも上層の配線層に形成されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路を提供するものである。 In order to achieve the above object, the present invention is a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate where an active element is formed. And
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, It said first reinforcing structure which does not contribute to the logical functions of the semiconductor integrated circuit is formed on the wiring layer of at least one strong Rimoue layer of the plurality of wiring layers,
Wherein in between the probing region and the active element forming region, the circuit wiring, in addition to at least one of the plurality of wiring layers, at least one strong Ri upper, other wiring layers of the plurality of wiring layers together are formed by using a second reinforcing structure that does not contribute to the logical functions of the semiconductor integrated circuit is formed on the wiring layer above layer than said other wiring layer,
The first and second reinforcing structures provide a semiconductor integrated circuit characterized in that it is formed by providing a dummy pattern that does not contribute to the logic function of the semiconductor integrated circuit.

ここで、前記ボンディング領域と前記活性素子形成領域との間において、前記他の配線層には前記回路配線が配置されていないのが好ましい。   Here, it is preferable that the circuit wiring is not disposed in the other wiring layer between the bonding region and the active element formation region.

また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、前記半導体集積回路の論理機能に寄与しない第１の補強構造を形成するために消費され、該複数の配線層の内の一部より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部に加えて、前記他の配線層の少なくとも１つによってもたらされる配線資源が、前記半導体集積回路の論理機能に寄与しない第２の補強構造を形成するために消費されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路を提供するものである。 In order to achieve the above object, the present invention is a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate where an active element is formed. And
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
In order to form a first reinforcing structure between the probing region and the active element formation region, in which a wiring resource provided by a part of the plurality of wiring layers does not contribute to the logic function of the semiconductor integrated circuit. is consumed, the wiring resources provided by another wiring layer under Ri by part of the said plurality of wiring layers may be utilized to form a circuit wiring necessary to obtain the functionality of the semiconductor integrated circuit And
In between the bonding region and the active element formation region, in addition to part of the plurality of wiring layers, at least the wiring resources provided by one of the other wiring layer, the logic of the semiconductor integrated circuit Is consumed to form a second reinforcing structure that does not contribute to the function ,
The first and second reinforcing structures provide a semiconductor integrated circuit characterized in that it is formed by providing a dummy pattern that does not contribute to the logic function of the semiconductor integrated circuit.

いずれにおいても、前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、その直下の層間絶縁膜内に層間接続コンタクトを配置するための層間接続領域を有するのが好ましい。   In any case, it is preferable that the connection pad has an interlayer connection region for disposing an interlayer connection contact in an interlayer insulating film immediately below the bonding pad and the probing region.

また、前記接続パッド下の領域において、前記直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されるのが好ましい。   Further, in the region under the connection pad, it is preferable that the interlayer connection contact is disposed only under the interlayer connection region in the interlayer insulating film immediately below.

また、前記接続パッドは、前記活性素子形成領域外の外部領域上に配置された層間接続コンタクトによって、対応する活性素子に接続されているのが好ましい。
また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記半導体基板表面上には、複数の配線層と層間絶縁膜が交互に積層されており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第１の補強構造が、該複数の配線層の少なくとも１つよりも上層の全ての配線層および層間絶縁膜に配線および層間接続コンタクトを設けないことによって形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記複数の配線層の少なくとも１つに加えて、該複数の配線層の少なくとも１つより上層の、他の配線層を利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第２の補強構造が、該他の配線層よりも上層の全ての配線層および層間絶縁膜に配線および層間接続コンタクトを設けないことによって形成されていることを特徴とする半導体集積回路を提供するものである。
ここで、前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、前記ボンディング領域と前記活性素子形成領域との間において前記第１の補強構造を形成するために配線および層間接続コンタクトを設けない配線層および層間絶縁膜に設けた、配線および層間接続コンタクトを介して対応する活性素子に接続された、層間接続領域を有するのが好ましい。
また、前記接続パッド下の領域において、その直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されるのが好ましい。
また、前記層間接続領域を前記対応する活性素子に接続する配線および層間接続コンタクトは、前記活性素子形成領域外の外部領域上に配置されているのが好ましい。 The connection pad is preferably connected to a corresponding active element by an interlayer connection contact disposed on an external region outside the active element formation region.
In order to achieve the above object, the present invention is a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate where an active element is formed. And
On the surface of the semiconductor substrate, a plurality of wiring layers and interlayer insulating films are alternately laminated,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, The first reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed by not providing wiring and interlayer connection contacts on all wiring layers and interlayer insulating films above at least one of the plurality of wiring layers. Has been
In addition to at least one of the plurality of wiring layers, another wiring layer above the at least one of the plurality of wiring layers is interposed between the probing region and the active element formation region. And the second reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit provides wiring and interlayer connection contacts on all wiring layers and interlayer insulating films above the other wiring layers. The present invention provides a semiconductor integrated circuit characterized in that it is formed by not providing it.
Here, before Symbol connection pads, said bonding region and probing region separately, provided with the contact wiring and interlayer connection to form the first reinforcing structure between said bonding region and the active element formation region It is preferable to have an interlayer connection region connected to a corresponding active element through a wiring and an interlayer connection contact provided in a non-wiring layer and an interlayer insulating film.
Further, in the region under the connection pad, the interlayer connection contact is preferably disposed only under the interlayer connection region in the interlayer insulating film immediately below the connection pad.
Moreover, it is preferable that the wiring and the interlayer connection contact for connecting the interlayer connection region to the corresponding active element are arranged on an external region outside the active element formation region.

本発明の半導体集積回路によれば、接続パッドがプロービング領域とボンディング領域に分離されているため、プロービング時の接続パッド表面の傷に起因するボンディング接続の際の不良を防止することができる。また、本発明の半導体集積回路によれば、プロービング領域下の補強構造の配線層数を最適化することにより、プロービング時およびボンディング時における活性素子への損傷を防ぎつつ、プロービング領域下の配線層を実配線領域として有効利用することができ、その結果、半導体集積回路の面積を縮小することができる。   According to the semiconductor integrated circuit of the present invention, since the connection pad is separated into the probing region and the bonding region, it is possible to prevent a defect at the time of bonding connection due to a scratch on the surface of the connection pad during probing. In addition, according to the semiconductor integrated circuit of the present invention, by optimizing the number of wiring layers of the reinforcing structure under the probing region, the wiring layer under the probing region is prevented while preventing damage to active elements during probing and bonding. Can be effectively used as the actual wiring region, and as a result, the area of the semiconductor integrated circuit can be reduced.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。   Hereinafter, a semiconductor integrated circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.

図1は、本発明の半導体集積回路の接続パッド近傍の構成を表す−実施形態のレイアウト断面図である。同図に示す半導体集積回路１０は、６層配線構造のもので、シリコン基板１２、第１〜６層間絶縁膜１４（１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ）、第１〜６配線層１６（１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ）、保護膜１８などにより構成されている。   FIG. 1 is a layout cross-sectional view of an embodiment representing a configuration in the vicinity of connection pads of a semiconductor integrated circuit according to the present invention. The semiconductor integrated circuit 10 shown in the figure has a six-layer wiring structure, and includes a silicon substrate 12, first to sixth interlayer insulating films 14 (14a, 14b, 14c, 14d, 14e, 14f), first to sixth wiring layers. 16 (16a, 16b, 16c, 16d, 16e, 16f), a protective film 18 and the like.

シリコン基板１２の図示の箇所の、左端の部分を除く表面近傍は、活性素子が形成される活性素子形成領域２０である。活性素子形成領域２０内は、素子分離領域２２によって各々の活性領域２５に分離され、各々の活性領域２５内に活性素子２３が形成されている。   The vicinity of the surface of the illustrated portion of the silicon substrate 12 excluding the left end portion is an active element formation region 20 in which an active element is formed. The active element formation region 20 is separated into active regions 25 by element isolation regions 22, and active elements 23 are formed in the active regions 25.

図示例の場合、各々の活性領域２５内には、活性素子２３としてＣＭＯＳトランジスタが形成されている。各々のトランジスタは、ゲート電極２４、ソースドレイン領域２６などにより構成されている。ゲート電極２４は、シリコン基板１２の活性領域２５上に形成され、そのゲート長方向の両側面にはサイドウオールスペーサ２８が形成されている。また、ソースドレイン領域２６は、ゲート電極２４のゲート長方向の両側を挟むようにして、活性領域２５の表面近傍の所定領域に形成されている。   In the illustrated example, a CMOS transistor is formed as the active element 23 in each active region 25. Each transistor includes a gate electrode 24, a source / drain region 26, and the like. The gate electrode 24 is formed on the active region 25 of the silicon substrate 12, and sidewall spacers 28 are formed on both side surfaces in the gate length direction. The source / drain region 26 is formed in a predetermined region near the surface of the active region 25 so as to sandwich both sides of the gate electrode 24 in the gate length direction.

なお、シリコン基板１２は、半導体基板の一例であり、他の半導体基板を使用することも可能である。また、活性素子は、ＣＭＯＳトランジスタに限定されず、例えばバイポーラトランジスタ、ダイオード、サイリスタなどの他の活性素子でも良い。   The silicon substrate 12 is an example of a semiconductor substrate, and other semiconductor substrates can be used. The active element is not limited to a CMOS transistor, and may be another active element such as a bipolar transistor, a diode, or a thyristor.

続いて、第１〜６層間絶縁膜１４および第１〜６配線層１６は、活性素子２３同士の間や、活性素子２３と次に述べる接続パッド３０との間などを接続する配線３８を形成するためのものである。シリコン基板１２の上には第１層間絶縁膜１４ａが形成され、以下順次、第１〜６配線層１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆと第２〜６層間絶縁膜１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆとが交互に積層されている。   Subsequently, the first to sixth interlayer insulating films 14 and the first to sixth wiring layers 16 form wirings 38 that connect between the active elements 23 or between the active elements 23 and the connection pads 30 described below. Is to do. A first interlayer insulating film 14a is formed on the silicon substrate 12, and the first to sixth wiring layers 16a, 16b, 16c, 16d, 16e, 16f and the second to sixth interlayer insulating films 14b, 14c, 14d are sequentially formed. , 14e, and 14f are alternately stacked.

これらの配線層１６の内、最上層の第６配線層１６ｆは、接続パッド３０を形成するために使用されている。従って、接続パッド３０下においては、それ以外の配線層、すなわち、第１〜第５配線層１６ａ〜１６ｅを他の目的のために利用することができる。通常、パッドを形成するための最上層の配線層は、Ａｌ合金（Ａｌを主成分とする合金）で形成される。他の配線層もＡｌ合金で形成することが可能である。もしくは、他の配線層は、ＣｕまたはＣｕ合金（Ｃｕを主成分とする合金）で形成することが可能である。   Among these wiring layers 16, the uppermost sixth wiring layer 16 f is used for forming the connection pads 30. Therefore, under the connection pad 30, other wiring layers, that is, the first to fifth wiring layers 16a to 16e can be used for other purposes. Usually, the uppermost wiring layer for forming the pad is made of an Al alloy (an alloy containing Al as a main component). Other wiring layers can also be formed of an Al alloy. Alternatively, the other wiring layer can be formed of Cu or a Cu alloy (an alloy containing Cu as a main component).

接続パッド３０は、活性素子形成領域２０上に、その一部を重ねて配置されており、図１中左側に形成されたプロービング領域３２と、同右側に形成されたボンディング領域３４とに分離されている。このように、プロービング領域３２とボンディング領域３４とを分離することにより、プロービング時の接続パッド３０表面の傷に起因するボンディング接続の際の不良を防止することができる。   The connection pad 30 is disposed on the active element formation region 20 so as to partially overlap, and is separated into a probing region 32 formed on the left side in FIG. 1 and a bonding region 34 formed on the right side. ing. As described above, by separating the probing region 32 and the bonding region 34, it is possible to prevent a defect at the time of bonding connection due to a scratch on the surface of the connection pad 30 during probing.

また、保護膜１８は、接続パッド３０を除く半導体集積回路全体、すなわち、第６層間絶縁膜１４ｆの表面全面、ならびにプロービング領域３２およびボンディング領域３４を除く接続パッド３０の外周部を覆うように形成されている。   The protective film 18 is formed so as to cover the entire semiconductor integrated circuit excluding the connection pads 30, that is, the entire surface of the sixth interlayer insulating film 14f, and the outer peripheral portion of the connection pads 30 excluding the probing region 32 and the bonding region 34. Has been.

接続パッド３０のプロービング領域３２およびボンディング領域３４の下には、それぞれプロービング時およびボンディング時にその下に配置された活性素子２３が損傷されるのを防止するための補強構造３６Ａ，３６Ｂが形成されている。図1に示す例の場合、プロービング領域３２下の補強構造３６Ａは第５および４配線層を使用して形成され、ボンディング領域３４下の補強構造３６Ｂは第５〜３配線層を使用して形成されている。   Reinforcing structures 36A and 36B are formed under the probing region 32 and the bonding region 34 of the connection pad 30 to prevent damage to the active element 23 disposed under the probing and bonding, respectively. Yes. In the example shown in FIG. 1, the reinforcing structure 36A under the probing region 32 is formed using the fifth and fourth wiring layers, and the reinforcing structure 36B under the bonding region 34 is formed using the fifth to third wiring layers. Has been.

具体的には、補強構造３６Ａ，３６Ｂは、例えば、接続パッド３０を形成するために使用される配線層の直下の配線層から順に、少なくとも１つの配線層を使用し、プロービング領域３２およびボンディング領域３４の下に、半導体集積回路１０の論理機能に寄与しないダミーパターンを設けることによって形成される。また、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂよりも、少なくとも1つだけ少ない層数の配線層を使用して構成される。   Specifically, the reinforcing structures 36A and 36B use, for example, at least one wiring layer in order from the wiring layer immediately below the wiring layer used to form the connection pad 30, and the probing region 32 and the bonding region. A dummy pattern that does not contribute to the logic function of the semiconductor integrated circuit 10 is provided below the semiconductor integrated circuit 10. Further, the reinforcing structure 36A under the probing region 32 is configured by using at least one less number of wiring layers than the reinforcing structure 36B under the bonding region 34.

すなわち、ボンディング領域３４下の補強構造３６Ｂは、少なくとも２つの配線層を使用して形成され、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂの使用される配線層の内の、少なくとも１つを除いた配線層を使用して形成される。逆に言えば、プロービング領域３２下の補強構造３６Ａは、複数の配線層１６の内の少なくとも１つの配線層を使用して形成され、ボンディング領域３４下の補強構造３６Ｂは、補強構造３６Ａの形成に使用されるのと同一の配線層に加えて、少なくとも１つの他の配線層を使用して形成される。   That is, the reinforcing structure 36B below the bonding region 34 is formed by using at least two wiring layers, and the reinforcing structure 36A below the probing region 32 is the wiring layer used by the reinforcing structure 36B below the bonding region 34. The wiring layer is formed by using at least one of the wiring layers. In other words, the reinforcing structure 36A under the probing region 32 is formed using at least one wiring layer among the plurality of wiring layers 16, and the reinforcing structure 36B under the bonding region 34 is formed with the reinforcing structure 36A. In addition to the same wiring layer used in the above, at least one other wiring layer is used.

前記のように、最上層の配線層である第６配線層１６ｆは、接続パッド３０を形成するために使用されている。このため、接続パッド３０下においては、それ以外の５層の配線層しか使用することができない。すなわち、補強構造３６Ａ，３６Ｂは、配線層１６の内の、利用可能な最上層の配線層である第５層の配線層と、それに加えて、１層もしくはそれ以上の配線層を使用して形成される。   As described above, the sixth wiring layer 16 f that is the uppermost wiring layer is used to form the connection pads 30. For this reason, only the other five wiring layers can be used under the connection pad 30. That is, the reinforcing structures 36A and 36B use the fifth wiring layer which is the uppermost available wiring layer in the wiring layer 16 and, in addition, one or more wiring layers. It is formed.

また、補強構造３６Ａ，３６Ｂの下には、活性素子２３間などの接続を行うための配線（回路回線）３８が形成されている。これらの配線３８は、活性素子２３相互間等の接続を行うことにより、半導体集積回路１０の回路を形成するために使用される。   In addition, wiring (circuit lines) 38 for connecting the active elements 23 and the like are formed under the reinforcing structures 36A and 36B. These wirings 38 are used to form a circuit of the semiconductor integrated circuit 10 by making connections such as between the active elements 23.

例えば、Ｉ／Ｏ回路を形成するための活性素子２３が接続パッド３０下の活性素子形成領域２０に形成される場合、補強構造３６Ａ，３６Ｂ下の配線３８は、活性素子２３間を相互に接続するとともに、トランジスタに電源電圧を供給するために利用される。これによってＩ／Ｏ回路が形成される。配線３８はまた、Ｉ／Ｏ回路を接続パッド３０に接続するとともに、半導体集積回路の内部回路に接続する。このように、配線３８は、活性素子２３とともに、半導体集積回路の論理機能を実現するために利用される。   For example, when the active element 23 for forming the I / O circuit is formed in the active element formation region 20 under the connection pad 30, the wiring 38 under the reinforcing structures 36A and 36B connects the active elements 23 to each other. In addition, it is used to supply a power supply voltage to the transistor. As a result, an I / O circuit is formed. The wiring 38 also connects the I / O circuit to the connection pad 30 and to the internal circuit of the semiconductor integrated circuit. Thus, the wiring 38 is used together with the active element 23 to realize the logic function of the semiconductor integrated circuit.

具体的には、図1に示す例の場合、プロービング領域３２下の補強構造３６Ａの下では、第１〜３配線層に形成された配線３８と第１〜３層間絶縁膜に形成された層間接続コンタクト４０とを介して活性素子２３間が接続されている。また、ボンディング領域３４下の補強構造３６Ｂの下では、第１および２配線層に形成された配線３８と第１および２層間絶縁膜に形成された層間接続コンタクト４０を介して活性素子２３間が接続されている。   Specifically, in the example shown in FIG. 1, under the reinforcing structure 36A under the probing region 32, the wiring 38 formed in the first to third wiring layers and the interlayer formed in the first to third interlayer insulating films. The active elements 23 are connected via the connection contacts 40. Further, under the reinforcing structure 36B under the bonding region 34, the active element 23 is connected between the wiring 38 formed in the first and second wiring layers and the interlayer connection contact 40 formed in the first and second interlayer insulating films. It is connected.

このように、プロービング領域３２およびボンディング領域３４下の配線３８は、例えば最下層の配線層から順に、少なくとも1つの配線層を使用して形成される。また、プロービング領域３２下の配線３８は、ボンディング領域３４下の配線３８を形成するために使用される配線層数よりも、少なくとも1つだけ多い層数の配線層を使用して構成される。すなわち、ボンディング領域３４下においては、半導体集積回路１０の論理機能を得るための回路配線３８が、少なくとも１つの配線を利用して形成され、プロービング領域３２下においては、同じ配線層に加えて、少なくとも１つの他の配線層を利用して形成される。 Thus, the wiring 38 under the probing region 32 and the bonding region 34 is formed by using at least one wiring layer in order from the lowermost wiring layer, for example. Further, the wiring 38 under the probing region 32 is configured by using at least one wiring layer that is at least one more than the number of wiring layers used for forming the wiring 38 under the bonding region 34. That is, in the lower bonding region 34, the circuit wiring 38 for obtaining the logical functions of the semiconductor integrated circuit 10 is formed by utilizing a single interconnect also small, in probing region 32 below, in addition to the same wiring layer Thus, it is formed using at least one other wiring layer.

なお、プロービング領域３２およびボンディング領域３４の両方の下において、少なくとも1つの配線層を使用して配線３８が形成されていることは、必須ではないが、一般的に好ましい。   In addition, although it is not essential that the wiring 38 is formed using at least one wiring layer under both the probing region 32 and the bonding region 34, it is generally preferable.

以上述べたように、複数の配線層の内の、上層の一部の配線層が、補強構造３６Ａ，３６Ｂを形成するために使用される。すなわち、複数の配線層によってもたらされる配線資源の内の、上層の一部の配線層によってもたらされる部分が、補強構造３６Ａ，３６Ｂを形成するために消費される。一方、下層の、１層もしくは複数層の配線層が、集積回路１０の論理機能を得るための回路配線３８を形成するために利用される。すなわち、下層の１層もしくは複数層の配線層によってもたらされる配線資源が、回路配線３８を形成するために活用される。   As described above, a part of the upper wiring layer among the plurality of wiring layers is used to form the reinforcing structures 36A and 36B. That is, of the wiring resources provided by the plurality of wiring layers, a portion provided by the upper part of the wiring layers is consumed to form the reinforcing structures 36A and 36B. On the other hand, one or more wiring layers in the lower layer are used for forming the circuit wiring 38 for obtaining the logic function of the integrated circuit 10. That is, the wiring resource brought about by the lower layer or the plurality of wiring layers is utilized to form the circuit wiring 38.

ここで、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂを形成するために使用される配線層に比較して、少ない層数の配線層を使用して形成される。すなわち、プロービング領域３２下の補強構造３６Ａは、ボンディング領域３４下の補強構造３６Ｂに比較して、少ない層数の配線層によってもたらされる部分の配線資源しか消費しない。従って、プロービング領域３２下においては、ボンディング領域下に比較して、多くの配線層、もしくは、多くの配線層によってもたらされる配線資源を、論理機能を得るための回路配線３８を形成するために利用することができる。   Here, the reinforcing structure 36A under the probing region 32 is formed using a smaller number of wiring layers than the wiring layer used to form the reinforcing structure 36B under the bonding region 34. That is, the reinforcing structure 36A under the probing region 32 consumes only a part of the wiring resources provided by the wiring layers having a smaller number of layers as compared with the reinforcing structure 36B under the bonding region 34. Therefore, under the probing region 32, more wiring layers or wiring resources provided by many wiring layers are used to form circuit wiring 38 for obtaining a logical function than under the bonding region. can do.

また、図１に示す例において、接続パッド３０は、プロービング領域３２とボンディング領域３４とは別に、層間接続領域３５を具えている。層間接続領域３５は、図１においては、接続パッド３０の左端の部分にあり、表面保護膜１８に覆われている。層間接続領域３５は、半導体基板の、活性素子形成領域２０の外側の、外部領域２１上に位置している。   In the example shown in FIG. 1, the connection pad 30 includes an interlayer connection region 35 in addition to the probing region 32 and the bonding region 34. The interlayer connection region 35 is located at the left end portion of the connection pad 30 in FIG. 1 and is covered with the surface protective film 18. The interlayer connection region 35 is located on the external region 21 outside the active element formation region 20 of the semiconductor substrate.

そして、第６配線層１６ｆの接続パッド３０と活性素子２３との間の接続は、この、層間接続領域３５下において、すなわち、プロービング領域３２およびボンディング領域３４下の活性素子形成領域２０以外の、外部領域２１上において、行われている。すなわち、第1〜５配線層１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅに形成された配線３８と第１〜６層間絶縁膜１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆに形成された層間接続コンタクト４０が、層間接続領域３５下に配置され、接続パッド３０と対応する活性素子２３とを接続している。図１に示す例の場合、図中左端部において、接続パッド３０と活性素子２３との間を接続する配線３８および層間接続コンタクト４０が形成されている。   The connection between the connection pad 30 of the sixth wiring layer 16f and the active element 23 is under the interlayer connection region 35, that is, other than the active element formation region 20 under the probing region 32 and the bonding region 34. It is performed on the external area 21. That is, the wiring 38 formed in the first to fifth wiring layers 16a, 16b, 16c, 16d, and 16e and the interlayer connection contact 40 formed in the first to sixth interlayer insulating films 14a, 14b, 14c, 14d, 14e, and 14f. Is disposed under the interlayer connection region 35 and connects the connection pad 30 to the corresponding active element 23. In the case of the example shown in FIG. 1, a wiring 38 and an interlayer connection contact 40 for connecting the connection pad 30 and the active element 23 are formed at the left end portion in the drawing.

このように、接続パッド３０と活性素子２３との間の接続を活性素子形成領域２０以外の外部領域２１上において行うことは必須ではない。しかし、活性素子２３との接続のための層問接続コンタクト４０や配線３８を活性素子形成領域２０以外の外部領域２１上に設けることによって、接続パッド３０と活性素子形成領域２０との間には全面に補強構造３６Ａ，３６Ｂを設け、より確実に、活性素子２３が損傷されることを防止することができる。   As described above, it is not essential to perform the connection between the connection pad 30 and the active element 23 on the external region 21 other than the active element formation region 20. However, by providing the layer connection contact 40 and the wiring 38 for connection with the active element 23 on the external region 21 other than the active element forming region 20, the connection pad 30 and the active element forming region 20 are not connected. Reinforcing structures 36A and 36B are provided on the entire surface, so that the active element 23 can be more reliably prevented from being damaged.

しかも、図１に示した例においては、接続パッド３０の直下の第６層間絶縁膜１４ｆ内には、層間接続領域３５下においてしか、層間接続コンタクト４０が配置されない。すなわち、接続パッド３０のプロービング領域３２およびボンディング領域３４に直接接触する領域には、層間接続コンタクト４０は配置されない。このため、接続パッド３０のプロービング領域３２およびボンディング領域３４は、連続した第６層間絶縁膜１４ｆ上に、補強構造３６Ａ，３６Ｂとは電気的に接続されることなく、形成される。   In addition, in the example shown in FIG. 1, the interlayer connection contact 40 is disposed only under the interlayer connection region 35 in the sixth interlayer insulating film 14 f immediately below the connection pad 30. That is, the interlayer connection contact 40 is not disposed in the region of the connection pad 30 that directly contacts the probing region 32 and the bonding region 34. For this reason, the probing region 32 and the bonding region 34 of the connection pad 30 are formed on the continuous sixth interlayer insulating film 14f without being electrically connected to the reinforcing structures 36A and 36B.

このように層間接続コンタクト４０を層間接続領域３５下のみに配置することは、本発明にとって必須ではないが、プロービングおよびボンディングの際の、接続パッド３０と活性素子２３との間の接続不良発生を防止するために有効である。   Although it is not essential for the present invention to dispose the interlayer connection contact 40 only under the interlayer connection region 35 in this way, a connection failure between the connection pad 30 and the active element 23 occurs during probing and bonding. It is effective to prevent.

なお、多数の配線層１６を重ねて形成することを可能にするため、それぞれの層の層間絶縁膜１４の表面は平坦にされる。この結果、接続パッド３０の表面も、プロービング領域３２、ボンディング領域３４、および、層間接続領域３５の全体にわたって、ほぼ平坦になる。   Note that the surface of the interlayer insulating film 14 of each layer is flattened so that a large number of wiring layers 16 can be formed in an overlapping manner. As a result, the surface of the connection pad 30 is also substantially flat throughout the probing region 32, the bonding region 34, and the interlayer connection region 35.

また、図２にその一部を示すように、半導体集積回路１０には複数の接続パッド３０が備えられており、通常、個々の半導体集積回路チップに分割されたシリコン基板１２の４辺に沿って配置される。図２では、シリコン基板１２の端部１３の近傍の部分が示されており、左側が外部領域２１、右側が活性素子形成領域２０である。接続パッド３０は、図２中左側から順に、層間接続領域３５、プロービング領域３２、ボンディング領域３４である。   Further, as shown in part of FIG. 2, the semiconductor integrated circuit 10 is provided with a plurality of connection pads 30, and usually along four sides of the silicon substrate 12 divided into individual semiconductor integrated circuit chips. Arranged. In FIG. 2, a portion in the vicinity of the end portion 13 of the silicon substrate 12 is shown. The left side is an external region 21, and the right side is an active element forming region 20. The connection pads 30 are an interlayer connection region 35, a probing region 32, and a bonding region 34 in order from the left side in FIG.

プロービング領域３２およびボンディング領域３４の下には、それぞれ、補強構造３６Ａ，３６Ｂが設けられている。層間接続領域３５の下には層間接続コンタクト４０が配置されている。   Reinforcing structures 36A and 36B are provided below the probing region 32 and the bonding region 34, respectively. An interlayer connection contact 40 is disposed under the interlayer connection region 35.

以下、プロービング時およびボンディング時における、接続パッド３０に対する機械的負荷について考察する。   Hereinafter, the mechanical load on the connection pad 30 during probing and bonding will be considered.

プロービングは、図３に一例を示すように、接続パッド３０の配置に合わせた複数の接続針４２を有するブローブカードをウェハ上の半導体集積回路１０の各々の接続パッド３０上に押下し、各接続針４２と各接続パッド３０とを電気的に接触させて半導体集積回路１０の動作試験を行い、良品選別を行う。従って、プロービング時の機械的負荷は、接続針４２を接続パッド３０上に押下する力のみである。なお、図３の例では、斜め接触型接続針を使用しているが、これに限定されず、例えば垂直接触型接続針でもよい。   In the probing, as shown in an example in FIG. 3, a probe card having a plurality of connection needles 42 in accordance with the arrangement of the connection pads 30 is pushed onto each connection pad 30 of the semiconductor integrated circuit 10 on the wafer, and each connection is made. The operation test of the semiconductor integrated circuit 10 is performed by bringing the needle 42 and each connection pad 30 into electrical contact, and the non-defective product is selected. Therefore, the mechanical load at the time of probing is only a force for pressing the connection needle 42 onto the connection pad 30. In the example of FIG. 3, the oblique contact type connection needle is used. However, the present invention is not limited to this, and for example, a vertical contact type connection needle may be used.

一方、ワイヤボンディング時は、図４に一例を示すように、ワイヤボールが接続パッド３０上に押下され、熱印加、超音波印加を行うことにより、ワイヤボールと接続パッド３０との間で共晶が形成されることによってワイヤ４４と接続パッド３０とが電気的、機械的に接続される。その後、ワイヤ４４をリードフレームまで引き回して電気的に接続するが、その時接続パッド３０にはワイヤ４４を介して引張り力がかかる。従って、ボンディング時の機械的負荷は押下力、熱、超音波、引張り力などである。   On the other hand, at the time of wire bonding, as shown in an example in FIG. 4, the wire ball is pressed onto the connection pad 30, and heat application and ultrasonic application are performed, whereby eutectic is formed between the wire ball and the connection pad 30. Is formed, the wire 44 and the connection pad 30 are electrically and mechanically connected. Thereafter, the wire 44 is drawn up to the lead frame to be electrically connected. At that time, a tensile force is applied to the connection pad 30 through the wire 44. Therefore, the mechanical load at the time of bonding is pressing force, heat, ultrasonic waves, tensile force, and the like.

上記のように、プロービング時よりも、ボンディング時の方が接続パッド３０に対する機械的負荷が明らかに大きいということが分かる。以上の考察に基づいて、半導体集積回路１０では、プロービング領域３２下の補強構造３６Ａとボンディング領域３４下の補強構造３６Ｂを別構造とし、ボンディング領域３４下の補強構造３６Ｂよりも、プロービング領域３２下の補強構造３６Ａが使用する配線層数を減らしている。   As described above, it can be seen that the mechanical load on the connection pad 30 is obviously greater during bonding than during probing. Based on the above consideration, in the semiconductor integrated circuit 10, the reinforcing structure 36 </ b> A below the probing region 32 and the reinforcing structure 36 </ b> B below the bonding region 34 are separated from each other, and below the reinforcing structure 36 </ b> B below the bonding region 34. The number of wiring layers used by the reinforcing structure 36A is reduced.

プロービング領域３２下の補強構造と３６Ａとボンディング領域３４下の補強構造３６Ｂとを、別構造としなかったとすると、プロービング領域３２とボンディング領域３４との両方の下に、ボンディング時の大きな負荷印加による活性素子２３の損傷を防止するために必要な、多くの層数の配線層を利用して補強構造を設けることになる。   If the reinforcing structure under the probing region 32, 36A, and the reinforcing structure 36B under the bonding region 34 are not separate structures, the activity due to the application of a large load during bonding is provided under both the probing region 32 and the bonding region 34. A reinforcing structure is provided by using a large number of wiring layers necessary to prevent the element 23 from being damaged.

これに対して、本発明の半導体集積回路では、プロービング時およびボンディング時のそれぞれにおける活性素子２３への損傷を防ぐことができる範囲内において、プロービング領域３２およびボンディング領域３４下の補強構造３６Ａ、３６Ｂを形成するために使用する配線層数を最適化する。これによって、プロービング領域３２下の配線層を実配線領域として、半導体集積回路１０の論理機能を得るための回路配線３８を形成するために、有効利用することができる。   On the other hand, in the semiconductor integrated circuit of the present invention, the reinforcing structures 36A and 36B below the probing region 32 and the bonding region 34 are within a range in which damage to the active element 23 during probing and bonding can be prevented. Optimize the number of wiring layers used to form. As a result, the wiring layer under the probing region 32 can be effectively used to form the circuit wiring 38 for obtaining the logic function of the semiconductor integrated circuit 10 using the actual wiring region.

すなわち、プロービング領域３２下において補強構造３６Ａを形成するために使用されなかった配線層を、もしくは、使用されなかった配線層によってもたらされる、補強構造３６Ａ形成のために消費されなかった配線資源を、論理機能を得るための回路配線３８を形成するために活用することができる。これによって、接続パッド３０下に、回路を形成するために必要な配線（回路配線）３８を設けることが可能になり、その結果、半導体集積回路１０の面積を縮小できる。   That is, a wiring layer that is not used to form the reinforcing structure 36A under the probing region 32, or a wiring resource that is not consumed for forming the reinforcing structure 36A that is caused by the wiring layer that is not used. It can be utilized to form a circuit wiring 38 for obtaining a logic function. As a result, wiring (circuit wiring) 38 necessary for forming a circuit can be provided under the connection pad 30, and as a result, the area of the semiconductor integrated circuit 10 can be reduced.

なお、上記実施形態は、６層配線構造の半導体集積回路であるが、本発明は、これに限定されず、２層以上の多層配線構造の半導体集積回路に適用可能である。また、接続パッドは、活性素子形成領域上に、その一部もしくは全部を重ねて配置してもよい。また、補強構造のダミーパターンの構成は何ら限定されず、どのようなパターンを有するものであってもよい。   The above embodiment is a semiconductor integrated circuit having a six-layer wiring structure, but the present invention is not limited to this, and can be applied to a semiconductor integrated circuit having a multilayer wiring structure having two or more layers. In addition, the connection pads may be partially or entirely overlapped on the active element formation region. Moreover, the structure of the dummy pattern of a reinforcement structure is not limited at all, You may have what kind of pattern.

接続パッド３０は、その全体が活性素子形成領域２０上に配置されていてもいいし、一部分のみが活性素子形成領域２０上に配置されていてもいい。図２に示した例では、プロービング領域３２とボンディング領域３４とが隣り合わせて配置されることにより、接続パッド３０全体が長方形の形状に形成されている。しかし、プロービング領域３２とボンディング領域３４とを離して配置し、その間を、同一層、もしくは異なる層の配線を介して電気的に接続するようにしても良い。   The entire connection pad 30 may be disposed on the active element formation region 20, or only a part thereof may be disposed on the active element formation region 20. In the example shown in FIG. 2, the probing region 32 and the bonding region 34 are arranged adjacent to each other, so that the entire connection pad 30 is formed in a rectangular shape. However, the probing region 32 and the bonding region 34 may be arranged apart from each other and electrically connected to each other through the same layer or different layers of wiring.

また、補強構造３６Ａ，３６Ｂも、図１に示したものには限定されず、さまざまな構造のものを利用することができる。例えば、特許文献１に記載されたような金属配線による格子状の構造でも良い。特許文献２に記載されたように、接続パッド直下にパターニングされていない金属層を設けても良い。特許文献３に記載されたように、接続パッド下の金属層に、環状の領域を設けても良い。   Further, the reinforcing structures 36A and 36B are not limited to those shown in FIG. 1, and various structures can be used. For example, a lattice-like structure using metal wiring as described in Patent Document 1 may be used. As described in Patent Document 2, an unpatterned metal layer may be provided immediately below the connection pad. As described in Patent Document 3, an annular region may be provided in the metal layer under the connection pad.

さらに、非特許文献１に記載されたように、接続パッド下において、いくつかの配線層および層間絶縁膜に、配線および層間接続コンタクトを設けないようにしても良い。この場合においても、配線を設けないようにした配線層は、半導体集積回路の論理機能を得るための回路配線を形成するために利用することができない。従って、配線を設けないようにした配線層は、補強構造を形成するために使用された、もしくは、その配線層によってもたらされる配線資源は、補強構造を形成するために消費されたと考えることができる。   Further, as described in Non-Patent Document 1, wirings and interlayer connection contacts may not be provided in some wiring layers and interlayer insulating films under the connection pads. Even in this case, the wiring layer in which no wiring is provided cannot be used to form a circuit wiring for obtaining a logic function of the semiconductor integrated circuit. Therefore, it can be considered that the wiring layer in which the wiring is not provided is used to form the reinforcing structure, or the wiring resources provided by the wiring layer are consumed to form the reinforcing structure. .

またさらに、特許文献４および５に記載されたように、接続プラグや層間絶縁膜による支柱を補強構造として利用しても良い。   Furthermore, as described in Patent Documents 4 and 5, a support plug or a support post made of an interlayer insulating film may be used as a reinforcing structure.

本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
The semiconductor integrated circuit of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the spirit of the present invention. is there.

本発明の半導体集積回路の接続パッド近傍の構成を表す一実施形態のレイアウト断面図である。It is a layout sectional view of one embodiment showing the composition near the connection pad of the semiconductor integrated circuit of the present invention. 図１に示す半導体集積回路のレイアウト上面図である。FIG. 2 is a layout top view of the semiconductor integrated circuit shown in FIG. 1. 図１に示す半導体集積回路において、ワイヤボンディングが施された状態を表すレイアウト断面図である。FIG. 2 is a layout cross-sectional view illustrating a state where wire bonding is performed in the semiconductor integrated circuit illustrated in FIG. 1. 図１に示す半導体集積回路において、接続針が接触された状態を表すレイアウト断面図である。FIG. 2 is a layout cross-sectional view illustrating a state in which a connection needle is in contact with the semiconductor integrated circuit illustrated in FIG.

符号の説明Explanation of symbols

１０ 半導体集積回路
１２ シリコン基板
１３ シリコン基板の端部
１４ 層間絶縁膜
１６ 配線層
１８ 保護膜
２０ 活性素子形成領域
２１ 外部領域
２２ 素子分離領域
２３ 活性素子
２４ ゲート電極
２５ 活性領域
２６ ソースドレイン領域
２８ サイドウオールスペーサ
３０ 接続パッド
３２ プロービング領域
３４ ボンディング領域
３５ 層間接続領域
３６ 補強構造
３８ 配線
４０ 層間接続コンタクト
４２ 接続針
４４ ワイヤ DESCRIPTION OF SYMBOLS 10 Semiconductor integrated circuit 12 Silicon substrate 13 End part of silicon substrate 14 Interlayer insulating film 16 Wiring layer 18 Protective film 20 Active element formation area 21 External area 22 Element isolation area 23 Active element 24 Gate electrode 25 Active area 26 Source / drain area 28 Side Wall spacer 30 Connection pad 32 Probing area 34 Bonding area 35 Interlayer connection area 36 Reinforcement structure 38 Wiring 40 Interlayer connection contact 42 Connection needle 44 Wire

Claims (12)

半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記半導体集積回路の論理機能に寄与しない第１の補強構造が形成されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の２つ以上を利用して、前記半導体集積回路の論理機能に寄与しない第２の補強構造が形成されており、
前記第１の補強構造は、前記複数の配線層の２つ以上の内の少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも最下層の１つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
A first reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed between the probing region and the active element formation region,
A second reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed between the bonding region and the active element formation region using two or more of the plurality of wiring layers,
The first reinforcing structure is formed using a wiring layer excluding at least one lowermost wiring layer among two or more of the plurality of wiring layers, and the at least one lowermost wiring A layer is used to form the circuit wiring necessary to obtain the logic function of the semiconductor integrated circuit;
The first and second reinforcing structures are formed by providing dummy patterns that do not contribute to the logic function of the semiconductor integrated circuit. 前記第１の補強構造は、前記プロービング領域へのプロービング時の、該プロービング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであり、前記第２の補強構造は、前記ボンディング領域へのワイヤボンディング時の、該ボンディング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであることを特徴とする請求項１記載の半導体集積回路。   The first reinforcing structure prevents damage to active elements formed in the active element forming region under the probing region when probing the probing region, and the second reinforcing structure includes: 2. The semiconductor integrated circuit according to claim 1, wherein the active element formed in the active element formation region under the bonding region is prevented from being damaged during wire bonding to the bonding region. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第１の補強構造が、該複数の配線層の少なくとも１つよりも上層の配線層に形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記複数の配線層の少なくとも１つに加えて、該複数の配線層の少なくとも１つより上層の、他の配線層を利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第２の補強構造が、該他の配線層よりも上層の配線層に形成されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, A first reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed in a wiring layer above the at least one of the plurality of wiring layers;
In addition to at least one of the plurality of wiring layers, another wiring layer above the at least one of the plurality of wiring layers is interposed between the probing region and the active element formation region. And a second reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed in a wiring layer above the other wiring layer,
The first and second reinforcing structures are formed by providing dummy patterns that do not contribute to the logic function of the semiconductor integrated circuit. 前記ボンディング領域と前記活性素子形成領域との間において、前記他の配線層には前記回路配線が配置されていないことを特徴とする請求項３記載の半導体集積回路。   4. The semiconductor integrated circuit according to claim 3, wherein the circuit wiring is not arranged in the other wiring layer between the bonding region and the active element formation region. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、前記半導体集積回路の論理機能に寄与しない第１の補強構造を形成するために消費され、該複数の配線層の内の一部より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部に加えて、前記他の配線層の少なくとも１つによってもたらされる配線資源が、前記半導体集積回路の論理機能に寄与しない第２の補強構造を形成するために消費されており、
前記第１および第２の補強構造は、前記半導体集積回路の論理機能に寄与しないダミーパターンを設けることによって形成されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
In order to form a first reinforcing structure between the probing region and the active element formation region, in which a wiring resource provided by a part of the plurality of wiring layers does not contribute to the logic function of the semiconductor integrated circuit. The wiring resources that are consumed by the other wiring layers lower than a part of the plurality of wiring layers are used to form circuit wirings necessary for obtaining the function of the semiconductor integrated circuit. And
Between the bonding region and the active element formation region, in addition to a part of the plurality of wiring layers, a wiring resource provided by at least one of the other wiring layers is a logic of the semiconductor integrated circuit. Is consumed to form a second reinforcing structure that does not contribute to the function,
The first and second reinforcing structures are formed by providing dummy patterns that do not contribute to the logic function of the semiconductor integrated circuit. 前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、その直下の層間絶縁膜内に層間接続コンタクトを配置するための層間接続領域を有することを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路。   6. The connection pad according to claim 1, further comprising an interlayer connection region for disposing an interlayer connection contact in an interlayer insulating film immediately below the bonding pad and the probing region. The semiconductor integrated circuit as described. 前記接続パッド下の領域において、前記直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されることを特徴とする請求項６記載の半導体集積回路。   7. The semiconductor integrated circuit according to claim 6, wherein in the region under the connection pad, the interlayer connection contact is disposed only under the interlayer connection region in the interlayer insulating film immediately below. 前記接続パッドは、前記活性素子形成領域外の外部領域上に配置された層間接続コンタクトによって、対応する活性素子に接続されていることを特徴とする請求項６または７記載の半導体集積回路。   8. The semiconductor integrated circuit according to claim 6, wherein the connection pad is connected to a corresponding active element by an interlayer connection contact disposed on an external region outside the active element formation region. 半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記半導体基板表面上には、複数の配線層と層間絶縁膜が交互に積層されており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも１つを利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第１の補強構造が、該複数の配線層の少なくとも１つよりも上層の全ての配線層および層間絶縁膜に配線および層間接続コンタクトを設けないことによって形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記複数の配線層の少なくとも１つに加えて、該複数の配線層の少なくとも１つより上層の、他の配線層を利用して形成されるとともに、前記半導体集積回路の論理機能に寄与しない第２の補強構造が、該他の配線層よりも上層の全ての配線層および層間絶縁膜に配線および層間接続コンタクトを設けないことによって形成されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
On the surface of the semiconductor substrate, a plurality of wiring layers and interlayer insulating films are alternately laminated,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, The first reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit is formed by not providing wiring and interlayer connection contacts on all wiring layers and interlayer insulating films above at least one of the plurality of wiring layers. Has been
In addition to at least one of the plurality of wiring layers, another wiring layer above the at least one of the plurality of wiring layers is interposed between the probing region and the active element formation region. And the second reinforcing structure that does not contribute to the logic function of the semiconductor integrated circuit provides wiring and interlayer connection contacts on all wiring layers and interlayer insulating films above the other wiring layers. A semiconductor integrated circuit formed by not providing the semiconductor integrated circuit. 前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、前記ボンディング領域と前記活性素子形成領域との間において前記第１の補強構造を形成するために配線および層間接続コンタクトを設けない配線層および層間絶縁膜に設けた、配線および層間接続コンタクトを介して対応する活性素子に接続された、層間接続領域を有することを特徴とする請求項９に記載の半導体集積回路。 In addition to the bonding region and the probing region, the connection pad has a wiring layer not provided with a wiring and an interlayer connection contact to form the first reinforcing structure between the bonding region and the active element formation region, and 10. The semiconductor integrated circuit according to claim 9 , further comprising an interlayer connection region provided in the interlayer insulating film and connected to a corresponding active element via a wiring and an interlayer connection contact. 前記接続パッド下の領域において、その直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されることを特徴とする請求項１０に記載の半導体集積回路。 11. The semiconductor integrated circuit according to claim 10 , wherein in the region under the connection pad, the interlayer connection contact is disposed only under the interlayer connection region in the interlayer insulating film immediately below the connection pad. 前記層間接続領域を前記対応する活性素子に接続する配線および層間接続コンタクトは、前記活性素子形成領域外の外部領域上に配置されていることを特徴とする請求項１０または１１に記載の半導体集積回路。 12. The semiconductor integrated circuit according to claim 10 , wherein the wiring and interlayer connection contact for connecting the interlayer connection region to the corresponding active element are arranged on an external region outside the active element formation region. circuit.
JP2005013952A 2004-01-22 2005-01-21 Semiconductor integrated circuit Active JP4938983B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005013952A JP4938983B2 (en) 2004-01-22 2005-01-21 Semiconductor integrated circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004014080 2004-01-22
JP2004014080 2004-01-22
JP2005013952A JP4938983B2 (en) 2004-01-22 2005-01-21 Semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JP2005236277A JP2005236277A (en) 2005-09-02
JP4938983B2 true JP4938983B2 (en) 2012-05-23

Family

ID=35018860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005013952A Active JP4938983B2 (en) 2004-01-22 2005-01-21 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP4938983B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849640B1 (en) 2005-09-16 2008-08-01 가부시키가이샤 리코 Semiconductor device
JP4645398B2 (en) * 2005-10-04 2011-03-09 株式会社デンソー Semiconductor device and manufacturing method thereof
JP4333733B2 (en) 2006-12-08 2009-09-16 セイコーエプソン株式会社 Layout design method for semiconductor device and layout design apparatus using the same
US7919839B2 (en) 2007-07-24 2011-04-05 Northrop Grumman Systems Corporation Support structures for on-wafer testing of wafer-level packages and multiple wafer stacked structures
JP5601072B2 (en) * 2010-08-03 2014-10-08 サンケン電気株式会社 Semiconductor device
CN102136458A (en) * 2011-02-24 2011-07-27 中颖电子股份有限公司 Improved structure aimed at BOAC framework
US9093432B2 (en) 2011-09-23 2015-07-28 Sanken Electric Co., Ltd. Semiconductor device
JP2016139711A (en) 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method of the same
US11735541B2 (en) 2018-06-28 2023-08-22 Murata Manufacturing Co., Ltd. Semiconductor device with protective protrusion
JP2021150307A (en) * 2020-03-16 2021-09-27 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device, manufacturing method of the semiconductor device, and electronic apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor

Also Published As

Publication number Publication date
JP2005236277A (en) 2005-09-02

Similar Documents

Publication Publication Date Title
JP4938983B2 (en) Semiconductor integrated circuit
JP4242336B2 (en) Semiconductor device
US7629689B2 (en) Semiconductor integrated circuit having connection pads over active elements
JP4671814B2 (en) Semiconductor device
JP4449824B2 (en) Semiconductor device and its mounting structure
US20080210935A1 (en) Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
JP2008527710A (en) Method and apparatus for realizing structure support for wiring pad while increasing signal conduction efficiency
JP2005223245A (en) Semiconductor device
US20110215481A1 (en) Semiconductor device
JP3898350B2 (en) Semiconductor device
JP6301763B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2005260053A (en) Semiconductor device and manufacturing method thereof
JP2010050177A (en) Semiconductor device
JP2006108329A (en) Semiconductor device
US20050212141A1 (en) Semiconductor appartus
JP4165460B2 (en) Semiconductor device
JP2009176833A (en) Semiconductor device and its manufacturing method
JP2008028400A (en) Semiconductor chip
US6762499B2 (en) Semiconductor integrated device
JP2007059867A (en) Semiconductor device
JP4093165B2 (en) Semiconductor integrated circuit device
JP5485132B2 (en) Semiconductor device
JP4267481B2 (en) Semiconductor device
JPH03108338A (en) Semiconductor integrated circuit device
JP4221019B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120224

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4938983

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250