JP2005236277A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、活性素子の上に配置された接続パッド(外部接続用のパッド)を有する半導体集積回路に関するものである。 The present invention relates to a semiconductor integrated circuit having connection pads (pads for external connection) disposed on active elements.
接続パッドは、製造された半導体集積回路のウェハプロービング試験時の接続、および半導体集積回路の組立て時のワイヤボンディング接続のために使用される。従来、接続パッドは、トランジスタ等の活性素子が形成される活性素子形成領域の上には設けられないのが一般的であった。これは、上記ボンディング等の際に加えられる機械的負荷によって、その下に配置された活性素子が損傷を受けて特性が悪化するのを防ぐためである。 The connection pads are used for connection of the manufactured semiconductor integrated circuit during wafer probing test and for wire bonding connection during assembly of the semiconductor integrated circuit. Conventionally, the connection pad is generally not provided on an active element formation region where an active element such as a transistor is formed. This is to prevent the active element disposed under the mechanical load applied during the bonding or the like from being damaged and deteriorating the characteristics.
しかし、素子の微細化によって半導体集積回路に搭載される機能が増大し、必要な接続パッド数が増大するにつれて、活性素子上に接続パッドを配置し、チップ面積を縮小することが求められている。 However, as the functions mounted on the semiconductor integrated circuit increase due to the miniaturization of the elements and the number of necessary connection pads increases, it is required to dispose the connection pads on the active elements and reduce the chip area. .
例えば、特許文献1には、ボンドパッドの下に金属配線による格子状の導電性強化構造を設けることにより、能動回路領域上にボンドパッドを配置し直接ワイヤボンディングを行うことが提案されている。 For example, Patent Document 1 proposes that a wire-bonding is performed directly by disposing a bond pad on an active circuit region by providing a lattice-like conductive reinforcing structure by metal wiring under the bond pad.
また、特許文献2には、ボンドパッド下の回路に対するストレス緩和のために、ボンドパッド直下に、パターニングされていない、もしくはパターニングされた金属層を設けることが提案されている。 Patent Document 2 proposes to provide an unpatterned or patterned metal layer directly under the bond pad in order to relieve stress on the circuit under the bond pad.
また、特許文献3には、保護構造として、パッド下の金属層に、電気的にフローティング状態の、もしくは、パッドへの接続の経路となる、環状の領域を設けることが提案されている。 Further, Patent Document 3 proposes to provide, as a protective structure, an annular region in a metal layer under the pad that is in an electrically floating state or serves as a connection path to the pad.
さらに、非特許文献1には、BOA Type Aと呼ばれる構造が記載されている。この構造において、ワイヤボンドパッド下においては、金属配線およびヴィアは、最下層のみに設けられる。すなわち、ワイヤボンドパッド下において、最下層を除いた層には金属配線およびヴィアを設けないことによって、ワイヤボンドパッド下の活性素子を保護する。 Further, Non-Patent Document 1 describes a structure called BOA Type A. In this structure, under the wire bond pad, the metal wiring and vias are provided only in the lowermost layer. That is, under the wire bond pad, the active elements under the wire bond pad are protected by not providing metal wiring and vias in the layers other than the lowermost layer.
その他、特許文献4には、活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生等を抑制するため、ボンディングパッド下の層間絶縁膜に設けた複数の接続孔に、接続プラグを埋設することが提案されている。 In addition, although Patent Document 4 does not assume that a connection pad is provided on the active element, a plurality of layers provided in the interlayer insulating film under the bonding pad are used to suppress generation of cracks in the interlayer insulating film during bonding. It has been proposed to embed a connection plug in the connection hole.
さらに、特許文献5には、やはり活性素子上に接続パッドを設けることを前提としてはいないが、ボンディング時の層間絶縁膜のクラック発生を防止するため、ボンディングパッド下に設けた電極に開口部を設け、この開口部を介して、上下の層間絶縁膜を接続し、層間絶縁膜による支柱を形成することが提案されている。 Further, although Patent Document 5 does not assume that a connection pad is provided on the active element, an opening is provided in an electrode provided under the bonding pad in order to prevent cracks in the interlayer insulating film during bonding. It has been proposed to connect the upper and lower interlayer insulating films through the opening and form a support post made of the interlayer insulating film.
また、既に述べたように、接続パッドは、最終的にボンディング接続を行うために使用される前に、接続針(ブローブ針)を接触させてプロービング試験を行うためにも使用される。このプロービング試験を行う場合、接続針を接続パッドに接触させる時に、接続針により接続パッドの表面が傷つけられ、ボンディング接続の際の不良原因になる可能性があるという問題があった。 As described above, the connection pad is also used to perform a probing test by bringing a connection needle (probe needle) into contact before it is finally used for making a bonding connection. When this probing test is performed, when the connecting needle is brought into contact with the connecting pad, the surface of the connecting pad is damaged by the connecting needle, which may cause a defect in bonding connection.
これを防ぐために、例えば特許文献6には、接続パッドを長方形に形成し、もしくは接続パッドを2つの部分に分け、ボンディングを行うための部分とプロービングを行うための部分とを分けることが提案されている。 In order to prevent this, for example, Patent Document 6 proposes that the connection pad is formed in a rectangular shape, or the connection pad is divided into two parts, and the part for bonding and the part for probing are separated. ing.
引用文献2に記載の、ボンディング用の領域とプロービング用の領域とを分けた接続パッドを、引用文献1のように、活性素子上に配置することにより、ボンディング接続の際の不良を防止し、なおかつチップ面積を縮小することが可能である。 By disposing the connection pad described in the cited document 2 on the active element as in the cited document 1 by separating the bonding region and the probing region, a defect at the time of bonding connection is prevented, In addition, the chip area can be reduced.
しかし、いくら総配線層数が多くても、強化構造のために使用する配線層数が多くなると、配線層の利用効率、もしくは、配線層によってもたらされる配線資源の利用効率は極端に低下する。このため、接続パッド下において実際の機能を得るための配線を設けることが困難になる可能性がある。実際、その上に接続パッドを配置することを前提とせずに設計された入出力回路では、多くの配線層を、実際に回路を構成するための配線を配置するために使用している場合があり、設計変更をせずに、上記の強化構造を設けることができるとは限らない。 However, no matter how many the total number of wiring layers is, if the number of wiring layers used for the reinforced structure increases, the utilization efficiency of the wiring layers or the utilization efficiency of the wiring resources provided by the wiring layers is extremely lowered. For this reason, it may be difficult to provide wiring for obtaining an actual function under the connection pad. In fact, in an input / output circuit designed without the premise of placing a connection pad on top of it, many wiring layers may be used to place wiring to actually configure the circuit. Yes, it is not always possible to provide the above-mentioned reinforcing structure without changing the design.
本発明の目的は、前記従来技術に基づく問題点を解消し、活性素子の上層に接続パッドを配置した場合に、接続パッド下の活性素子に損傷を与えることなくボンディング接続を確実に行うことができ、なおかつ接続パッド下の配線使用効率も向上させることができる半導体集積回路を提供することにある。 The object of the present invention is to solve the problems based on the prior art and to reliably perform bonding connection without damaging the active element below the connection pad when the connection pad is arranged in the upper layer of the active element. Another object of the present invention is to provide a semiconductor integrated circuit that can improve the wiring use efficiency under the connection pad.
上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、第1の補強構造が形成されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の2つ以上を利用して、第2の補強構造が形成されており、
前記第1の補強構造は、前記2つ以上の配線層の内、少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも1つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用可能であることを特徴とする半導体集積回路を提供するものである。
In order to achieve the above object, the present invention provides a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
A first reinforcing structure is formed between the probing region and the active element formation region,
Between the bonding region and the active element formation region, a second reinforcing structure is formed using two or more of the plurality of wiring layers,
The first reinforcing structure is formed using a wiring layer excluding at least one lowermost wiring layer among the two or more wiring layers, and the at least one wiring layer is formed of the semiconductor layer. It is an object of the present invention to provide a semiconductor integrated circuit that can be used to form a circuit wiring necessary for obtaining a logic function of the integrated circuit.
ここで、前記プロービング領域と前記活性素子形成領域との間において、前記少なくとも1つの配線層を利用して、前記回路配線が形成されているのが好ましい。 Here, it is preferable that the circuit wiring is formed between the probing region and the active element formation region using the at least one wiring layer.
また、前記第1の補強構造は、前記プロービング領域へのプロービング時の、該プロービング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであり、前記第2の補強構造は、前記ボンディング領域へのワイヤボンディング時の、該ボンディング領域下の前記活性素子形成領域に形成された活性素子の損傷を防止するものであるのが好ましい。 The first reinforcing structure is for preventing damage to the active element formed in the active element forming region under the probing region when probing the probing region, and the second reinforcing structure. It is preferable to prevent damage to active elements formed in the active element formation region below the bonding region during wire bonding to the bonding region.
また、前記第1および第2の補強構造が、前記2つ以上の配線層に設けられた、前記半導体集積回路の論理機能に寄与しないダミーパターンからなるのが好ましい。 Further, it is preferable that the first and second reinforcing structures are dummy patterns provided in the two or more wiring layers and not contributing to the logic function of the semiconductor integrated circuit.
また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも1つを利用して形成されるとともに、第1の補強構造が、該少なくとも1つの配線層よりも上に形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記少なくとも1つの配線層に加えて、該少なくとも1つの配線層より上層の、他の配線層を利用して形成されるとともに、第2の補強構造が、該他の配線層よりも上に形成されていることを特徴とする半導体集積回路を提供するものである。
In order to achieve the above object, the present invention is a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate where an active element is formed. And
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, A first reinforcing structure is formed above the at least one wiring layer;
Between the probing region and the active element formation region, the circuit wiring is formed using another wiring layer above the at least one wiring layer in addition to the at least one wiring layer. In addition, the present invention provides a semiconductor integrated circuit characterized in that the second reinforcing structure is formed above the other wiring layer.
ここで、前記ボンディング領域と前記活性素子形成領域との間において、前記他の配線層には前記回路配線が配置されていないのが好ましい。 Here, it is preferable that the circuit wiring is not disposed in the other wiring layer between the bonding region and the active element formation region.
また、上記目的を達成するために、本発明は、半導体基板表面の、活性素子が形成される活性素子形成領域上に、少なくとも一部を重ねて配置された接続パッドを有する半導体集積回路であって、
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、第1の補強構造を形成するために消費され、該一部の配線層より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用可能であり、
前記ボンディング領域と前記活性素子形成領域との間において、前記一部の配線層に加えて、前記他の配線層の少なくとも1つによってもたらされる配線資源が、第2の補強構造を形成するために消費されていることを特徴とする半導体集積回路を提供するものである。
In order to achieve the above object, the present invention is a semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate where an active element is formed. And
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the probing region and the active element formation region, wiring resources provided by a part of the plurality of wiring layers are consumed to form the first reinforcing structure, and the part of the wiring layers The wiring resources provided by other lower wiring layers can be used to form the circuit wiring necessary to obtain the function of the semiconductor integrated circuit,
Between the bonding region and the active element formation region, in addition to the part of the wiring layers, wiring resources provided by at least one of the other wiring layers form a second reinforcing structure. A semiconductor integrated circuit characterized by being consumed is provided.
ここで、前記第1の補強構造と前記活性素子形成領域との間において、前記他の配線層の少なくとも1つを利用して、前記回路配線が形成されているのが好ましい。 Here, it is preferable that the circuit wiring is formed using at least one of the other wiring layers between the first reinforcing structure and the active element formation region.
いずれにおいても、前記接続パッドが、前記ボンディング領域およびプロービング領域とは別に、その直下の層間絶縁膜内に層間接続コンタクトを配置するための層間接続領域を有するのが好ましい。 In any case, it is preferable that the connection pad has an interlayer connection region for disposing an interlayer connection contact in an interlayer insulating film immediately below the bonding pad and the probing region.
また、前記接続パッド下の領域において、前記直下の層間絶縁膜内には、前記層間接続領域下のみに前記層間接続コンタクトが配置されるのが好ましい。 Further, in the region under the connection pad, it is preferable that the interlayer connection contact is disposed only under the interlayer connection region in the interlayer insulating film immediately below.
また、前記接続パッドは、前記活性素子形成領域外の外部領域上に配置された層間接続コンタクトによって、対応する活性素子に接続されているのが好ましい。 The connection pad is preferably connected to a corresponding active element by an interlayer connection contact disposed on an external region outside the active element formation region.
本発明の半導体集積回路によれば、接続パッドがプロービング領域とボンディング領域に分離されているため、プロービング時の接続パッド表面の傷に起因するボンディング接続の際の不良を防止することができる。また、本発明の半導体集積回路によれば、プロービング領域下の補強構造の配線層数を最適化することにより、プロービング時およびボンディング時における活性素子への損傷を防ぎつつ、プロービング領域下の配線層を実配線領域として有効利用することができ、その結果、半導体集積回路の面積を縮小することができる。 According to the semiconductor integrated circuit of the present invention, since the connection pad is separated into the probing region and the bonding region, it is possible to prevent a defect at the time of bonding connection due to a scratch on the surface of the connection pad during probing. In addition, according to the semiconductor integrated circuit of the present invention, by optimizing the number of wiring layers of the reinforcing structure under the probing region, the wiring layer under the probing region is prevented while preventing damage to active elements during probing and bonding. Can be effectively used as the actual wiring region, and as a result, the area of the semiconductor integrated circuit can be reduced.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。 Hereinafter, a semiconductor integrated circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明の半導体集積回路の接続パッド近傍の構成を表す−実施形態のレイアウト断面図である。同図に示す半導体集積回路10は、6層配線構造のもので、シリコン基板12、第1〜6層間絶縁膜14(14a、14b、14c、14d、14e、14f)、第1〜6配線層16(16a、16b、16c、16d、16e、16f)、保護膜18などにより構成されている。 FIG. 1 is a layout cross-sectional view of an embodiment representing a configuration in the vicinity of a connection pad of a semiconductor integrated circuit according to the present invention. The semiconductor integrated circuit 10 shown in the figure has a six-layer wiring structure, and includes a silicon substrate 12, first to sixth interlayer insulating films 14 (14a, 14b, 14c, 14d, 14e, 14f), first to sixth wiring layers. 16 (16a, 16b, 16c, 16d, 16e, 16f), a protective film 18 and the like.
シリコン基板12の図示の箇所の、左端の部分を除く表面近傍は、活性素子が形成される活性素子形成領域20である。活性素子形成領域20内は、素子分離領域22によって各々の活性領域25に分離され、各々の活性領域25内に活性素子23が形成されている。
The vicinity of the surface of the illustrated portion of the silicon substrate 12 excluding the left end portion is an active element formation region 20 in which an active element is formed. The active element formation region 20 is separated into
図示例の場合、各々の活性領域25内には、活性素子23としてCMOSトランジスタが形成されている。各々のトランジスタは、ゲート電極24、ソースドレイン領域26などにより構成されている。ゲート電極24は、シリコン基板12の活性領域25上に形成され、そのゲート長方向の両側面にはサイドウオールスペーサ28が形成されている。また、ソースドレイン領域26は、ゲート電極24のゲート長方向の両側を挟むようにして、活性領域25の表面近傍の所定領域に形成されている。
In the illustrated example, a CMOS transistor is formed as the active element 23 in each
なお、シリコン基板12は、半導体基板の一例であり、他の半導体基板を使用することも可能である。また、活性素子は、CMOSトランジスタに限定されず、例えばバイポーラトランジスタ、ダイオード、サイリスタなどの他の活性素子でも良い。 The silicon substrate 12 is an example of a semiconductor substrate, and other semiconductor substrates can be used. The active element is not limited to a CMOS transistor, and may be another active element such as a bipolar transistor, a diode, or a thyristor.
続いて、第1〜6層間絶縁膜14および第1〜6配線層16は、活性素子23同士の間や、活性素子23と次に述べる接続パッド30との間などを接続する配線38を形成するためのものである。シリコン基板12の上には第1層間絶縁膜14aが形成され、以下順次、第1〜6配線層16a、16b、16c、16d、16e、16fと第2〜6層間絶縁膜14b、14c、14d、14e、14fとが交互に積層されている。
Subsequently, the first to sixth
これらの配線層16の内、最上層の第6配線層16fは、接続パッド30を形成するために使用されている。従って、接続パッド30下においては、それ以外の配線層、すなわち、第1〜第5配線層16a〜16eを他の目的のために利用することができる。通常、パッドを形成するための最上層の配線層は、Al合金(Alを主成分とする合金)で形成される。他の配線層もAl合金で形成することが可能である。もしくは、他の配線層は、CuまたはCu合金(Cuを主成分とする合金)で形成することが可能である。 Among these wiring layers 16, the uppermost sixth wiring layer 16 f is used for forming the connection pads 30. Therefore, under the connection pad 30, other wiring layers, that is, the first to fifth wiring layers 16a to 16e can be used for other purposes. Usually, the uppermost wiring layer for forming the pad is made of an Al alloy (an alloy containing Al as a main component). Other wiring layers can also be formed of an Al alloy. Alternatively, the other wiring layer can be formed of Cu or a Cu alloy (an alloy containing Cu as a main component).
接続パッド30は、活性素子形成領域20上に、その一部を重ねて配置されており、図1中左側に形成されたプロービング領域32と、同右側に形成されたボンディング領域34とに分離されている。このように、プロービング領域32とボンディング領域34とを分離することにより、プロービング時の接続パッド30表面の傷に起因するボンディング接続の際の不良を防止することができる。
The connection pad 30 is disposed on the active element formation region 20 so as to partially overlap, and is separated into a probing
また、保護膜18は、接続パッド30を除く半導体集積回路全体、すなわち、第6層間絶縁膜14fの表面全面、ならびにプロービング領域32およびボンディング領域34を除く接続パッド30の外周部を覆うように形成されている。
The protective film 18 is formed so as to cover the entire semiconductor integrated circuit excluding the connection pads 30, that is, the entire surface of the sixth interlayer insulating film 14f, and the outer peripheral portion of the connection pads 30 excluding the probing
接続パッド30のプロービング領域32およびボンディング領域34の下には、それぞれプロービング時およびボンディング時にその下に配置された活性素子23が損傷されるのを防止するための補強構造36A,36Bが形成されている。図1に示す例の場合、プロービング領域32下の補強構造36Aは第5および4配線層を使用して形成され、ボンディング領域34下の補強構造36Bは第5〜3配線層を使用して形成されている。
Reinforcing
具体的には、補強構造36A,36Bは、例えば、接続パッド30を形成するために使用される配線層の直下の配線層から順に、少なくとも1つの配線層を使用し、プロービング領域32およびボンディング領域34の下に、半導体集積回路10の論理機能に寄与しないダミーパターンを設けることによって形成される。また、プロービング領域32下の補強構造36Aは、ボンディング領域34下の補強構造36Bよりも、少なくとも1つだけ少ない層数の配線層を使用して構成される。
Specifically, the reinforcing
すなわち、ボンディング領域34下の補強構造36Bは、少なくとも2つの配線層を使用して形成され、プロービング領域32下の補強構造36Aは、ボンディング領域34下の補強構造36Bの使用される配線層の内の、少なくとも1つを除いた配線層を使用して形成される。逆に言えば、プロービング領域32下の補強構造36Aは、複数の配線層16の内の少なくとも1つの配線層を使用して形成され、ボンディング領域34下の補強構造36Bは、補強構造36Aの形成に使用されるのと同一の配線層に加えて、少なくとも1つの他の配線層を使用して形成される。
That is, the reinforcing
前記のように、最上層の配線層である第6配線層16fは、接続パッド30を形成するために使用されている。このため、接続パッド30下においては、それ以外の5層の配線層しか使用することができない。すなわち、補強構造36A,36Bは、配線層16の内の、利用可能な最上層の配線層である第5層の配線層と、それに加えて、1層もしくはそれ以上の配線層を使用して形成される。
As described above, the sixth wiring layer 16 f that is the uppermost wiring layer is used to form the connection pads 30. For this reason, only the other five wiring layers can be used under the connection pad 30. That is, the reinforcing
また、補強構造36A,36Bの下には、活性素子23間などの接続を行うための配線(回路回線)38が形成されている。これらの配線38は、活性素子23相互間等の接続を行うことにより、半導体集積回路10の回路を形成するために使用される。
In addition, wiring (circuit lines) 38 for connecting the active elements 23 and the like are formed under the reinforcing
例えば、I/O回路を形成するための活性素子23が接続パッド30下の活性素子形成領域20に形成される場合、補強構造36A,36B下の配線38は、活性素子23間を相互に接続するとともに、トランジスタに電源電圧を供給するために利用される。これによってI/O回路が形成される。配線38はまた、I/O回路を接続パッド30に接続するとともに、半導体集積回路の内部回路に接続する。このように、配線38は、活性素子23とともに、半導体集積回路の論理機能を実現するために利用される。
For example, when the active element 23 for forming the I / O circuit is formed in the active element formation region 20 under the connection pad 30, the
具体的には、図1に示す例の場合、プロービング領域32下の補強構造36Aの下では、第1〜3配線層に形成された配線38と第1〜3層間絶縁膜に形成された層間接続コンタクト40とを介して活性素子23間が接続されている。また、ボンディング領域34下の補強構造36Bの下では、第1および2配線層に形成された配線38と第1および2層間絶縁膜に形成された層間接続コンタクト40を介して活性素子23間が接続されている。
Specifically, in the example shown in FIG. 1, under the reinforcing
このように、プロービング領域32およびボンディング領域34下の配線38は、例えば最下層の配線層から順に、少なくとも1つの配線層を使用して形成される。また、プローピング領域32下の配線38は、ボンディング領域34下の配線38を形成するために使用される配線層数よりも、少なくとも1つだけ多い層数の配線層を使用して構成される。すなわち、ボンディング領域34下においては、半導体集積回路10の論理機能を得るための回路配線38が、少なくと1つの配線を利用して形成され、プロービング領域32下においては、同じ配線層に加えて、少なくとも1つの他の配線層を利用して形成される。
Thus, the
なお、プロービング領域32およびボンディング領域34の両方の下において、少なくとも1つの配線層を使用して配線38が形成されていることは、必須ではないが、一般的に好ましい。
In addition, although it is not essential that the
以上述べたように、複数の配線層の内の、上層の一部の配線層が、補強構造36A,36Bを形成するために使用される。すなわち、複数の配線層によってもたらされる配線資源の内の、上層の一部の配線層によってもたらされる部分が、補強構造36A,36Bを形成するために消費される。一方、下層の、1層もしくは複数層の配線層が、集積回路10の論理機能を得るための回路配線38を形成するために利用される。すなわち、下層の1層もしくは複数層の配線層によってもたらされる配線資源が、回路配線38を形成するために活用される。
As described above, a part of the upper wiring layer among the plurality of wiring layers is used to form the reinforcing
ここで、プロービング領域32下の補強構造36Aは、ボンディング領域34下の補強構造36Bを形成するために使用される配線層に比較して、少ない層数の配線層を使用して形成される。すなわち、プロービング領域32下の補強構造36Aは、ボンディング領域34下の補強構造36Bに比較して、少ない層数の配線層によってもたらされる部分の配線資源しか消費しない。従って、プロービング領域32下においては、ボンディング領域下に比較して、多くの配線層、もしくは、多くの配線層によってもたらされる配線資源を、論理機能を得るための回路配線38を形成するために利用することができる。
Here, the reinforcing
また、図1に示す例において、接続パッド30は、プロービング領域32とボンディング領域34とは別に、層間接続領域35を具えている。層間接続領域35は、図1においては、接続パッド30の左端の部分にあり、表面保護膜18に覆われている。層間接続領域35は、半導体基板の、活性素子形成領域20の外側の、外部領域21上に位置している。
In the example shown in FIG. 1, the connection pad 30 includes an interlayer connection region 35 in addition to the probing
そして、第6配線層16fの接続パッド30と活性素子23との間の接続は、この、層間接続領域35下において、すなわち、プロービング領域32およびボンディング領域34下の活性素子形成領域20以外の、外部領域21上において、行われている。すなわち、第1〜5配線層16a、16b、16c、16d、16eに形成された配線38と第1〜6層間絶縁膜14a、14b、14c、14d、14e、14fに形成された層間接続コンタクト40が、層間接続領域35下に配置され、接続パッド30と対応する活性素子23とを接続している。図1に示す例の場合、図中左端部において、接続パッド30と活性素子23との間を接続する配線38および層間接続コンタクト40が形成されている。
The connection between the connection pad 30 of the sixth wiring layer 16f and the active element 23 is under the interlayer connection region 35, that is, other than the active element formation region 20 under the probing
このように、接続パッド30と活性素子23との間の接続を活性素子形成領域20以外の外部領域21上において行うことは必須ではない。しかし、活性素子23との接続のための層問接続コンタクト40や配線38を活性素子形成領域20以外の外部領域21上に設けることによって、接続パッド30と活性素子形成領域20との間には全面に補強構造36A,36Bを設け、より確実に、活性素子23が損傷されることを防止することができる。
As described above, it is not essential to perform the connection between the connection pad 30 and the active element 23 on the
しかも、図1に示した例においては、接続パッド30の直下の第6層間絶縁膜14f内には、層間接続領域35下においてしか、層間接続コンタクト40が配置されない。すなわち、接続パッド30のプロービング領域32およびボンディング領域34に直接接触する領域には、層間接続コンタクト40は配置されない。このため、接続パッド30のプロービング領域32およびボンディング領域34は、連続した第6層間絶縁膜14f上に、補強構造36A,36Bとは電気的に接続されることなく、形成される。
In addition, in the example shown in FIG. 1, the
このように層間接続コンタクト40を層間接続領域35下のみに配置することは、本発明にとって必須ではないが、プロービングおよびボンディングの際の、接続パッド30と活性素子23との間の接続不良発生を防止するために有効である。
Although it is not essential for the present invention to dispose the
なお、多数の配線層16を重ねて形成することを可能にするため、それぞれの層の層間絶縁膜14の表面は平坦にされる。この結果、接続パッド30の表面も、プロービング領域32、ボンディング領域34、および、層間接続領域35の全体にわたって、ほぼ平坦になる。
Note that the surface of the
また、図2にその一部を示すように、半導体集積回路10には複数の接続パッド30が備えられており、通常、個々の半導体集積回路チップに分割されたシリコン基板12の4辺に沿って配置される。図2では、シリコン基板12の端部13の近傍の部分が示されており、左側が外部領域21、右側が活性素子形成領域20である。接続パッド30は、図2中左側から順に、層間接続領域35、プロービング領域32、ボンディング領域34である。
Further, as shown in part of FIG. 2, the semiconductor integrated circuit 10 is provided with a plurality of connection pads 30, and usually along four sides of the silicon substrate 12 divided into individual semiconductor integrated circuit chips. Arranged. In FIG. 2, a portion in the vicinity of the
プロービング領域32およびボンディング領域34の下には、それぞれ、補強構造36A,36Bが設けられている。層間接続領域35の下には層間接続コンタクト40が配置されている。
Reinforcing
以下、プロービング時およびボンディング時における、接続パッド30に対する機械的負荷について考察する。 Hereinafter, the mechanical load on the connection pad 30 during probing and bonding will be considered.
プロービングは、図3に一例を示すように、接続パッド30の配置に合わせた複数の接続針42を有するブローブカードをウェハ上の半導体集積回路10の各々の接続パッド30上に押下し、各接続針42と各接続パッド30とを電気的に接触させて半導体集積回路10の動作試験を行い、良品選別を行う。従って、プロービング時の機械的負荷は、接続針42を接続パッド30上に押下する力のみである。なお、図3の例では、斜め接触型接続針を使用しているが、これに限定されず、例えば垂直接触型接続針でもよい。 In the probing, as shown in an example in FIG. 3, a probe card having a plurality of connection needles 42 in accordance with the arrangement of the connection pads 30 is pushed onto each connection pad 30 of the semiconductor integrated circuit 10 on the wafer, and each connection is made. The operation test of the semiconductor integrated circuit 10 is performed by bringing the needle 42 and each connection pad 30 into electrical contact, and the non-defective product is selected. Therefore, the mechanical load at the time of probing is only a force for pressing the connection needle 42 onto the connection pad 30. In the example of FIG. 3, the oblique contact type connection needle is used. However, the present invention is not limited to this, and for example, a vertical contact type connection needle may be used.
一方、ワイヤボンディング時は、図4に一例を示すように、ワイヤボールが接続パッド30上に押下され、熱印加、超音波印加を行うことにより、ワイヤボールと接続パッド30との間で共晶が形成されることによってワイヤ44と接続パッド30とが電気的、機械的に接続される。その後、ワイヤ44をリードフレームまで引き回して電気的に接続するが、その時接続パッド30にはワイヤ44を介して引張り力がかかる。従って、ボンディング時の機械的負荷は押下力、熱、超音波、引張り力などである。
On the other hand, at the time of wire bonding, as shown in an example in FIG. 4, the wire ball is pressed onto the connection pad 30, and heat application and ultrasonic application are performed, whereby eutectic is formed between the wire ball and the connection pad 30. Is formed, the
上記のように、プロービング時よりも、ボンディング時の方が接続パッド30に対する機械的負荷が明らかに大きいということが分かる。以上の考察に基づいて、半導体集積回路10では、プロービング領域32下の補強構造36Aとボンディング領域34下の補強構造36Bを別構造とし、ボンディング領域34下の補強構造36Bよりも、プロービング領域32下の補強構造36Aが使用する配線層数を減らしている。
As described above, it can be seen that the mechanical load on the connection pad 30 is obviously greater during bonding than during probing. Based on the above consideration, in the semiconductor integrated circuit 10, the reinforcing structure 36 </ b> A below the probing
プロービング領域32下の補強構造と36Aとボンディング領域34下の補強構造36Bとを、別構造としなかったとすると、プロービング領域32とボンディング領域34との両方の下に、ボンディング時の大きな負荷印加による活性素子23の損傷を防止するために必要な、多くの層数の配線層を利用して補強構造を設けることになる。
If the reinforcing structure under the probing
これに対して、本発明の半導体集積回路では、プロービング時およびボンディング時のそれぞれにおける活性素子23への損傷を防ぐことができる範囲内において、プロービング領域32およびボンディング領域34下の補強構造36A、36Bを形成するために使用する配線層数を最適化する。これによって、プロービング領域32下の配線層を実配線領域として、半導体集積回路10の論理機能を得るための回路配線38を形成するために、有効利用することができる。
On the other hand, in the semiconductor integrated circuit of the present invention, the reinforcing
すなわち、プロービング領域32下において補強構造36Aを形成するために使用されなかった配線層を、もしくは、使用されなかった配線層によってもたらされる、補強構造36A形成のために消費されなかった配線資源を、論理機能を得るための回路配線38を形成するために活用することができる。これによって、接続パッド30下に、回路を形成するために必要な配線(回路配線)38を設けることが可能になり、その結果、半導体集積回路10の面積を縮小できる。
That is, a wiring layer that is not used to form the reinforcing
なお、上記実施形態は、6層配線構造の半導体集積回路であるが、本発明は、これに限定されず、2層以上の多層配線構造の半導体集積回路に適用可能である。また、接続パッドは、活性素子形成領域上に、その一部もしくは全部を重ねて配置してもよい。また、補強構造のダミーパターンの構成は何ら限定されず、どのようなパターンを有するものであってもよい。 The above embodiment is a semiconductor integrated circuit having a six-layer wiring structure, but the present invention is not limited to this, and can be applied to a semiconductor integrated circuit having a multilayer wiring structure having two or more layers. In addition, the connection pads may be partially or entirely overlapped on the active element formation region. Moreover, the structure of the dummy pattern of a reinforcement structure is not limited at all, You may have what kind of pattern.
接続パッド30は、その全体が活性素子形成領域20上に配置されていてもいいし、一部分のみが活性素子形成領域20上に配置されていてもいい。図2に示した例では、プロービング領域32とボンディング領域34とが隣り合わせて配置されることにより、接続パッド30全体が長方形の形状に形成されている。しかし、プロービング領域32とボンディング領域34とを離して配置し、その間を、同一層、もしくは異なる層の配線を介して電気的に接続するようにしても良い。
The entire connection pad 30 may be disposed on the active element formation region 20, or only a part thereof may be disposed on the active element formation region 20. In the example shown in FIG. 2, the probing
また、補強構造36A,36Bも、図1に示したものには限定されず、さまざまな構造のものを利用することができる。例えば、特許文献1に記載されたような金属配線による格子状の構造でも良い。特許文献2に記載されたように、接続パッド直下にパターニングされていない金属層を設けても良い。特許文献3に記載されたように、接続パッド下の金属層に、環状の領域を設けても良い。
Further, the reinforcing
さらに、非特許文献1に記載されたように、接続パッド下において、いくつかの配線層および層間絶縁膜に、配線および層間接続コンタクトを設けないようにしても良い。この場合においても、配線を設けないようにした配線層は、半導体集積回路の論理機能を得るための回路配線を形成するために利用することができない。従って、配線を設けないようにした配線層は、補強構造を形成するために使用された、もしくは、その配線層によってもたらされる配線資源は、補強構造を形成するために消費されたと考えることができる。 Further, as described in Non-Patent Document 1, wirings and interlayer connection contacts may not be provided in some wiring layers and interlayer insulating films under the connection pads. Even in this case, the wiring layer in which no wiring is provided cannot be used to form a circuit wiring for obtaining a logic function of the semiconductor integrated circuit. Therefore, it can be considered that the wiring layer in which the wiring is not provided is used to form the reinforcing structure, or the wiring resources provided by the wiring layer are consumed to form the reinforcing structure. .
またさらに、特許文献4および5に記載されたように、接続プラグや層間絶縁膜による支柱を補強構造として利用しても良い。 Furthermore, as described in Patent Documents 4 and 5, a support plug or a support post made of an interlayer insulating film may be used as a reinforcing structure.
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
The semiconductor integrated circuit of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
10 半導体集積回路
12 シリコン基板
13 シリコン基板の端部
14 層間絶縁膜
16 配線層
18 保護膜
20 活性素子形成領域
21 外部領域
22 素子分離領域
23 活性素子
24 ゲート電極
25 活性領域
26 ソースドレイン領域
28 サイドウオールスペーサ
30 接続パッド
32 プロービング領域
34 ボンディング領域
35 層間接続領域
36 補強構造
38 配線
40 層間接続コンタクト
42 接続針
44 ワイヤ
DESCRIPTION OF SYMBOLS 10 Semiconductor integrated circuit 12
Claims (11)
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、第1の補強構造が形成されており、
前記ボンディング領域と前記活性素子形成領域との間において、前記複数の配線層の2つ以上を利用して、第2の補強構造が形成されており、
前記第1の補強構造は、前記2つ以上の配線層の内、少なくとも最下層の1つの配線層を除いた配線層を利用して形成されており、該少なくとも1つの配線層が、前記半導体集積回路の論理機能を得るために必要な回路配線を形成するために利用可能であることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
A first reinforcing structure is formed between the probing region and the active element formation region,
Between the bonding region and the active element formation region, a second reinforcing structure is formed using two or more of the plurality of wiring layers,
The first reinforcing structure is formed using a wiring layer excluding at least one lowermost wiring layer among the two or more wiring layers, and the at least one wiring layer is formed of the semiconductor layer. A semiconductor integrated circuit, which can be used to form a circuit wiring necessary for obtaining a logic function of the integrated circuit.
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記ボンディング領域と前記活性素子形成領域との間においては、前記半導体集積回路の論理機能を得るために必要な回路配線が、前記複数の配線層の少なくとも1つを利用して形成されるとともに、第1の補強構造が、該少なくとも1つの配線層よりも上に形成されており、
前記プロービング領域と前記活性素子形成領域との間においては、前記回路配線が、前記少なくとも1つの配線層に加えて、該少なくとも1つの配線層より上層の、他の配線層を利用して形成されるとともに、第2の補強構造が、該他の配線層よりも上に形成されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the bonding region and the active element formation region, circuit wiring necessary to obtain a logic function of the semiconductor integrated circuit is formed using at least one of the plurality of wiring layers, A first reinforcing structure is formed above the at least one wiring layer;
Between the probing region and the active element formation region, the circuit wiring is formed using another wiring layer above the at least one wiring layer in addition to the at least one wiring layer. And a second reinforcing structure is formed above the other wiring layer.
前記接続パッドと前記活性素子形成領域との間には、複数の配線層が設けられており、
前記接続パッドは、いずれも前記活性素子形成領域上に、ワイヤボンディングを行うためのボンディング領域と、プロービングを行うためのプロービング領域とを有し、
前記プロービング領域と前記活性素子形成領域との間において、前記複数の配線層の内の一部によってもたらされる配線資源が、第1の補強構造を形成するために消費され、該一部の配線層より下層の他の配線層によってもたらされる配線資源は、前記半導体集積回路の機能を得るために必要な回路配線を形成するために利用可能であり、
前記ボンディング領域と前記活性素子形成領域との間において、前記一部の配線層に加えて、前記他の配線層の少なくとも1つによってもたらされる配線資源が、第2の補強構造を形成するために消費されていることを特徴とする半導体集積回路。 A semiconductor integrated circuit having a connection pad disposed at least partially overlapping an active element formation region on the surface of a semiconductor substrate on which an active element is formed,
A plurality of wiring layers are provided between the connection pad and the active element formation region,
Each of the connection pads has a bonding region for performing wire bonding and a probing region for performing probing on the active element formation region,
Between the probing region and the active element formation region, wiring resources provided by a part of the plurality of wiring layers are consumed to form the first reinforcing structure, and the part of the wiring layers The wiring resources provided by other lower wiring layers can be used to form the circuit wiring necessary to obtain the function of the semiconductor integrated circuit,
Between the bonding region and the active element formation region, in addition to the part of the wiring layers, wiring resources provided by at least one of the other wiring layers form a second reinforcing structure. A semiconductor integrated circuit characterized by being consumed.
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