JP4935336B2 - システムバスのインタフェース - Google Patents

Description

本発明は、複数のモジュール間をバス接続するシステムバスに係り、特にディジーチェーン接続したシステムバスのインタフェースに関する。

コンピュータシステムの構築方式として、複数の機能モジュール間をシステムバスで接続するビルディングブロック方式がある。例えば、プログラマブルコントローラ（ＰＬＣ）は、図２に組み立て構造を示すように、ベース（バックプレーンとも呼ぶ）１に電源モジュール２、ＣＰＵモジュール３、各種機能モジュール／ＩＯモジュール４Ａ〜４Ｎをアプリケーションに合わせてバス接続するものが主流となっている。

ベース１の機能は、構造的に各モジュールを固定する他、図３に示すように、システムバスとして各モジュールヘの電源供給、ＣＰＵモジュールと他の各モジュール間のデータ転送がある。システムバスを構成するデータバスに対して、各モジュールはＴ分岐接続となっている。Ｔ分岐接続の分岐長はモジュール内でパターンを最短距離で配線することにより、ある一定の伝送速度までは実用的に問題なく動作させることは可能である。しかし、システムバス上のデータ伝送速度がある一定レベルを超えると、伝送信号の反射の影響が無視できなくなり、正常なデータ伝送ができなくなる。

一方、伝送路をディジーチェーン接続方式は、伝送路長は短くなると共にモジュール間が１対１接続となり、伝送波形の反射が軽減されるので、分岐接続の場合に比べて速い伝送速度に対応できる。

ディジーチェーン接続方式のシステムバス構成を図４に示す。ディジーチェーン接続方式にした場合、モジュールが実装されないスロットはベース上でバイパスするインタフェースが必要となる。このインタフェースは、図５に概略構成を示すように、モジュール側によるバイパス・バッファのイネーブル・コントロールによって行う（例えば、特許文献１，２参照）。

図６はインタフェースの具体的な回路構成例を示す。ベース１のデータバスにはモジュール毎にバイパス・バッファ１１を介挿し、実装するモジュールにはバイパス・バッファ１１に入力される伝送信号をモジュール内に取り込む入力バッファ１２と、モジュールからの出力信号をバイパス・バッファ１１の出力側に載せる出力バッファ１３とを設ける。バイパス・バッファ１１による伝送信号の出力／抑止の切換はモジュールの内部回路１４から発生するバイパス・バッファ・イネーブル信号ＥＮ１のアクティブ／インアクティブで制御し、内部回路１４からデータバスに載せる伝送信号の出力／抑止の切換は出力バッファ１３に与える出力バッファ・イネーブル信号ＥＮ２のアクティブ／インアクティブで制御する。

このインタフェースにおける電源投入時のイニシャライズ処理を図７にタイムチャートで示す。電源が投入された直後ではバイパス・バッファ・イネーブル信号ＥＮ１はアクティブＬにしてバイパス・バッファ１１をバッファ出力状態に、出力バッファ・イネーブル信号ＥＮ２をインアクティブＨにして出力バッファ１３の出力をハイインピーダンスに保持する。このイニシャライズ処理以降は、ＥＮ１をインアクティブＨにすることでバイパス・バッファ１１の出力をハイインピーダンス状態に、ＥＮ２をアクティブＬにすることで出力バッファ１３を出力状態にして、ディジーチェーン接続が構成される。モジュール不実装のスロットではイネーブル信号のプルダウン抵抗１５によってバイパス・バッファ１１が出力状態となっている。
特開平５−４６５４３号公報 特開平６−２３０８６３号公報

ディジーチェーン接続方式のシステムバスにおいて、モジュールが中途半端な接続状態でベースに実装されることがある。この中途半端な接続状態は、例えば、ベースと機能モジュール間のコネクタピンが振動によって不完全な接触状態にある場合やシステム環境の悪化によってコネクタピンが腐食して接触抵抗が大きくなった場合におきる。

モジュールが中途半端な接続状態でベースに実装されている場合、具体的には電源および出力バッファ１３の出力信号は接続状態でＥＮ１信号は接続されていない状態の場合、電源投入後、モジュール側はバイパス・バッファ・イネーブル信号ＥＮ１をインアクティブＨにした後、出力バッファ・イネーブル信号ＥＮ２をアクティブＬにする。このとき、ベース１上のバイパス・バッファ１１はプルダウン抵抗１５によりアクティブＬを維持しているので出力イネーブル状態となる。

このような状態でモジュール内の出力バッファ１３をイネーブルにすると、データバスラインで出力衝突が発生してしまう。この状態ではシステムバス全体が機能しなくなり、最悪の場合はバイパス・バッファに使用しているデバイスの破損に至ってしまう。

本発明の目的は、ディジーチェーン接続のシステムバスと機能モジュールとの間の接続不良を自動的に識別し、データバスにおける出力衝突回避さらに異常原因究明等を簡単にしたインタフェースを提供することにある。

本発明は、各モジュール間をディジーチェーン接続するシステムバスにおいて、ベース上のデータバスのバイパス・バッファのイネーブル信号ＥＮ１をモジュール側から出力すると共に他のコネクタピンから自モジュールに読み返し、この読み返し信号ＥＮ１Ｒをモジュール側の出力バッファのイネーブル条件に使用することにより、モジュールとベースとが中途半端な接続状態にあるときにもデータバスにおける出力衝突を回避し、さらにイネーブル信号ＥＮ１と読み返し信号ＥＮ１Ｒの不一致で中途半端な接続状態を報知することにより異常原因究明等を簡単にするもので、以下の構成を特徴とする。

（１）複数のモジュール間をディジーチェーン接続するシステムバスは、データバスにモジュール毎のバイパス・バッファを介挿し、
前記データバスにコネクタ接続する各モジュールは、自モジュールからの出力信号を前記バイパス・バッファの出力側に載せる出力バッファを設け、該バイパス・バッファによる伝送信号の出力／抑止の切換は自モジュールから発生するバイパス・バッファ・イネーブル信号ＥＮ１で制御し、自モジュールからデータバスに載せる伝送信号の出力／抑止の切換は前記出力バッファに与える出力バッファ・イネーブル信号ＥＮ２で制御するシステムバスのインタフェースであって、
前記各モジュールは、前記バイパス・バッファのイネーブル信号ＥＮ１を出力すると共に、該イネーブル信号ＥＮ１を出力したコネクタピンとは異なる他のコネクタピンから自モジュールに読み返し、この読み返し信号ＥＮ１Ｒを前記出力バッファのイネーブル条件にする手段を備えたことを特徴とする。

（２）前記イネーブル信号ＥＮ１と読み返し信号ＥＮ１Ｒの不一致を報知する手段を備えたことを特徴とする。

以上のとおり、本発明によれば、モジュールはバイパス・バッファのイネーブル信号ＥＮ１を出力すると共に他のコネクタピンから自モジュールに読み返し、この読み返し信号ＥＮ１Ｒをモジュール側の出力バッファのイネーブル条件にするため、モジュールとベースとが中途半端な接続状態にあるときにもデータバスにおける出力衝突を回避し、バイパス・バッファ等の破損も防止できる。

また、イネーブル信号ＥＮ１と読み返し信号ＥＮ１Ｒの不一致で中途半端な接続状態を報知するため、データ伝送における異常原因究明等が簡単になる。

図１は、本発明の実施形態を示すインタフェースの回路構成図である。同図が図６と異なる部分は、データバスのバイパス・バッファ１１のイネーブル信号ＥＮ１をモジュール側から出力すると共に、他のコネクタピンを通してモジュール側に読み返し信号ＥＮ１Ｒとして返し、この読み返し信号ＥＮ１Ｒをモジュール側の出力バッファ１３のイネーブル条件とする点にある。

読み返し信号ＥＮ１Ｒはモジュール側に設けたプルダウン抵抗１６で電位を確立して内部回路１４に取り込み、内部回路１４では読み返し信号ＥＮ１Ｒを出力バッファ１３のイネーブル信号ＥＮ２の制御条件に加え、読み返し信号ＥＮ１ＲがＬの時には信号ＥＮ２は強制的にインアクティブにする。具体的な制御ロジックを下記の表に示す。

機能モジュール４Ａがベース１に正常に実装されている場合、内部回路１４では信号ＥＮ１の出力が読み返し信号ＥＮ１Ｒの入力として反映され、バイパス・バッファ１１と出力バッファ１３のどちらか一方はイネープルとなる。中途半端な実装で信号ＥＮ１が不完全に接続されている条件下ではバイパス・バッファ１１はイネーブルとなり、読み返し信号ＥＮ１ＲがＬとなる。また、信号ＥＮ１は接続されていて読み返し信号ＥＮ１Ｒが接続されていない条件下ではプルダウン抵抗１６によりモジュール内の読み返し信号ＥＮ１ＲはＬとなる。読み返し信号ＥＮ１Ｒを出力バッファ１３のイネーブル条件に加えることでデータバス上の出力衝突を防ぐことができ、バイパス・バッファ１１や出力バッファ１３の破損などへの故障拡大を防止できる。

また、中途半端な実装では、読み返し信号ＥＮ１Ｒと信号ＥＮ１が不一致となるため、この不一致状態を中途半端な実装状態であることの識別信号とすることで、当該モジュール側で実装不良を表示し、データ伝送の異常原因究明と修理が簡単になる。

本発明の実施形態を示すインタフェースの回路構成図。 プログラマブルコントローラの組み立て構造。 システムバスによるモジュールのバス接続図。 ディジーチェーン接続方式のシステムバス構成図。 インタフェースの概略構成図。 インタフェースの具体的な回路構成例。 イニシャライズ処理のタイムチャート。

符号の説明

１ ベース（バックプレーン）
２ 電源モジュール
３ ＣＰＵモジュール
４Ａ〜４Ｎ 機能モジュール／ＩＯモジュール
１１ バイパス・バッファ
１２ 入力バッファ
１３ 出力バッファ
１４ 内部回路
１５，１６ プルダウン抵抗

Claims (2)

1. 複数のモジュール間をディジーチェーン接続するシステムバスは、データバスにモジュール毎のバイパス・バッファを介挿し、
   前記データバスにコネクタ接続する各モジュールは、自モジュールからの出力信号を前記バイパス・バッファの出力側に載せる出力バッファを設け、該バイパス・バッファによる伝送信号の出力／抑止の切換は自モジュールから発生するバイパス・バッファ・イネーブル信号ＥＮ１で制御し、自モジュールからデータバスに載せる伝送信号の出力／抑止の切換は前記出力バッファに与える出力バッファ・イネーブル信号ＥＮ２で制御するシステムバスのインタフェースであって、
   前記各モジュールは、前記バイパス・バッファのイネーブル信号ＥＮ１を出力すると共に、該イネーブル信号ＥＮ１を出力したコネクタピンとは異なる他のコネクタピンから自モジュールに読み返し、この読み返し信号ＥＮ１Ｒを前記出力バッファのイネーブル条件にする手段を備えたことを特徴とするシステムバスのインタフェース。
2. 前記イネーブル信号ＥＮ１と読み返し信号ＥＮ１Ｒの不一致を報知する手段を備えたことを特徴とする請求項１に記載のシステムバスのインタフェース。

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