JP4935326B2 - ELECTRO-OPTICAL DEVICE AND ELECTRONIC DEVICE HAVING THE SAME - Google Patents

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Description

本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。   The present invention relates to a technical field of an electro-optical device such as a liquid crystal device, and an electronic apparatus such as a liquid crystal projector including the electro-optical device.

この種の電気光学装置としては、基板上の画素領域において、互いに交差して配置された複数のデータ線及び複数の走査線と、データ線及び走査線の交差に対応してこれらの配線に電気的に接続された画素部が形成される。また、基板上の画素領域の周辺に位置する周辺領域には、各走査線を駆動するための走査線駆動回路及び各データ線に画像信号を供給するための画像信号供給回路が設けられる。   In this type of electro-optical device, in the pixel region on the substrate, a plurality of data lines and a plurality of scanning lines arranged so as to cross each other, and these wirings are electrically connected corresponding to the intersection of the data lines and the scanning lines. Connected pixel portions are formed. In addition, in a peripheral region located around the pixel region on the substrate, a scanning line driving circuit for driving each scanning line and an image signal supply circuit for supplying an image signal to each data line are provided.

そして、電気光学装置の駆動時、走査線駆動回路より走査信号が供給されることにより、各走査線が選択されると共に、選択された走査線に対応する画素部に夫々、各データ線を介して画像信号が供給される。このような電気光学装置では、走査線駆動回路に対して画像信号供給回路のほうが高周波数の信号によって駆動される。   When driving the electro-optical device, each scanning line is selected by supplying a scanning signal from the scanning line driving circuit, and each pixel line corresponding to the selected scanning line is connected to each pixel via each data line. The image signal is supplied. In such an electro-optical device, the image signal supply circuit is driven by a signal having a higher frequency than the scanning line driving circuit.

より具体的には、画像信号供給回路において、比較的高周波数のクロック信号及びその反転信号である反転クロック信号に基づくタイミングでシフトレジスタより転送信号が順次生成されると共に、バッファ回路において転送信号に基づいてバッファ信号が順次生成され、バッファ信号に基づくタイミングで画像信号が複数のデータ線に供給される。   More specifically, in the image signal supply circuit, a transfer signal is sequentially generated from the shift register at a timing based on a relatively high frequency clock signal and an inverted clock signal that is an inverted signal thereof, and the transfer signal is also generated in the buffer circuit. Based on this, buffer signals are sequentially generated, and image signals are supplied to a plurality of data lines at a timing based on the buffer signals.

また、画像信号供給回路は、高電位電源と、この高電位電源より低電位の低電位電源を一対とする複数系統の電源により駆動される。この複数系統の電源は、例えば外部回路より複数の電源配線を介して供給される。   In addition, the image signal supply circuit is driven by a plurality of power sources including a pair of a high potential power source and a low potential power source having a lower potential than the high potential power source. The plurality of power sources are supplied from, for example, an external circuit via a plurality of power supply wires.

特開2004−126551号公報JP 2004-126551 A

ここで、上述したような電気光学装置を小型化する場合、周辺領域における走査線駆動回路及び画像信号供給回路等の配置面積の縮小を要し、これに伴って複数の電源配線も夫々細線化されることがある。このように各電源配線が細線化されると、その配線容量も少なくなることから電源配線の電位が変動し易くなる、即ち不安定となるおそれがある。例えば、画像信号供給回路に対するクロック信号等の供給経路となる信号線が、電源配線と近接して配置されると、比較的高周波数のクロック信号による干渉を受けて電源配線の電位が変動し易くなるなどの不具合が生じる。   Here, when the electro-optical device as described above is downsized, it is necessary to reduce the arrangement area of the scanning line driving circuit and the image signal supply circuit in the peripheral region, and accordingly, the plurality of power supply wirings are also thinned. May be. If each power supply wiring is thinned in this way, the wiring capacity is also reduced, so that the potential of the power supply wiring tends to fluctuate, that is, may become unstable. For example, if a signal line serving as a supply path for a clock signal or the like to the image signal supply circuit is arranged close to the power supply wiring, the potential of the power supply wiring is likely to fluctuate due to interference from a relatively high frequency clock signal. This causes problems.

これに伴って、画像信号供給回路において特にバッファ回路の各段で、電源電位が不安定となると、バッファ信号の波形に乱れが生じ、このような乱れが、各データ線に対応する画素部における画像表示に影響することで、表示画面上にデータ線の延在方向に沿う帯状の表示ムラとなって視認され、画像表示の品質が劣化するという問題点が生じる。   Along with this, when the power supply potential becomes unstable particularly in each stage of the buffer circuit in the image signal supply circuit, the waveform of the buffer signal is disturbed, and such disturbance is caused in the pixel portion corresponding to each data line. By affecting the image display, it is visually recognized as a strip-shaped display unevenness along the extending direction of the data lines on the display screen, resulting in a problem that the quality of the image display is deteriorated.

本発明は、例えば上述した問題点に鑑みなされたものであり、高品質な画像表示を行うと共に小型化することが可能な電気光学装置及び該電気光学装置を備えた電子機器を提供することを課題とする。   The present invention has been made in view of the above-described problems, for example, and provides an electro-optical device capable of performing high-quality image display and miniaturization, and an electronic apparatus including the electro-optical device. Let it be an issue.

本発明の電気光学装置は上記課題を解決するために、基板上に、複数の画素部と、前記複数の画素部が設けられた画素領域に相交差するように配線された複数の走査線及び複数のデータ線と、前記画素領域の周辺に位置する周辺領域において、前記複数のデータ線の配列方向に沿って配置されると共にサンプリング信号を出力するバッファ回路を含み、前記バッファ回路から出力されたサンプリング信号に応じて画像信号を前記複数のデータ線に供給する画像信号供給回路と、前記配列方向に沿って延在する第1の配線部分を有し、電源電位を前記バッファ回路に供給する電源線と、前記バッファ回路よりも上層側であって前記第1の配線部分と異なる層に配置されると共に前記バッファ回路に対して前記基板上で平面的に見て少なくとも部分的に重畳するように配線された第2の配線部分を有し、且つ前記電源線に電気的に接続された電源用冗長配線とを備える。   In order to solve the above-described problem, an electro-optical device according to an aspect of the invention includes a plurality of pixel portions and a plurality of scanning lines wired on the substrate so as to cross a pixel region where the plurality of pixel portions are provided. A plurality of data lines, and a peripheral circuit located in the periphery of the pixel area, including a buffer circuit that is arranged along an arrangement direction of the plurality of data lines and outputs a sampling signal, and is output from the buffer circuit A power supply that has an image signal supply circuit that supplies an image signal to the plurality of data lines according to a sampling signal and a first wiring portion that extends along the arrangement direction, and supplies a power supply potential to the buffer circuit And at least a portion when viewed in plan on the substrate with respect to the buffer circuit, and disposed on a layer different from the first wiring portion on the upper layer side of the buffer circuit To have a wired second wiring portion so as to overlap, and includes and electrically connected to the power supply redundancy line to the power line.

本発明の電気光学装置によれば、その動作時には、各走査線が走査線駆動回路より供給される走査信号に基づいて選択されると共に、選択された走査線に対応する画素部には、画像信号供給回路より各データ線を介して画像信号が供給される。画像信号供給回路において、画像信号のデータ線に対する供給タイミングは、バッファ回路から順次生成されるバッファ信号に基づいて規定される。   According to the electro-optical device of the present invention, during the operation, each scanning line is selected based on the scanning signal supplied from the scanning line driving circuit, and the pixel portion corresponding to the selected scanning line has an image. An image signal is supplied from the signal supply circuit via each data line. In the image signal supply circuit, the supply timing of the image signal to the data line is defined based on buffer signals sequentially generated from the buffer circuit.

また、画像信号供給回路には、例えば複数の電源線を介して複数系統の電源が供給され、高電位電源と低電位電源を一対とする2以上の系統の電源により、例えば複数のインバータが電気的に接続されて構成されるバッファ回路が駆動される。より具体的には、電源線はデータ線の配列方向に沿って延在する第1の配線部分を有しており、バッファ回路の各段は、第1の配線部分を介して電源が供給されることにより駆動され、転送信号をバッファリングしてバッファ信号を生成する。尚、本発明に係る「複数のデータ線の配列方向」とは、複数のデータ線が画素領域の一辺に沿って配列された方向、或いは、データ線の延びる方向に交わる方向を意味し、走査線の延びる方向である「X方向」と言い換えることもできる。   Also, the image signal supply circuit is supplied with a plurality of systems of power via, for example, a plurality of power lines, and a plurality of inverters are electrically connected with two or more systems of power sources, for example, a pair of a high potential power source and a low potential power source. A buffer circuit configured to be connected to each other is driven. More specifically, the power supply line has a first wiring portion extending along the arrangement direction of the data lines, and each stage of the buffer circuit is supplied with power via the first wiring portion. The transfer signal is buffered to generate a buffer signal. The “arrangement direction of a plurality of data lines” according to the present invention means a direction in which a plurality of data lines are arranged along one side of the pixel region or a direction intersecting with a direction in which the data lines extend. In other words, it can be called the “X direction”, which is the direction in which the line extends.

本発明の電気光学装置では、基板上の周辺領域には、電源線に電気的に接続された電源用冗長配線が形成される。より具体的には、電源用冗長配線は、バッファ回路よりも上層側であって第1の配線部分と異なる層に配置されると共にバッファ回路に対して基板上で平面的に見て少なくとも部分的に重畳するように配線される。   In the electro-optical device of the present invention, the power supply redundant wiring electrically connected to the power supply line is formed in the peripheral region on the substrate. More specifically, the power supply redundant wiring is disposed on a layer higher than the buffer circuit and different from the first wiring portion, and at least partially viewed in plan on the substrate with respect to the buffer circuit. It is wired so as to be superimposed on.

よって、本発明の電気光学装置では、電源線に対して電源用冗長配線を設け、第1の配線部分に対して第2の配線部分を基板上に並走させて形成することにより、実質的に、バッファ回路に対する電源の供給経路における配線容量を増加させることが可能となる。従って、電源線に加えて電源用冗長配線の細線化を要する場合にも、細線化に伴うバッファ回路に対する電源の供給経路における配線容量が著しく減少するのを防止することができる。その結果、電源線の第1の配線部分において著しく電位が変動するのを防止する、即ち電位を安定させることが可能となり、バッファ回路の各段の電源電位を安定化させることができる。   Therefore, in the electro-optical device of the present invention, the redundant wiring for the power supply is provided for the power supply line, and the second wiring portion is formed so as to run in parallel on the substrate with respect to the first wiring portion. In addition, the wiring capacity in the power supply path to the buffer circuit can be increased. Therefore, even when it is necessary to reduce the power supply redundant wiring in addition to the power supply line, it is possible to prevent the wiring capacity in the power supply path to the buffer circuit due to the thinning from being significantly reduced. As a result, it is possible to prevent the potential from changing significantly in the first wiring portion of the power supply line, that is, to stabilize the potential, and to stabilize the power supply potential of each stage of the buffer circuit.

更に、電源用冗長配線における第2の配線部分を、電源線の第1の配線部分と異なる層に配置させることにより、電源線の第1の配線部分の配線形状等に大幅な変更を加えなくても、電源線に対して電源用冗長配線を設けることが可能となる。よって、電気光学装置の製造時、電源用冗長配線を容易に形成することができる。   Further, by arranging the second wiring portion in the power supply redundant wiring in a layer different from the first wiring portion of the power supply line, the wiring shape of the first wiring portion of the power supply line is not significantly changed. However, redundant power supply wiring can be provided for the power supply line. Therefore, the redundant power supply wiring can be easily formed when the electro-optical device is manufactured.

加えて、電源用冗長配線において、第2の配線部分は、基板上においてバッファ回路より上層側に配置され、基板上で平面的に見てバッファ回路と少なくとも部分的に重畳するように形成される。よって、基板上の周辺領域において、電源用冗長配線を設けることで、バッファ回路、電源配線及び電源用冗長配線の配置に要する配置面積が大きくなるのを防止することができる。更に、基板上で平面的に見て、バッファ回路に対して重畳的に第2の配線部分を配置することにより、第2の配線部分より上層側に形成される配線等から、バッファ回路を電磁的にシールドすることが可能となる。これにより、バッファ回路の各段の動作をより安定化させることができる。   In addition, in the redundant wiring for power supply, the second wiring portion is disposed on the upper layer side of the buffer circuit on the substrate, and is formed so as to at least partially overlap the buffer circuit when viewed in plan on the substrate. . Therefore, by providing the power supply redundant wiring in the peripheral region on the substrate, it is possible to prevent an increase in the layout area required for arranging the buffer circuit, the power supply wiring, and the power supply redundant wiring. Further, when the second wiring portion is disposed so as to overlap with the buffer circuit as viewed in plan on the substrate, the buffer circuit is electromagnetically separated from the wiring formed on the upper layer side from the second wiring portion. Can be shielded. Thereby, the operation of each stage of the buffer circuit can be further stabilized.

以上説明したような本発明の電気光学装置によれば、小型化に伴って、バッファ回路の各段の動作が不安定となることにより、サンプリング信号の波形が著しく乱れるのを防止することが可能となる。よって、画像信号供給回路において、サンプリング信号に応じて画像信号の供給タイミングが乱れるのを防止して、電気光学装置の表示画面上における帯状の表示ムラ等の表示不良の発生を防止することができる。従って、電気光学装置を容易に小型化すると共に、小型化しても高品質な画像表示を行うことが可能となる。   According to the electro-optical device of the present invention as described above, it is possible to prevent the waveform of the sampling signal from being significantly disturbed by the unstable operation of each stage of the buffer circuit as the size is reduced. It becomes. Therefore, in the image signal supply circuit, it is possible to prevent the supply timing of the image signal from being disturbed according to the sampling signal, and to prevent the occurrence of display defects such as strip-shaped display unevenness on the display screen of the electro-optical device. . Therefore, the electro-optical device can be easily downsized and high-quality image display can be performed even if the electro-optical device is downsized.

本発明の電気光学装置の一態様では、前記基板上に、前記周辺領域において、前記配列方向に沿って配列され、前記画像信号供給回路における、前記サンプリング信号が出力される複数の信号線と、該複数の信号線に夫々電気的に接続されると共に、前記配列方向に沿って配列された複数のサンプリング信号用冗長配線とを備える。   In one aspect of the electro-optical device of the present invention, a plurality of signal lines arranged on the substrate in the peripheral region along the arrangement direction and outputting the sampling signal in the image signal supply circuit; A plurality of redundant wirings for sampling signals that are electrically connected to the plurality of signal lines and arranged along the arrangement direction are provided.

この態様によれば、バッファ回路の各段から出力されるサンプリング信号の出力経路の配線容量を、実質的に増加させることができ、この出力経路の電位を安定化させることが可能となる。その結果、サンプリング信号が出力される信号線が細線化されたとしても、サンプリング信号の出力経路における配線容量が著しく小さくなるのを防止することができるため、より確実にバッファ回路から出力されるサンプリング信号の波形の乱れを防止することが可能となる。   According to this aspect, the wiring capacity of the output path of the sampling signal output from each stage of the buffer circuit can be substantially increased, and the potential of the output path can be stabilized. As a result, even if the signal line through which the sampling signal is output is thinned, it is possible to prevent the wiring capacity in the sampling signal output path from being significantly reduced. It is possible to prevent the disturbance of the signal waveform.

上述したサンプリング信号用冗長配線を備えた態様では、前記複数のサンプリング信号用冗長配線は夫々、前記第1の配線部分と異なる層に配置されると共に、前記基板上で平面的に見て前記第1の配線部分に対して少なくとも部分的に重畳するように配線されるように構成してもよい。   In the aspect including the redundant wiring for sampling signal described above, the plurality of redundant wirings for sampling signal are arranged in different layers from the first wiring portion, and the first wiring portion is viewed in plan on the substrate. You may comprise so that it may be wired so that it may overlap at least partially with respect to one wiring part.

この場合には、電源線の第1の配線部分に加えて複数のサンプリング信号用冗長配線の配置に要する基板上の配置面積が大きくなるのを防止できる。更に、電源線の第1の配線部分の配線形状等に大幅な変更を加えなくても、複数のサンプリング信号用冗長配線を設けることができる。   In this case, it is possible to prevent the arrangement area on the substrate required for arranging the plurality of redundant wirings for sampling signals in addition to the first wiring portion of the power supply line from being increased. Furthermore, a plurality of redundant wirings for sampling signals can be provided without making a significant change in the wiring shape or the like of the first wiring portion of the power supply line.

上述したサンプリング信号用冗長配線を備える態様では、前記第2の配線部分は、前記複数のサンプリング信号用冗長配線と同一層に配置されると共に、前記配列方向に沿って配線されるように構成してもよい。   In the aspect including the redundant wiring for sampling signal described above, the second wiring portion is arranged in the same layer as the plurality of redundant wirings for sampling signal, and is configured to be wired along the arrangement direction. May be.

この場合には、サンプリング信号用冗長配線と同一層に配置されると共に、各サンプリング信号用冗長配線の配置に対して空いた領域に、電源用冗長配線の第2の配線部分が、電源線の第1の配線部分に並走して形成される。よって、各サンプリング信号用冗長配線及び電源用冗長配線の第2の配線部分について、一方に加えて他方を設ける場合に、パターン形状や配置などに大幅な設計変更を伴わずに、基板上の同一層に夫々形成することが可能となる。   In this case, the second wiring portion of the power supply redundant wiring is arranged in the same layer as the sampling signal redundant wiring, and the second wiring portion of the power supply redundant wiring is connected to the power supply line in an area vacant with respect to the arrangement of each sampling signal redundant wiring. It is formed in parallel with the first wiring portion. Therefore, when the second wiring portion of each of the sampling signal redundant wiring and the power supply redundant wiring is provided in addition to one, the same pattern on the substrate is not changed without significant design change. It becomes possible to form each one layer.

上述した第2の配線部分とサンプリング信号用冗長配線とが同一層に配置される態様では、前記電源用冗長配線は、前記第2の配線部分から、前記バッファ回路の各段に対応して前記配列方向と交わる方向に沿って延在すると共に前記第1の配線部分と重畳的に形成された複数のコンタクト部分を有するように構成してもよい。   In the above aspect in which the second wiring portion and the sampling signal redundant wiring are arranged in the same layer, the power supply redundant wiring corresponds to each stage of the buffer circuit from the second wiring portion. You may comprise so that it may have a some contact part extended along the direction which cross | intersects an arrangement | sequence direction, and the 1st wiring part overlapped.

この場合には、サンプリング信号用冗長配線と同一層に且つ各サンプリング信号用冗長配線の配置を回避して、電源用冗長配線において第2の配線部分を形成する場合も、第2の配線部分と連続的にコンタクト部分を形成することにより、第1の配線部分と基板上で平面的に見て重畳する領域に対して、実質的に第2の配線部分の配置面積を拡張することが可能となる。よって、電源用冗長配線の第2の配線部分の配線容量をより大きく確保することができる。   In this case, when the second wiring portion is formed in the power supply redundant wiring by avoiding the arrangement of each sampling signal redundant wiring in the same layer as the sampling signal redundant wiring, By continuously forming the contact portion, it is possible to substantially expand the arrangement area of the second wiring portion with respect to the region overlapping with the first wiring portion in plan view on the substrate. Become. Therefore, the wiring capacity of the second wiring portion of the power supply redundant wiring can be further increased.

上述した複数のコンタクト部分を有する態様では、前記複数のコンタクト部分の各々は、前記基板上で平面的に見て、前記複数のサンプリング信号用冗長配線のうち互いに隣接する2本のサンプリング信号用冗長配線間に形成されると共に、該2本のサンプリング信号用冗長配線の各々に近づくように、前記配列方向に広がって形成されてもよい。   In the aspect having the plurality of contact portions described above, each of the plurality of contact portions has two sampling signal redundancy lines adjacent to each other among the plurality of sampling signal redundancy wirings when viewed in plan on the substrate. It may be formed between the wirings and may be formed so as to extend in the arrangement direction so as to approach each of the two sampling signal redundant wirings.

この場合には、第1の配線部分と基板上で平面的に見て重畳する領域に対して、実質的に第2の配線部分の配置面積を、より一層、拡張することが可能となる。よって、電源用冗長配線の第2の配線部分の配線容量をより大きく確保することができる。更に、サンプリング信号用冗長配線の各々の近くに安定した電源が供給されるので、サンプリング信号の電位を、より一層、安定化できる。   In this case, it is possible to further expand the arrangement area of the second wiring portion substantially with respect to the region overlapping the first wiring portion on the substrate when viewed in plan. Therefore, the wiring capacity of the second wiring portion of the power supply redundant wiring can be further increased. Furthermore, since stable power is supplied near each of the redundant wirings for sampling signals, the potential of the sampling signal can be further stabilized.

本発明の電気光学装置の他の態様では、前記複数の画素部の各々は、前記データ線に電気的に接続された蓄積容量を含み、前記第1の配線部分が前記データ線と同一膜により形成されると共に、前記第2の配線部分は、前記データ線と異なる層に配置され且つ前記蓄積容量に電気的に接続された容量線と同一膜により形成される。   In another aspect of the electro-optical device of the present invention, each of the plurality of pixel portions includes a storage capacitor electrically connected to the data line, and the first wiring portion is formed of the same film as the data line. The second wiring portion is formed of the same film as the capacitor line that is disposed in a different layer from the data line and is electrically connected to the storage capacitor.

この態様によれば、電気光学装置の製造プロセスにおいて、基板上の周辺領域における電源配線の第1の配線部分及び電源用冗長配線の第2の配線部分を、データ線や各画素部における蓄積容量と共に形成することで、工程数を簡略化することが可能となる。尚、ここでいう「同一膜」とは、製造工程における同一機会に成膜される膜を意味し、同一種類の膜を意味する。   According to this aspect, in the manufacturing process of the electro-optical device, the first wiring portion of the power supply wiring and the second wiring portion of the power supply redundant wiring in the peripheral region on the substrate are replaced with the storage capacitor in the data line or each pixel unit. By forming together, the number of steps can be simplified. Here, the “same film” means films formed on the same occasion in the manufacturing process, and means the same kind of film.

本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を具備してなる。   In order to solve the above-described problems, an electronic apparatus according to the present invention includes the above-described electro-optical device according to the present invention (including various aspects thereof).

本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品質な画像表示を行うと共に小型化することが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置(Field Emission Display及びConduction Electron-Emitter Display)を用いた表示装置等を実現することも可能である。   Since the electronic apparatus according to the present invention includes the above-described electro-optical device according to the present invention, the projection display device, the television, the mobile phone, and the electronic notebook that can display a high-quality image and can be miniaturized. Various electronic devices such as a word processor, a viewfinder type or a monitor direct-view type video tape recorder, a workstation, a videophone, a POS terminal, and a touch panel can be realized. Further, as the electronic apparatus of the present invention, for example, an electrophoretic device such as electronic paper, a display device using an electron emission device (Field Emission Display and Conduction Electron-Emitter Display), or the like can be realized.

本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。   The operation and other advantages of the present invention will become apparent from the best mode for carrying out the invention described below.

以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置を例にとる。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, a driving circuit built-in type TFT active matrix driving type liquid crystal device, which is an example of the electro-optical device of the present invention, is taken as an example.

先ず、図1及び図2を参照して、本実施形態に係る液晶装置の全体構成について、説明する。ここに図1は、本実施形態に係る液晶装置の構成を示す平面図であり、図2は、図1のH−H´線での断面図である。   First, the overall configuration of the liquid crystal device according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view showing the configuration of the liquid crystal device according to this embodiment, and FIG. 2 is a cross-sectional view taken along the line H-H 'in FIG.

図1及び図2において、液晶装置は、対向配置されたTFTアレイ基板10と対向基板20とから構成されている。TFTアレイ基板10と対向基板20との間には液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、本発明に係る「画素領域」の一例としての画像表示領域10aの周囲に位置するシール領域に設けられたシール材52により相互に接着されている。   1 and 2, the liquid crystal device is composed of a TFT array substrate 10 and a counter substrate 20 which are arranged to face each other. A liquid crystal layer 50 is sealed between the TFT array substrate 10 and the counter substrate 20, and the TFT array substrate 10 and the counter substrate 20 are included in an image display region 10a as an example of the “pixel region” according to the present invention. They are bonded to each other by a sealing material 52 provided in a surrounding sealing region.

シール材52は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてTFTアレイ基板10上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材52中には、TFTアレイ基板10と対向基板20との間隔(基板間ギャップ)を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。   The sealing material 52 is made of, for example, an ultraviolet curable resin, a thermosetting resin, or the like for bonding the two substrates, and is applied on the TFT array substrate 10 in the manufacturing process and then cured by ultraviolet irradiation, heating, or the like. It is. Further, in the sealing material 52, a gap material such as glass fiber or glass beads for dispersing the distance (inter-substrate gap) between the TFT array substrate 10 and the counter substrate 20 to a predetermined value is dispersed.

シール材52が配置されたシール領域の内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。但し、このような額縁遮光膜53の一部又は全部は、TFTアレイ基板10側に内蔵遮光膜として設けられてもよい。   A light-shielding frame light-shielding film 53 that defines the frame area of the image display area 10a is provided on the counter substrate 20 side in parallel with the inside of the seal area where the sealing material 52 is disposed. However, part or all of the frame light shielding film 53 may be provided as a built-in light shielding film on the TFT array substrate 10 side.

TFTアレイ基板10上における、画像表示領域10aの周辺に位置する周辺領域では、データ線駆動回路101及び外部回路接続端子102が、TFTアレイ基板10の一辺に沿って設けられている。また、TFTアレイ基板10上の周辺領域のうちシール領域より内側に位置する領域には、TFTアレイ基板10の一辺に沿う画像表示領域10aの一辺に沿って且つ額縁遮光膜53に覆われるようにしてサンプリング回路7が配置される。そして、TFTアレイ基板10上の周辺領域において、本発明に係る「画像信号供給回路」は、データ線駆動回路101及びサンプリング回路7を含んで構成される。   In the peripheral region located around the image display region 10 a on the TFT array substrate 10, the data line driving circuit 101 and the external circuit connection terminal 102 are provided along one side of the TFT array substrate 10. Further, a region located on the inner side of the seal region in the peripheral region on the TFT array substrate 10 is covered with the frame light shielding film 53 along one side of the image display region 10 a along one side of the TFT array substrate 10. Thus, the sampling circuit 7 is arranged. In the peripheral region on the TFT array substrate 10, the “image signal supply circuit” according to the present invention includes the data line driving circuit 101 and the sampling circuit 7.

また、走査線駆動回路104は、TFTアレイ基板10の一辺に隣接する2辺に沿い、且つ、額縁遮光膜53に覆われるようにして設けられている。更に、このように画像表示領域10aの両側に設けられた二つの走査線駆動回路104間を電気的に接続するため、TFTアレイ基板10の残る一辺に沿い、且つ額縁遮光膜53に覆われるようにして複数の配線105が設けられている。   The scanning line driving circuit 104 is provided along two sides adjacent to one side of the TFT array substrate 10 so as to be covered with the frame light shielding film 53. Further, in order to electrically connect the two scanning line driving circuits 104 provided on both sides of the image display region 10a in this way, the TFT array substrate 10 is covered with the frame light shielding film 53 along the remaining side. A plurality of wirings 105 are provided.

また、TFTアレイ基板10上には、対向基板20の4つのコーナー部に対向する領域に、両基板間を上下導通材で電気的に接続するための上下導通端子106が配置されている。   On the TFT array substrate 10, vertical conduction terminals 106 for electrically connecting the two substrates with a vertical conduction material are disposed in regions facing the four corner portions of the counter substrate 20.

図2において、TFTアレイ基板10上には、画素スイッチング用素子としてのTFT(Thin Film Transistor)や走査線、データ線等の配線上に画素電極9aが、更にその上から配向膜(図2中において図示省略)が形成されている。尚、本実施形態では、画素スイッチング素子はTFTのほか、各種トランジスタ或いはTFD等により構成されてもよい。   In FIG. 2, on a TFT array substrate 10, a pixel electrode 9a is formed on a TFT (Thin Film Transistor) as a pixel switching element, a wiring such as a scanning line, a data line, and an alignment film (see FIG. 2). Are omitted). In the present embodiment, the pixel switching element may be constituted by various transistors, TFD, or the like in addition to the TFT.

他方、対向基板20上の画像表示領域10aには、格子状又はストライプ状の遮光膜23が形成され、この遮光膜23上(図2中遮光膜23より下側)に、液晶層50を介して複数の画素電極9aと対向する対向電極21が形成されている。更に、同図中には図示しない配向膜が形成される。   On the other hand, a lattice-shaped or stripe-shaped light shielding film 23 is formed in the image display region 10a on the counter substrate 20, and a liquid crystal layer 50 is interposed on the light shielding film 23 (below the light shielding film 23 in FIG. 2). Thus, a counter electrode 21 is formed to face the plurality of pixel electrodes 9a. Further, an alignment film (not shown) is formed in the drawing.

液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。そして、液晶装置の駆動時、夫々に電圧が印加されることで、画素電極9aと対向電極21との間には液晶保持容量が形成される。   The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and takes a predetermined alignment state between the pair of alignment films. A liquid crystal storage capacitor is formed between the pixel electrode 9 a and the counter electrode 21 by applying a voltage to each of the liquid crystal devices during driving.

尚、ここでは図示しないが、TFTアレイ基板10上には、データ線駆動回路101、走査線駆動回路104の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等が形成されていてもよい。   Although not shown here, in addition to the data line driving circuit 101 and the scanning line driving circuit 104, the TFT array substrate 10 is used for inspecting the quality, defects, and the like of the liquid crystal device during manufacturing or at the time of shipment. An inspection circuit or the like may be formed.

次に、液晶装置に係る電気的な構成について、図3及び図4を参照して説明する。ここに図3は、TFTアレイ基板上の周辺領域における各種駆動回路の配置関係や電気的な接続関係等の構成を概略的に示すブロック図であり、図4は、複数の画素部における各種素子、配線等の等価回路を示す回路図である。   Next, an electrical configuration of the liquid crystal device will be described with reference to FIGS. FIG. 3 is a block diagram schematically showing the arrangement of various drive circuits in the peripheral region on the TFT array substrate, the electrical connection relationship, and the like. FIG. 4 shows various elements in a plurality of pixel portions. It is a circuit diagram which shows equivalent circuits, such as wiring.

図3において、TFTアレイ基板10上における画素表示領域10aには、マトリクス状に配置された複数の画素電極9aと、互いに交差して配列された複数の走査線11a及びデータ線6aとが形成され、走査線11a及びデータ線6aの交差に対応して画素に対応する画素部が構築されている。   3, in the pixel display region 10a on the TFT array substrate 10, a plurality of pixel electrodes 9a arranged in a matrix and a plurality of scanning lines 11a and data lines 6a arranged so as to cross each other are formed. A pixel portion corresponding to the pixel is constructed corresponding to the intersection of the scanning line 11a and the data line 6a.

また、TFTアレイ基板10上における周辺領域には、本発明に係る「画像信号供給回路」を構成するデータ線駆動回路101及びサンプリング回路7、並びに走査線駆動回路104が設けられている。   In the peripheral region on the TFT array substrate 10, a data line driving circuit 101, a sampling circuit 7 and a scanning line driving circuit 104 constituting the “image signal supply circuit” according to the present invention are provided.

走査線駆動回路104には、例えば外部回路(図示省略)より外部回路接続端子102を介して、Yクロック信号CLY、反転Yクロック信号CLYinv、YスタートパルスDY、並びにY側高電位電源VDDY及びY側低電位電源VSSYが供給される。走査線駆動回路104は、YスタートパルスDYが入力されると、Yクロック信号CLY及び反転Yクロック信号CLYinvに基づくタイミングで走査信号を順次生成して出力する。   For example, the scanning line driving circuit 104 receives an Y clock signal CLY, an inverted Y clock signal CLYinv, a Y start pulse DY, and Y-side high potential power supplies VDDY and Y from an external circuit (not shown) via the external circuit connection terminal 102. Side low potential power supply VSSY is supplied. When the Y start pulse DY is input, the scanning line driving circuit 104 sequentially generates and outputs a scanning signal at a timing based on the Y clock signal CLY and the inverted Y clock signal CLYinv.

本実施形態では、データ線駆動回路101には、シフトレジスタ101a及びバッファ回路101bが含まれる。   In the present embodiment, the data line driving circuit 101 includes a shift register 101a and a buffer circuit 101b.

シフトレジスタ101aには、例えば外部回路より外部回路接続端子102を介して、Xクロック信号CLX、反転Xクロック信号CLXinv、XスタートパルスDX、並びにX側高電位電源VDDX及びX側低電位電源VSSXが供給される。   The shift register 101a receives, for example, an X clock signal CLX, an inverted X clock signal CLXinv, an X start pulse DX, an X side high potential power supply VDDX, and an X side low potential power supply VSSX from an external circuit via the external circuit connection terminal 102. Supplied.

シフトレジスタ101aは、所定周期のX側クロック信号CLX及び反転Xクロック信号CLXinv、XスタートパルスDXに基づいて、各段から転送信号SRi(i=1、・・・、n)を順次出力するように構成されている。   The shift register 101a sequentially outputs the transfer signal SRi (i = 1,..., N) from each stage based on the X-side clock signal CLX, the inverted X clock signal CLXinv, and the X start pulse DX having a predetermined period. It is configured.

バッファ回路101bは、複数のインバータが電気的に接続されて構成されており、シフトレジスタ101bから順次出力される転送信号SRiに基づいて、サンプリング回路駆動信号Siとして出力する。尚、サンプリング回路駆動信号Siは、本発明に係る「サンプリング信号」の一例である。   The buffer circuit 101b is configured by electrically connecting a plurality of inverters, and outputs the sampling circuit drive signal Si based on the transfer signal SRi sequentially output from the shift register 101b. The sampling circuit drive signal Si is an example of the “sampling signal” according to the present invention.

転送信号SRiがバッファ回路101bを経由することで、サンプリング回路駆動信号Siによる後述のサンプリング回路7の駆動能力が向上される。   Since the transfer signal SRi passes through the buffer circuit 101b, the driving capability of the later-described sampling circuit 7 by the sampling circuit driving signal Si is improved.

ここで、X側高電位電源VDDX及びX側低電位電源VSSXは、これに対応する電源配線601及び602を介して、データ線駆動回路101における、シフトレジスタ101a及びバッファ回路101bに供給される。また、例えば、電源配線601及び602は夫々、シフトレジスタ101aにXクロック信号CLX及び反転Xクロック信号CLXinvを供給するための信号線に近接して互いに配置され、これらの信号線と共に外部回路接続端子102から、シフトレジスタ101a及びバッファ回路101bの各々の周囲を迂回して、シフトレジスタ101a及びバッファ回路101bの各々まで配線される。   Here, the X-side high-potential power supply VDDX and the X-side low-potential power supply VSSX are supplied to the shift register 101a and the buffer circuit 101b in the data line driving circuit 101 via the corresponding power supply wirings 601 and 602. Further, for example, the power supply lines 601 and 602 are arranged close to each other in the vicinity of a signal line for supplying the X clock signal CLX and the inverted X clock signal CLXinv to the shift register 101a, and an external circuit connection terminal together with these signal lines. From 102, the shift register 101a and the buffer circuit 101b are routed around each of the shift register 101a and the buffer circuit 101b to be connected to the shift register 101a and the buffer circuit 101b.

画像信号VID1〜VID6は、例えば外部回路により、例えば6相にシリアル−パラレル変換、即ち相展開されており、6本の画像信号線6を介してサンプリング回路7に供給される。6本の画像信号線6は夫々、電源配線601及び602に対して、シフトレジスタ101a及びバッファ回路101b挟んで反対側から、これらシフトレジスタ101a及びバッファ回路101bの周囲を迂回して、外部回路接続端子102から引き回され、サンプリング回路7における各サンプリングスイッチ71の配列方向(即ち、図3中データ線6aの配列方向、或いはX方向)に沿って配線される。このように6本の画像信号線6を配線させることにより、走査線駆動回路104に供給されるYクロック信号CLY及び反転Yクロック信号CLYinvよりも、高周波数であるXクロック信号CLX及び反転Xクロック信号CLXinvの供給経路となる信号線から、各画像信号線6への電磁的な信号干渉を防止することが可能となる。   The image signals VID <b> 1 to VID <b> 6 are serial-parallel converted into, for example, six phases, that is, phase-expanded, for example, by an external circuit, and are supplied to the sampling circuit 7 via the six image signal lines 6. The six image signal lines 6 are connected to external circuits by bypassing the periphery of the shift register 101a and the buffer circuit 101b from the opposite sides of the shift register 101a and the buffer circuit 101b with respect to the power supply lines 601 and 602, respectively. It is routed from the terminal 102 and wired along the arrangement direction of the sampling switches 71 in the sampling circuit 7 (that is, the arrangement direction of the data lines 6a in FIG. 3 or the X direction). By wiring the six image signal lines 6 in this way, the X clock signal CLX and the inverted X clock which are higher in frequency than the Y clock signal CLY and the inverted Y clock signal CLYinv supplied to the scanning line driving circuit 104. It is possible to prevent electromagnetic signal interference from the signal line serving as the signal CLXinv supply path to each image signal line 6.

サンプリング回路7は、Pチャネル型又はNチャネル型の片チャネル型TFT若しくは相補型のTFTから構成されたサンプリングスイッチ71からなる。各サンプリングスイッチ71には、データ線駆動回路101のバッファ回路101bから出力された信号が、サンプリング回路駆動信号Siとして、信号線114を介して供給される。   The sampling circuit 7 includes a sampling switch 71 composed of a P-channel or N-channel single-channel TFT or a complementary TFT. A signal output from the buffer circuit 101b of the data line driving circuit 101 is supplied to each sampling switch 71 through the signal line 114 as the sampling circuit driving signal Si.

そして、各サンプリングスイッチ7aは、サンプリング回路駆動信号Siに応じて、6本のデータ線6aを1群とするデータ線群毎に、画像信号VID1〜VID6を供給する。従って、本実施形態では、複数のデータ線6aをデータ線群毎に駆動するため、駆動周波数が抑えられる。   Each sampling switch 7a supplies the image signals VID1 to VID6 for each data line group including six data lines 6a as a group in accordance with the sampling circuit drive signal Si. Therefore, in the present embodiment, since the plurality of data lines 6a are driven for each data line group, the driving frequency can be suppressed.

尚、クロック信号CLXやCLY等の各種タイミング信号は、例えば図示しない外部回路に形成されたタイミングジェネレータにて生成され、TFTアレイ基板10上の各回路に外部回路接続端子102を介して供給される。また、各駆動回路の駆動に必要な電源等もまた例えば外部回路から供給される。更に、上下導通端子106から引き出された信号線には、例えば外部回路から対向電極電位LCCが供給される。対向電極電位LCCは、上下導通端子106を介して対向電極21に供給される。対向電極電位LCCは、画素電極9aとの電位差を適正に保持して液晶保持容量を形成するための対向電極21の基準電位となる。   Various timing signals such as the clock signals CLX and CLY are generated by, for example, a timing generator formed in an external circuit (not shown) and supplied to each circuit on the TFT array substrate 10 via the external circuit connection terminal 102. . Further, the power necessary for driving each drive circuit is also supplied from an external circuit, for example. Further, the counter electrode potential LCC is supplied to the signal line drawn from the vertical conduction terminal 106 from, for example, an external circuit. The counter electrode potential LCC is supplied to the counter electrode 21 through the vertical conduction terminal 106. The counter electrode potential LCC is a reference potential of the counter electrode 21 for appropriately holding the potential difference from the pixel electrode 9a and forming a liquid crystal storage capacitor.

図4において、液晶装置の画像表示領域10aを構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、画像信号VIDk(但し、k=1、2、3、・・・、6)が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。また、TFT30のゲートにゲート電極3aが電気的に接続されており、画素電極9aはTFT30のドレインに電気的に接続されている。   In FIG. 4, each of a plurality of pixels formed in a matrix that forms the image display region 10 a of the liquid crystal device has a pixel electrode 9 a and a TFT 30 for controlling the switching of the pixel electrode 9 a. A data line 6 a to which an image signal VIDk (where k = 1, 2, 3,..., 6) is supplied is electrically connected to the source of the TFT 30. Further, the gate electrode 3 a is electrically connected to the gate of the TFT 30, and the pixel electrode 9 a is electrically connected to the drain of the TFT 30.

走査線駆動回路104から出力される走査信号G1、・・・、Gmによって、各走査線11aは線順次に選択される。選択された走査線11aに対応する画素部において、TFT30にゲート電極3aを介して走査信号Gj(但し、j=1、2、3、・・・、m)が供給されると、TFT30はオン状態となり、画素電極9aには、TFT30を一定期間だけそのスイッチを閉じることにより、データ線6aより画像信号VIDkが所定のタイミングで供給される。これにより、液晶には、画素電極9a及び対向電極21の各々の電位によって規定される印加電圧が印加される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号VID1〜VID6に応じたコントラストをもつ光が出射する。   Each scanning line 11a is selected line-sequentially by scanning signals G1,..., Gm output from the scanning line driving circuit 104. When the scanning signal Gj (j = 1, 2, 3,..., M) is supplied to the TFT 30 via the gate electrode 3a in the pixel portion corresponding to the selected scanning line 11a, the TFT 30 is turned on. The pixel electrode 9a is supplied with the image signal VIDk from the data line 6a at a predetermined timing by closing the switch of the TFT 30 for a certain period. As a result, an applied voltage defined by the potentials of the pixel electrode 9a and the counter electrode 21 is applied to the liquid crystal. The liquid crystal modulates light and enables gradation display by changing the orientation and order of the molecular assembly depending on the applied voltage level. In the normally white mode, the transmittance for incident light is reduced according to the voltage applied in units of each pixel, and in the normally black mode, the light is incident according to the voltage applied in units of each pixel. The light transmittance is increased, and light having a contrast corresponding to the image signals VID1 to VID6 is emitted from the liquid crystal device as a whole.

ここで保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70を付加する。この蓄積容量70は、走査線11aに並んで設けられ、固定電位側容量電極を含むとともに定電位に固定された容量電極300を含んでいる。   In order to prevent the image signal held here from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. The storage capacitor 70 is provided side by side along the scanning line 11a, and includes a capacitor electrode 300 including a fixed potential side capacitor electrode and fixed at a constant potential.

次に、上述の動作を実現する画素部の具体的構成について、図5を参照して説明する。ここに図5は、画素部の断面部分の構成を示す断面図である。尚、図5においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。この点については、後述する図7及び図8の各図について同様であり、係る縮尺については各図毎でも互いに異なることもある。   Next, a specific configuration of the pixel portion that realizes the above-described operation will be described with reference to FIG. FIG. 5 is a cross-sectional view showing the configuration of the cross-sectional portion of the pixel portion. In FIG. 5, the scale of each layer / member is different for each layer / member to have a size that can be recognized on the drawing. About this point, it is the same also about each figure of FIG.7 and FIG.8 mentioned later, and it may mutually differ about each scale about this scale.

図5において、例えば、石英基板、ガラス基板、シリコン基板からなるTFTアレイ基板10と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板20とを備えている。   In FIG. 5, for example, a TFT array substrate 10 made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and a counter substrate 20 made of, for example, a glass substrate or a quartz substrate are provided so as to face each other.

TFTアレイ基板10の側には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。画素電極9aは、例えばITO膜等の透明導電性膜からなる。他方、対向基板20の側には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。対向電極21は、上述の画素電極9aと同様に、例えばITO膜等の透明導電性膜からなる。   A pixel electrode 9a is provided on the TFT array substrate 10 side, and an alignment film 16 subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive film such as an ITO film. On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. . The counter electrode 21 is made of a transparent conductive film such as an ITO film, for example, like the pixel electrode 9a described above.

このように対向配置されたTFTアレイ基板10及び対向基板20間には、シール材52(図1及び図2参照)により囲まれた空間に液晶が封入され、液晶層50が形成される。液晶層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。   Between the TFT array substrate 10 and the counter substrate 20 arranged so as to face each other, liquid crystal is sealed in a space surrounded by a sealing material 52 (see FIGS. 1 and 2), and a liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied.

一方、TFTアレイ基板10上には、画素電極9a及び配向膜16の他、これらを含む各種の構成が積層構造をなして備えられている。以下では、この積層構造について、下から順に説明する。   On the other hand, on the TFT array substrate 10, in addition to the pixel electrode 9a and the alignment film 16, various configurations including these are provided in a laminated structure. Below, this laminated structure is demonstrated in order from the bottom.

先ず、TFTアレイ基板10上において、第1層には、走査線11aが設けられ、走査線11aより上層側に下地絶縁膜12が設けられている。   First, on the TFT array substrate 10, a scanning line 11a is provided in the first layer, and a base insulating film 12 is provided on the upper layer side of the scanning line 11a.

下地絶縁膜12より上層側の第2層には、ゲート電極3aを含むTFT30が設けられている。TFT30は、例えばLDD(Lightly Doped Drain)構造を有しており、その構成要素としては、ゲート電極3a、ゲート電極3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a´、ゲート電極3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを備えている。また、この第2層に、上述のゲート電極3aと同一膜として中継電極719が形成されている。   A TFT 30 including the gate electrode 3a is provided in the second layer above the base insulating film 12. The TFT 30 has, for example, an LDD (Lightly Doped Drain) structure, and includes, as its constituent elements, a gate electrode 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the gate electrode 3a, a gate electrode An insulating film 2 including a gate insulating film that insulates 3a from the semiconductor layer 1a, a low concentration source region 1b and a low concentration drain region 1c in the semiconductor layer 1a, and a high concentration source region 1d and a high concentration drain region 1e. In addition, a relay electrode 719 is formed on the second layer as the same film as the gate electrode 3a described above.

ここで、下地絶縁膜12にはコンタクトホール12cvが掘られており、このコンタクトホール12cv全体を埋めるようにして、ゲート電極3aが形成されることにより、該ゲート電極3aには、これと一体的に形成された側壁部3bが延設されるようになっている。   Here, a contact hole 12cv is dug in the base insulating film 12, and the gate electrode 3a is formed so as to fill the entire contact hole 12cv, whereby the gate electrode 3a is integrally formed therewith. Side wall portions 3b formed in the above are extended.

TFTアレイ基板10上において、TFT30ないしゲート電極3a及び中継電極719より上層側に第1層間絶縁膜41が形成される。第1層間絶縁膜41には、TFT30の高濃度ソース領域1dと後述するデータ線6aとを電気的に接続するコンタクトホール81が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。更に、第1層間絶縁膜41には、TFT30の高濃度ドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するコンタクトホール83が開孔されている。加えて、第1層間絶縁膜41には、蓄積容量70を構成する画素電位側容量電極としての下部電極71と中継電極719とを電気的に接続するためのコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41には、中継電極719と後述する第2中継電極6a2とを電気的に接続するためのコンタクトホール882が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。   On the TFT array substrate 10, a first interlayer insulating film 41 is formed on the upper layer side from the TFT 30 to the gate electrode 3 a and the relay electrode 719. A contact hole 81 for electrically connecting the high-concentration source region 1d of the TFT 30 and a data line 6a described later is opened in the first interlayer insulating film 41 while penetrating the second interlayer insulating film 42 described later. Yes. Further, the first interlayer insulating film 41 is provided with a contact hole 83 for electrically connecting the high concentration drain region 1e of the TFT 30 and the lower electrode 71 constituting the storage capacitor 70. In addition, the first interlayer insulating film 41 is provided with a contact hole 881 for electrically connecting the lower electrode 71 serving as a pixel potential side capacitor electrode constituting the storage capacitor 70 and the relay electrode 719. . In addition, a contact hole 882 for electrically connecting the relay electrode 719 and a second relay electrode 6a2 described later passes through the second interlayer insulating film 42 described later in the first interlayer insulating film 41. It is open.

第1層間絶縁膜41より上層側の第3層には、蓄積容量70が設けられている。蓄積容量70は、TFT30の高濃度ドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての下部電極71と、固定電位側容量電極としての容量電極300とが、誘電体膜75を介して対向配置されることにより形成されている。   A storage capacitor 70 is provided in the third layer above the first interlayer insulating film 41. The storage capacitor 70 includes a lower electrode 71 as a pixel potential side capacitor electrode connected to the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a, and a capacitor electrode 300 as a fixed potential side capacitor electrode. It is formed by arrange | positioning through.

下部電極71は、画素電位側容量電極としての機能のほか、画素電極9aとTFT30の高濃度ドレイン領域1eとを中継接続する機能をもつ。また、容量電極300は、後述する固定電位とされた容量線400と電気的に接続されている。尚、誘電体膜75は、例えば下層に酸化シリコン膜75a、上層に窒化シリコン膜75bというように二層構造を有する。   The lower electrode 71 has a function of relaying and connecting the pixel electrode 9a and the high concentration drain region 1e of the TFT 30 in addition to a function as a pixel potential side capacitor electrode. The capacitor electrode 300 is electrically connected to a capacitor line 400 having a fixed potential described later. The dielectric film 75 has a two-layer structure, for example, a silicon oxide film 75a in the lower layer and a silicon nitride film 75b in the upper layer.

蓄積容量70より上層側には、第2層間絶縁膜42が形成される。第2層間絶縁膜42には、TFT30の高濃度ソース領域1dとデータ線6aとを電気的に接続する、前記のコンタクトホール81が開孔されているとともに、前記容量線用中継層6a1と蓄積容量70の上部電極たる容量電極300とを電気的に接続するコンタクトホール801が開孔されている。更に、第2層間絶縁膜42には、第2中継電極6a2と中継電極719とを電気的に接続するための、上述したコンタクトホール882が形成されている。   A second interlayer insulating film 42 is formed above the storage capacitor 70. The second interlayer insulating film 42 is provided with the contact hole 81 for electrically connecting the high-concentration source region 1d of the TFT 30 and the data line 6a, and the capacitor line relay layer 6a1 and the storage. A contact hole 801 is formed to electrically connect the capacitor electrode 300 which is the upper electrode of the capacitor 70. Further, the contact hole 882 described above for electrically connecting the second relay electrode 6a2 and the relay electrode 719 is formed in the second interlayer insulating film.

第2層間絶縁膜42より上層側の第4層に、データ線6aが設けられている。データ線6aは、例えば、下層より順に、アルミニウムからなる層(図5における符号41A参照)、窒化チタンからなる層(図5における符号41TN参照)、窒化シリコン膜からなる層(図5における符号401参照)の三層構造を有する膜として形成されている。更に、第4層には、データ線6aと同一膜として、容量線用中継層6a1及び第2中継電極6a2が形成されている。   A data line 6 a is provided in the fourth layer above the second interlayer insulating film 42. For example, the data line 6a includes, in order from the lower layer, a layer made of aluminum (see reference numeral 41A in FIG. 5), a layer made of titanium nitride (see reference numeral 41TN in FIG. 5), and a layer made of a silicon nitride film (reference numeral 401 in FIG. 5). Reference) is formed as a film having a three-layer structure. Further, a capacitor line relay layer 6a1 and a second relay electrode 6a2 are formed on the fourth layer as the same film as the data line 6a.

データ線6aより上層側には、第3層間絶縁膜43が形成されている。この第3層間絶縁膜43には、前記の容量線400と容量線用中継層6a1とを電気的に接続するためのコンタクトホール803、及び、第3中継電極402と第2中継電極6a2とを電気的に接続するためのコンタクトホール804がそれぞれ開孔されている。   A third interlayer insulating film 43 is formed above the data line 6a. The third interlayer insulating film 43 includes a contact hole 803 for electrically connecting the capacitor line 400 and the capacitor line relay layer 6a1, and a third relay electrode 402 and a second relay electrode 6a2. Contact holes 804 for electrical connection are respectively opened.

第3層間絶縁膜43より上層側の第5層には、容量線400が形成されると共に、容量線400と同一膜として、第3中継電極402が形成されている。この第3中継電極402は、後述のコンタクトホール804及び89を介して、第2中継電極6a2及び画素電極9a間の電気的接続を中継する機能を有する。ここで、容量線400及び第3中継電極402は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の二層構造を有している。   In the fifth layer above the third interlayer insulating film 43, the capacitor line 400 is formed, and the third relay electrode 402 is formed as the same film as the capacitor line 400. The third relay electrode 402 has a function of relaying an electrical connection between the second relay electrode 6a2 and the pixel electrode 9a through contact holes 804 and 89 described later. Here, the capacitor line 400 and the third relay electrode 402 have a two-layer structure in which a lower layer is made of aluminum and an upper layer is made of titanium nitride.

最後に、第6層には、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。そして、画素電極9a下には、第4層間絶縁膜44が形成されている。第4層間絶縁膜44には、画素電極9a及び前記の第3中継電極402間を電気的に接続するためのコンタクトホール89が開孔されている。画素電極9aとTFT30との間は、コンタクトホール89及び第3中継層402並びに上述したコンタクトホール804、第2中継層6a2、コンタクトホール882、中継電極719、コンタクトホール881、下部電極71及びコンタクトホール83を介して、電気的に接続されることとなる。   Finally, on the sixth layer, the pixel electrodes 9a are formed in a matrix as described above, and the alignment film 16 is formed on the pixel electrodes 9a. A fourth interlayer insulating film 44 is formed under the pixel electrode 9a. In the fourth interlayer insulating film 44, a contact hole 89 for electrically connecting the pixel electrode 9a and the third relay electrode 402 is opened. Between the pixel electrode 9a and the TFT 30, the contact hole 89, the third relay layer 402 and the contact hole 804, the second relay layer 6a2, the contact hole 882, the relay electrode 719, the contact hole 881, the lower electrode 71, and the contact hole described above. It is electrically connected through 83.

以上説明したような画素部における構成は、各画素部において共通であり、図1から図3を参照して説明した画像表示領域10aには、かかる画素部における構成が周期的に形成されている。   The configuration in the pixel portion as described above is common to each pixel portion, and the configuration in the pixel portion is periodically formed in the image display region 10a described with reference to FIGS. .

次に、本実施形態において特徴的な画像信号供給回路側の構成について、図6から図8を参照して、より詳細に説明する。   Next, the configuration on the image signal supply circuit side that is characteristic in the present embodiment will be described in more detail with reference to FIGS.

図6には、データ線駆動回路及びサンプリング回路、その他各種信号線の配置関係及びこれらの電気的な接続関係を概略的に示してある。図6において、図3を参照して説明したように、シフトレジスタ101aから順次出力される転送信号SRiは、バッファ回路101bの各段のバッファ単位回路500に入力される。   FIG. 6 schematically shows the arrangement relationship of the data line driving circuit, the sampling circuit, and other various signal lines, and their electrical connection relationship. In FIG. 6, as described with reference to FIG. 3, the transfer signal SRi sequentially output from the shift register 101a is input to the buffer unit circuit 500 of each stage of the buffer circuit 101b.

図6に示すように、バッファ回路101bにおいて、各段のバッファ単位回路500は、X方向(即ち、データ線6aの配列方向)に沿って配置されている。また、電源配線601及び602の各々は、X方向に沿って延在する第1の配線部分601a及び602aの各々を有しており、X側低電位電源VSSX及びX側高電位電源VDDXは、各バッファ単位回路500に第1の配線部分601a及び602aを介して供給される。これにより各バッファ単位回路500は駆動され、入力された転送信号SRiをバッファリングしてバッファ出力信号を生成し、これをサンプリング回路駆動信号Siとして、信号線114に出力する。   As shown in FIG. 6, in the buffer circuit 101b, the buffer unit circuit 500 at each stage is arranged along the X direction (that is, the arrangement direction of the data lines 6a). Further, each of the power supply wirings 601 and 602 has a first wiring part 601a and 602a extending along the X direction. The X-side low potential power supply VSSX and the X-side high potential power supply VDDX are Each buffer unit circuit 500 is supplied via the first wiring portions 601a and 602a. As a result, each buffer unit circuit 500 is driven to buffer the input transfer signal SRi to generate a buffer output signal, which is output to the signal line 114 as a sampling circuit drive signal Si.

電源配線601及び602のうち、X側低電位電源VSSXを供給する一の電源配線601に対して、電源用冗長配線603が電気的に接続されて形成される。電源用冗長配線603は、対応する電源配線601の第1の配線部分601aに沿って、TFTアレイ基板10上に第1の配線部分601aと並走して配置される第2の配線部分603aを有している。電源用冗長配線603は、第2の配線部分603aにおいて、例えばバッファ回路101bの各段毎に、第1の配線部分601aと電気的に接続される。   Of the power supply wirings 601 and 602, the power supply redundant wiring 603 is formed by being electrically connected to one power supply wiring 601 that supplies the X-side low potential power supply VSSX. The redundant wiring for power supply 603 includes a second wiring portion 603a arranged in parallel with the first wiring portion 601a on the TFT array substrate 10 along the first wiring portion 601a of the corresponding power supply wiring 601. Have. The redundant power supply wiring 603 is electrically connected to the first wiring portion 601a in the second wiring portion 603a, for example, for each stage of the buffer circuit 101b.

尚、本実施形態では、図3又は図6を参照して説明したように、データ線駆動回路101の、シフトレジスタ101a及びバッファ回路101bが夫々共通のX側高電位電源VDDX及びX側低電位電源VSSXによって駆動される構成に限定されず、夫々、異なる電源によって駆動されるようにしてもよい。この場合、夫々異なる電源配線を経て、シフトレジスタ101a及びバッファ回路101bに、夫々異なる系統の電源が供給されることとなる。このように構成すれば、高周波数であるXクロック信号CLX及び反転Xクロック信号CLXinvの電磁的な信号干渉が電源を介してバッファ回路101bの各段の動作に与える影響を小さくすることが可能となる。   In this embodiment, as described with reference to FIG. 3 or FIG. 6, the shift register 101a and the buffer circuit 101b of the data line driving circuit 101 share the X-side high potential power supply VDDX and the X-side low potential, respectively. The configuration is not limited to the configuration driven by the power supply VSSX, and may be driven by different power supplies. In this case, different systems of power are supplied to the shift register 101a and the buffer circuit 101b through different power supply lines. With this configuration, it is possible to reduce the influence of the electromagnetic signal interference of the high-frequency X clock signal CLX and the inverted X clock signal CLXinv on the operation of each stage of the buffer circuit 101b via the power supply. Become.

更に、本発明に係る画像信号供給回路において、データ線駆動回路101には例えばバッファ回路101bの出力信号の電位をシフトさせるレベルシフタ回路等が更に含まれるようにしてもよいし、データ線駆動回路101に対して更にXクロック信号CLX及び反転Xクロック信号CLXinvの各々の位相差を補正して、相互に反転信号とする位相差補正回路等を設けるようにしてもよい。   Further, in the image signal supply circuit according to the present invention, the data line driving circuit 101 may further include, for example, a level shifter circuit for shifting the potential of the output signal of the buffer circuit 101b, or the data line driving circuit 101. In addition, a phase difference correction circuit or the like may be provided that corrects the phase difference between the X clock signal CLX and the inverted X clock signal CLXinv to mutually invert signals.

次に、第1の配線部分及び第2の配線部分の構成について、図7及び図8を参照して、より詳細に説明する。ここに図7は、第1の配線部分及び第2の配線部分、更にはバッファ出力信号用冗長配線の構成及び配置関係を示す平面図であり、図8は、図7のA−A’断面図である。尚、図7には、バッファ回路101bにおける互いに隣接するバッファ単位回路500に関して、これらのバッファ単位回路500と、第1の配線部分601a、第2の配線部分603a、更にはバッファ出力信号用冗長配線114aの各々との配置関係を示してある。   Next, the configuration of the first wiring portion and the second wiring portion will be described in more detail with reference to FIGS. FIG. 7 is a plan view showing the configuration and arrangement relationship of the first wiring portion, the second wiring portion, and the redundant wiring for the buffer output signal. FIG. 8 is a cross-sectional view taken along the line AA ′ of FIG. FIG. In FIG. 7, regarding the buffer unit circuits 500 adjacent to each other in the buffer circuit 101b, these buffer unit circuits 500, the first wiring portion 601a, the second wiring portion 603a, and further the redundant wiring for the buffer output signal The arrangement relationship with each of 114a is shown.

本実施形態では、図8に示すように、電源配線601において少なくとも第1の配線部分601aが、好ましくは、図5を参照して説明したデータ線6aと同一層に配置されると共に、これと同一膜により形成される。この場合、第1の配線部分601aは、TFTアレイ基板10上の周辺領域において、第2層間絶縁膜42上に配置されることとなる。   In the present embodiment, as shown in FIG. 8, in the power supply wiring 601, at least the first wiring portion 601a is preferably arranged in the same layer as the data line 6a described with reference to FIG. It is formed by the same film. In this case, the first wiring portion 601 a is disposed on the second interlayer insulating film 42 in the peripheral region on the TFT array substrate 10.

また、電源用冗長配線603において少なくとも第2の配線部分603aは、第1の配線部分601aと異なる層であって、好ましくは図5を参照して説明した容量線400と同一層に且つこれと同一膜により形成される。この場合、第2の配線部分603aは、TFTアレイ基板10上の周辺領域において、第3層間絶縁膜43上に配置されることとなる。   Further, in the power supply redundant wiring 603, at least the second wiring portion 603a is a layer different from the first wiring portion 601a, and preferably in the same layer as the capacitor line 400 described with reference to FIG. It is formed by the same film. In this case, the second wiring portion 603 a is disposed on the third interlayer insulating film 43 in the peripheral region on the TFT array substrate 10.

ここで、各バッファ単位回路500を構成するトランジスタ等の各種電子素子は、図7又は図8においてはその詳細な構成については図示を省略してあるが、例えば図5を参照して説明した画素スイッチング用のTFT30と同一層に配置されて形成される。尚、バッファ単位回路500の具体的な構成については、後に図9及び図10を参照して説明する。   Here, various electronic elements such as transistors constituting each buffer unit circuit 500 are not shown in detail in FIG. 7 or FIG. 8, but the pixel described with reference to FIG. It is formed in the same layer as the switching TFT 30. A specific configuration of the buffer unit circuit 500 will be described later with reference to FIGS.

図7において、電源用冗長配線603において少なくとも第2の配線部分603aは、TFTアレイ基板10上においてバッファ単位回路500よりも上層側に、バッファ単位回路500に対してTFTアレイ基板10上で平面的に見て少なくとも部分的に重畳するように形成される。よって、図8において、第2の配線部分603aの下層側に位置する領域に、バッファ単位回路500が構築されている。また、第1の配線部分601aは、その下層側における各バッファ単位回路500を構成する電子素子と、電気的に接続されている。   In FIG. 7, at least the second wiring portion 603 a in the redundant power supply wiring 603 is planar on the TFT array substrate 10 with respect to the buffer unit circuit 500 on the TFT array substrate 10 and on the upper layer side of the buffer unit circuit 500. And at least partially overlap. Therefore, in FIG. 8, the buffer unit circuit 500 is constructed in a region located on the lower layer side of the second wiring portion 603a. In addition, the first wiring portion 601a is electrically connected to the electronic elements constituting each buffer unit circuit 500 on the lower layer side.

そして、第2の配線部分603aにおいて、各バッファ単位回路500に対応して、第2の配線部分603aと連続的に且つ同一層に、コンタクト部分603bが形成されている。即ち、電源用冗長配線603は、X方向に沿って延びる第2の配線部分603aからY方向に沿って延在するコンタクト部分603bをバッファ単位回路500毎に有している。そして、このコンタクト部分603bは、第3層間絶縁膜43を貫通して形成されたコンタクトホール610を介して、第1の配線部分601aと電気的に接続されている。   In the second wiring portion 603a, a contact portion 603b is formed corresponding to each buffer unit circuit 500 continuously and in the same layer as the second wiring portion 603a. That is, the power supply redundant wiring 603 has a contact portion 603b extending in the Y direction from the second wiring portion 603a extending in the X direction for each buffer unit circuit 500. The contact portion 603b is electrically connected to the first wiring portion 601a through a contact hole 610 formed through the third interlayer insulating film 43.

よって、本実施形態では、このように電源配線601の第1の配線部分601aに対して電源用冗長配線603の第2の配線部分603aが設けられるため、実質的に、バッファ回路101bに対する電源の供給経路における配線容量を増加させることが可能となる。従って、電源配線601において第1の配線部分601a、更には電源用冗長配線603において第2の配線部分603aの細線化を要する場合にも、細線化に伴うバッファ回路101bに対するX側低電位電源VSSXの供給経路における配線容量が著しく減少するのを防止することができる。   Therefore, in the present embodiment, since the second wiring portion 603a of the redundant power supply wiring 603 is provided for the first wiring portion 601a of the power supply wiring 601, the power supply to the buffer circuit 101b is substantially reduced. It is possible to increase the wiring capacity in the supply path. Therefore, even when the first wiring portion 601a in the power supply wiring 601 and the second wiring portion 603a in the power redundant wiring 603 need to be thinned, the X-side low potential power supply VSSX for the buffer circuit 101b accompanying the thinning is required. It is possible to prevent the wiring capacitance in the supply path from being significantly reduced.

例えば、図3を参照して説明したように、TFTアレイ基板10上の周辺領域において、比較的高周波数のXクロック信号CLX及び反転Xクロック信号CLXinvを供給するための信号線と、電源配線601及び602が近接して配置される場合に、電源配線601及び602の各々を細線化すると、Xクロック信号CLX及び反転Xクロック信号CLXinvの電磁的な干渉により、電源配線601の電位が不安定となり、これに伴って第1の配線部分601aの電位が不安定となるおそれがある。   For example, as described with reference to FIG. 3, in the peripheral region on the TFT array substrate 10, a signal line for supplying a relatively high frequency X clock signal CLX and an inverted X clock signal CLXinv, and a power supply wiring 601 When the power supply wirings 601 and 602 are thinned, the potential of the power supply wiring 601 becomes unstable due to electromagnetic interference between the X clock signal CLX and the inverted X clock signal CLXinv. As a result, the potential of the first wiring portion 601a may become unstable.

これに対して、本実施形態では、電源配線601の第1の配線部分601aにおいて、配線容量を確保して電位を安定させることが可能となり、バッファ回路101bの各バッファ単位回路500の電源電位を安定化させることができる。   On the other hand, in this embodiment, in the first wiring portion 601a of the power supply wiring 601, it is possible to secure the wiring capacity and stabilize the potential, and the power supply potential of each buffer unit circuit 500 of the buffer circuit 101b is set. Can be stabilized.

更に、電源用冗長配線603における第2の配線部分603aが、TFTアレイ基板10上で平面的に見てバッファ単位回路500と重畳するように電源用冗長配線603を形成することで、バッファ回路101b、電源配線601及び電源用冗長配線603の配置に要する配置面積が大きくなるのを防止できる。加えて、このように構成した場合、TFTアレイ基板10上の周辺領域において、第2の配線部分603aより上層側に形成される配線等から、各バッファ単位回路500を電磁的にシールドすることが可能となる。これにより、各バッファ単位回路500の動作をより安定化させることができる。   Further, by forming the power supply redundant wiring 603 so that the second wiring portion 603a in the power supply redundant wiring 603 overlaps the buffer unit circuit 500 when viewed in plan on the TFT array substrate 10, the buffer circuit 101b is formed. Therefore, it is possible to prevent an increase in the layout area required for the layout of the power supply wiring 601 and the power supply redundant wiring 603. In addition, when configured in this manner, each buffer unit circuit 500 can be electromagnetically shielded from the wiring formed on the upper layer side of the second wiring portion 603a in the peripheral region on the TFT array substrate 10. It becomes possible. Thereby, the operation of each buffer unit circuit 500 can be further stabilized.

また、第2の配線部分603aを、第1の配線部分601aと異なる層に配置させることにより、第1の配線部分601aの配線形状等に大幅な変更を加えなくても、電源配線601に対して電源用冗長配線603を設けることが可能となる。よって、液晶装置の製造時に、電源用冗長配線603を容易に形成することができる。   Further, by arranging the second wiring portion 603a in a different layer from the first wiring portion 601a, the power wiring 601 can be made without any significant change in the wiring shape or the like of the first wiring portion 601a. Thus, the redundant power supply wiring 603 can be provided. Therefore, the redundant power supply wiring 603 can be easily formed when the liquid crystal device is manufactured.

加えて、図7において、バッファ回路101bの各段からサンプリング回路駆動信号Siとしてのバッファ出力信号が出力される信号線114は、例えば、図5を参照して説明したTFT30のゲート電極3aと同一層に形成される。そして、各信号線114より上層側には、平面的に見てこの信号線114と重畳し且つこれに対応するパターン形状で、本発明に係る「サンプリング信号用冗長配線」の一例としてのバッファ出力信号用冗長配線114aが形成される。よって、バッファ出力信号用冗長配線114aは、図7中X方向(即ち、図3中データ線6aの配列方向と同方向)に沿って、即ち第1の配線部分601aに沿って、配列されて複数形成される。   In addition, in FIG. 7, the signal line 114 from which the buffer output signal as the sampling circuit drive signal Si is output from each stage of the buffer circuit 101b is the same as the gate electrode 3a of the TFT 30 described with reference to FIG. One layer is formed. A buffer output as an example of the “redundant wiring for sampling signal” according to the present invention is formed on the upper layer side of each signal line 114 in a pattern shape that overlaps with and corresponds to the signal line 114 in plan view. Redundant signal wiring 114a is formed. Therefore, the buffer output signal redundant wiring 114a is arranged along the X direction in FIG. 7 (that is, the same direction as the arrangement direction of the data lines 6a in FIG. 3), that is, along the first wiring portion 601a. A plurality are formed.

また、これら複数のバッファ出力信号用冗長配線114aは夫々、好ましくは、図8に示すように、第2の配線部分603aと同一層に配置されると共に、第2の配線部分603aと同一膜、即ち容量線400と同一膜により形成される。更に、各バッファ出力信号用冗長配線114aは、それよりも下層側に配置された対応する信号線114と電気的に接続されている。   Further, each of the plurality of buffer output signal redundant wirings 114a is preferably disposed in the same layer as the second wiring part 603a and is formed in the same film as the second wiring part 603a, as shown in FIG. That is, it is formed of the same film as the capacitor line 400. Further, each buffer output signal redundant wiring 114a is electrically connected to a corresponding signal line 114 disposed on the lower layer side.

よって、各バッファ単位回路500から出力されるサンプリング回路駆動信号Siの出力経路の配線容量を、実質的に増加させることにより、この出力経路の電源電位を安定化させることが可能となる。その結果、各信号線114が細線化されたとしても、サンプリング回路駆動信号Siの出力経路における配線容量が著しく小さくなるのを防止することができるため、より確実にサンプリング回路駆動信号Siの波形の乱れを防止することが可能となる。   Therefore, by substantially increasing the wiring capacity of the output path of the sampling circuit drive signal Si output from each buffer unit circuit 500, the power supply potential of this output path can be stabilized. As a result, even if each signal line 114 is thinned, it is possible to prevent the wiring capacity in the output path of the sampling circuit drive signal Si from being significantly reduced, so that the waveform of the sampling circuit drive signal Si can be more reliably detected. Disturbance can be prevented.

ここで、図7又は図8において、各バッファ出力信号用冗長配線114aと、第1の配線部分601aとの配置関係に着目すれば、各バッファ出力信号用冗長配線114aは、TFTアレイ基板10上で平面的に見て第1の配線部分601aと少なくとも部分的に重畳するように形成されている。よって、各バッファ出力信号用冗長配線114aを設けることで、TFTアレイ基板10上において、第1の配線部分601aに加えてバッファ出力信号用冗長配線114aの配置に要する配置面積が大きくなるのを防止することが可能となる。また、この場合において、第1の配線部分601aの配線形状等に大幅な変更を加えなくても、複数のバッファ出力信号用冗長配線114aを設けることができる。   Here, in FIG. 7 or FIG. 8, if attention is paid to the positional relationship between each buffer output signal redundant wiring 114 a and the first wiring portion 601 a, each buffer output signal redundant wiring 114 a is arranged on the TFT array substrate 10. The first wiring portion 601a is formed so as to at least partially overlap when viewed in a plan view. Therefore, providing each buffer output signal redundant wiring 114a prevents an increase in the layout area required for the buffer output signal redundant wiring 114a in addition to the first wiring portion 601a on the TFT array substrate 10. It becomes possible to do. Further, in this case, a plurality of buffer output signal redundant wirings 114a can be provided without significant changes to the wiring shape or the like of the first wiring portion 601a.

また、各バッファ出力信号用冗長配線114aと、第2の配線部分603aとの配置関係については、第2の配線部分603aは、各バッファ出力信号用冗長配線114aに対して、その配列方向(図7中X方向)に沿って並置されて形成される。   Further, regarding the arrangement relationship between each buffer output signal redundant wiring 114a and the second wiring portion 603a, the second wiring portion 603a is arranged with respect to each buffer output signal redundant wiring 114a (see FIG. 7 in the X direction).

そして、図7において、各バッファ出力信号用冗長配線114aのパターン形状に着目すれば、信号線114のパターン形状に対応して、第3層間絶縁膜43上の第1の配線部分601aと重畳する領域に空いた領域が規定されており、且つ信号線114におけるX方向に沿って延在する部分に対しては、バッファ出力信号用冗長配線114aはその一部が重畳するように形成されている。これにより、一の信号線114におけるX方向に沿って延在する部分上において、この一の信号線114に電気的に接続される2つのバッファ出力信号用冗長配線114a間は、TFTアレイ基板10上で平面的に見て、互いに連続的に形成されるのではなく、分離されて形成されている。   In FIG. 7, focusing on the pattern shape of each buffer output signal redundant wiring 114 a, the first wiring portion 601 a on the third interlayer insulating film 43 overlaps with the pattern shape of the signal line 114. An empty area is defined in the area, and the buffer output signal redundant wiring 114a is formed so that a part thereof overlaps a portion extending along the X direction in the signal line 114. . As a result, on the portion extending along the X direction in one signal line 114, between the two buffer output signal redundant wirings 114 a electrically connected to this one signal line 114, the TFT array substrate 10. In plan view above, they are not formed continuously but separated from each other.

そして、このような2つのバッファ出力信号用冗長配線114a間に規定される空いた領域に、コンタクト部分603bは、第1の配線部分601a上において、第2の配線部分603aと連続的に形成される。   The contact portion 603b is formed continuously with the second wiring portion 603a on the first wiring portion 601a in such a vacant region defined between the two buffer output signal redundant wirings 114a. The

よって、本実施形態では、バッファ出力信号用冗長配線114aと第2の配線部分603aとを、互いにパターン形状や配置などに大幅な設計変更を伴わずに、同一層に夫々形成することが可能となる。また、この場合に、第2の配線部分603aと連続的にコンタクト部分603bを形成することにより、第1の配線部分601aとTFTアレイ基板10上で平面的に見て重畳する領域に対して、実質的に第2の配線部分603aの配置面積を拡張することが可能となる。よって、第2の配線部分603aの配線容量をより大きく確保することができる。   Therefore, in this embodiment, it is possible to form the buffer output signal redundant wiring 114a and the second wiring portion 603a in the same layer without significant design changes in the pattern shape and arrangement. Become. In this case, by forming the contact portion 603b continuously with the second wiring portion 603a, the region overlapping the first wiring portion 601a and the TFT array substrate 10 in a plan view It becomes possible to substantially expand the arrangement area of the second wiring portion 603a. Therefore, the wiring capacity of the second wiring portion 603a can be secured larger.

加えて、図7において、複数のコンタクト部分603bの各々は、TFTアレイ基板10上で平面的に見て、互いに隣接する2本のバッファ出力信号用冗長配線114a間(言い換えれば、相隣接する2本の信号線114間)に形成されると共に、この2本のバッファ出力信号用冗長配線114aの各々に近づくように、X方向に広がって形成されている。言い換えれば、複数のコンタクト部分603bの各々は、第1の配線部分601aと重畳する領域において、相隣接する2本のバッファ出力信号用冗長配線114a間の空いた領域を埋めるように形成されている。よって、第1の配線部分601aとTFTアレイ基板10上で平面的に見て重畳する領域に対して、実質的に第2の配線部分603aの配置面積を、より一層、拡張することが可能となる。よって、電源用冗長配線603の第2の配線部分603aの配線容量をより大きく確保することができる。更に、バッファ出力信号用冗長配線114aの各々の近くに安定した電源が供給されるので、バッファ信号の電位を、より一層、安定化できる。   In addition, in FIG. 7, each of the plurality of contact portions 603 b is formed between two buffer output signal redundant wirings 114 a adjacent to each other (in other words, adjacent to each other 2 in plan view on the TFT array substrate 10). Are formed between the two signal lines 114) and extended in the X direction so as to approach each of the two buffer output signal redundant wirings 114a. In other words, each of the plurality of contact portions 603b is formed so as to fill a vacant region between two adjacent buffer output signal redundant wires 114a in a region overlapping with the first wiring portion 601a. . Therefore, it is possible to substantially further expand the arrangement area of the second wiring portion 603a with respect to the region overlapping the first wiring portion 601a and the TFT array substrate 10 in plan view. Become. Therefore, the wiring capacity of the second wiring portion 603a of the power supply redundant wiring 603 can be ensured to be larger. Further, since stable power is supplied near each of the buffer output signal redundant wirings 114a, the potential of the buffer signal can be further stabilized.

従って、以上説明したような本実施形態によれば、小型化に伴って、バッファ回路101bの各段のバッファ単位回路500の動作が不安定となることにより、バッファ出力信号(即ち、サンプリング回路駆動信号Si)の波形が著しく乱れるのを防止することが可能となる。よって、サンプリング回路7において、サンプリング回路駆動信号Siに応じて画像信号VIDkの供給タイミングが乱れるのを防止して、液晶装置の表示画面上における帯状の表示ムラ等の表示不良の発生を防止することができる。従って、液晶装置を容易に小型化すると共に、小型化しても高品質な画像表示を行うことが可能となる。   Therefore, according to the present embodiment as described above, the operation of the buffer unit circuit 500 at each stage of the buffer circuit 101b becomes unstable as the size of the buffer circuit 101b is reduced. It is possible to prevent the waveform of the signal Si) from being significantly disturbed. Therefore, in the sampling circuit 7, the supply timing of the image signal VIDk is prevented from being disturbed in accordance with the sampling circuit drive signal Si, and the occurrence of display defects such as strip-shaped display unevenness on the display screen of the liquid crystal device is prevented. Can do. Therefore, the liquid crystal device can be easily downsized, and high-quality image display can be performed even if the liquid crystal device is downsized.

また、電源用冗長配線603や、電源配線601、更にはバッファ出力信号用冗長配線114aを設ける場合に、いずれかのパターン形状や配置に大幅な設計変更を要することなく、夫々容易に形成することができる。更には、液晶装置の製造時に、電源用冗長配線603、電源配線601、及びバッファ出力信号用冗長配線114aの夫々について、その少なくとも一部、より具体的には、第1の配線部分601a、第2の配線部分603a、及びバッファ出力信号用冗長配線114aの少なくとも一部を、データ線6aや容量線400と共に形成することが可能となり、製造プロセスにおける工程数を簡略化することが可能となる。   Further, when providing the power supply redundant wiring 603, the power supply wiring 601, and further the buffer output signal redundant wiring 114a, each pattern shape and arrangement can be easily formed without requiring a significant design change. Can do. Further, at the time of manufacturing the liquid crystal device, at least a part of each of the power supply redundant wiring 603, the power supply wiring 601 and the buffer output signal redundant wiring 114a, more specifically, the first wiring part 601a, At least part of the second wiring portion 603a and the buffer output signal redundant wiring 114a can be formed together with the data line 6a and the capacitor line 400, and the number of steps in the manufacturing process can be simplified.

次に、本実施形態に係る液晶装置のバッファ単位回路の具体的な構成について、図9及び図10を参照して説明する。ここに図9は、バッファ単位回路の構成を示す等価回路図であり、図10は、バッファ単位回路及び電源配線の具体的な構成を示す平面図である。   Next, a specific configuration of the buffer unit circuit of the liquid crystal device according to the present embodiment will be described with reference to FIGS. FIG. 9 is an equivalent circuit diagram showing a configuration of the buffer unit circuit, and FIG. 10 is a plan view showing a specific configuration of the buffer unit circuit and the power supply wiring.

図9及び図10に示すように、バッファ単位回路500は、4個のインバータ511〜514が走査線11aに沿った方向(即ち、データ線6aの配列方向或いはY方向)に並列接続されて構成されている。これにより、バッファ単位回路500による駆動能力が高められている。   As shown in FIGS. 9 and 10, the buffer unit circuit 500 includes four inverters 511 to 514 connected in parallel in the direction along the scanning line 11a (that is, the arrangement direction of the data lines 6a or the Y direction). Has been. As a result, the driving capability of the buffer unit circuit 500 is enhanced.

更に、図10に示すように、インバータ511〜514は、いずれもチャネル幅方向がY方向に形成されたPチャネル型及びNチャネル型TFTを組み合わせた相補型TFTとして構成されている。即ち、インバータ511〜514は、いずれも、電源配線601の第1の配線部分601aから引き出された引出配線601bと電源配線602の第1の配線部分602aから引き出された引出配線602b間において、Pチャネル型TFT及びNチャネル型TFTが直列接続されて構成されている。   Further, as shown in FIG. 10, each of the inverters 511 to 514 is configured as a complementary TFT in which a P-channel TFT and an N-channel TFT having a channel width direction formed in the Y direction are combined. That is, each of the inverters 511 to 514 has a P between the lead wire 601b drawn from the first wire portion 601a of the power wire 601 and the lead wire 602b drawn from the first wire portion 602a of the power wire 602. A channel type TFT and an N channel type TFT are connected in series.

より具体的には、インバータ511は、Pチャネル型TFT511a及びNチャネル型TFT511bから構成されている。   More specifically, the inverter 511 includes a P-channel TFT 511a and an N-channel TFT 511b.

TFT511aは、画素部における半導体層1a(図5参照)と同一膜から形成された半導体層、画素部におけるゲート電極3a(図5参照)と同一膜から形成されたゲート電極511ag、ゲート電極511agからの電界によりチャネルが形成される半導体層におけるP型チャネル領域、半導体層におけるソース領域511as及びドレイン領域511adを備えている。   The TFT 511a includes a semiconductor layer formed from the same film as the semiconductor layer 1a (see FIG. 5) in the pixel portion, a gate electrode 511ag formed from the same film as the gate electrode 3a (see FIG. 5) in the pixel portion, and a gate electrode 511ag. A P-type channel region in a semiconductor layer in which a channel is formed by the electric field, and a source region 511as and a drain region 511ad in the semiconductor layer.

ソース領域511asは、第1層間絶縁膜41及び第2層間絶縁膜42を貫通して開孔されたコンタクトホール8asを介して、データ線6aと同一膜から形成された引出配線601bと電気的に接続されている。引出配線601bは、上述したように、電源配線601の第1の配線部分601aから引き出されており、X側低電位電源VSSXが供給される。   The source region 511as is electrically connected to the lead-out wiring 601b formed from the same film as the data line 6a through the contact hole 8as opened through the first interlayer insulating film 41 and the second interlayer insulating film 42. It is connected. As described above, the extraction wiring 601b is extracted from the first wiring portion 601a of the power supply wiring 601 and supplied with the X-side low potential power supply VSSX.

ドレイン領域511adは、第1層間絶縁膜41及び第2層間絶縁膜42を貫通して開孔されたコンタクトホール8adを介して、データ線6aと同一膜から形成された出力配線550と電気的に接続されている。   The drain region 511ad is electrically connected to the output wiring 550 formed of the same film as the data line 6a through the contact hole 8ad opened through the first interlayer insulating film 41 and the second interlayer insulating film 42. It is connected.

TFT511bは、画素部における半導体層1aと同一膜から形成された半導体層、画素部におけるゲート電極3aと同一膜から形成されたゲート電極511bg、ゲート電極511bgからの電界によりチャネルが形成される半導体層におけるN型チャネル領域、半導体層におけるソース領域511bs及びドレイン領域511bdを備えている。   The TFT 511b includes a semiconductor layer formed from the same film as the semiconductor layer 1a in the pixel portion, a gate electrode 511bg formed from the same film as the gate electrode 3a in the pixel portion, and a semiconductor layer in which a channel is formed by an electric field from the gate electrode 511bg. And the source region 511bs and the drain region 511bd in the semiconductor layer.

ソース領域511bsは、第1層間絶縁膜41及び第2層間絶縁膜42を貫通して開孔されたコンタクトホール8bsを介してデータ線6aと同一膜から形成された引出配線602bと電気的に接続されている。引出配線602bは、上述したように、電源配線602の第1の配線部分602aから引き出されており、X側高電位電源VDDXが供給される。   The source region 511bs is electrically connected to the lead wiring 602b formed of the same film as the data line 6a through the contact hole 8bs opened through the first interlayer insulating film 41 and the second interlayer insulating film 42. Has been. As described above, the extraction wiring 602b is extracted from the first wiring portion 602a of the power supply wiring 602 and supplied with the X-side high potential power supply VDDX.

ドレイン領域511bdは、第1層間絶縁膜41及び第2層間絶縁膜42を貫通して開孔されたコンタクトホール8bdを介して、出力配線550と電気的に接続されている。よって、ドレイン領域511bdは、出力配線550を介してドレイン領域511adと電気的に接続されている。   The drain region 511bd is electrically connected to the output wiring 550 through a contact hole 8bd opened through the first interlayer insulating film 41 and the second interlayer insulating film. Therefore, the drain region 511bd is electrically connected to the drain region 511ad through the output wiring 550.

出力配線550は、第1層間絶縁膜41及び第2層間絶縁膜42を貫通して開孔されたコンタクトホール808を介して、画素部におけるゲート電極3aと同一膜からなる信号線114と電気的に接続されている。また、出力配線550は、第3層間絶縁膜43に開孔されたコンタクトホール807を介して、画素部における容量線400と同一膜からなるバッファ信号用冗長配線114a(図7及び図8も参照)と電気的に接続されている。   The output wiring 550 is electrically connected to the signal line 114 made of the same film as the gate electrode 3a in the pixel portion through a contact hole 808 opened through the first interlayer insulating film 41 and the second interlayer insulating film 42. It is connected to the. Further, the output wiring 550 is a buffer signal redundant wiring 114a made of the same film as the capacitor line 400 in the pixel portion through a contact hole 807 opened in the third interlayer insulating film 43 (see also FIGS. 7 and 8). ) And are electrically connected.

インバータ512、513及び514は、インバータ511と概ね同様に構成されている。尚、インバータ511を構成するPチャネル型TFT及びNチャネル型TFTのゲート電極は、シフトレジスタ101bから転送信号SRiが供給される信号線404と夫々電気的に接続されている。   The inverters 512, 513, and 514 are configured in substantially the same manner as the inverter 511. Note that the gate electrodes of the P-channel TFT and the N-channel TFT constituting the inverter 511 are electrically connected to the signal line 404 to which the transfer signal SRi is supplied from the shift register 101b.

尚、図10に示すように、本実施形態では、信号線114のうち、第2の配線部分603aからY方向に沿って延在するコンタクト部分603b(図7も参照)の両側に配線された配線部分間に、画素部におけるゲート電極3aと同一膜(言い換えれば、信号線114と同一膜)から形成された複数のダミー配線910が設けられている。複数のダミー配線910は、データ線6aが延びる方向(即ちY方向)に沿って延びるようにそれぞれ配線されると共に、データ線6aの配列方向(即ちX方向)に沿って、データ線6aの配列ピッチと概ね同じ配列ピッチで配列されている。よって、ダミー配線910によって、上述したコンタクト部分603bの両側の配線部分が形成される領域におけるTFTアレイ基板10の表面に生じ得る凹凸と、前述の配線部分が形成されない領域におけるTFTアレイ基板10の表面に生じ得る凹凸との差を小さくすることができる。言い換えれば、ダミー配線910によって、TFTアレイ基板10上の表面の凹凸を殆ど或いは完全に均一に生じさせることができる。従って、TFTアレイ基板10の表面(より正確には、TFTアレイ基板10上に積層された画素電極9aより下層側の層間絶縁膜の表面)に生じた凹凸に対し、CMP(Chemical Mechanical Polishing:化学的機械研磨)等の平坦化処理を施すことによって凹凸を除去した後の、TFTアレイ基板10の表面の平坦性を高めることができる。これにより、例えば、TFTアレイ基板10上のシール領域52aにおける表面の凹凸に起因して、シール材52によってTFTアレイ基板10と対向基板20とを所定の間隔で保持することが困難になる事態を回避できる。   As shown in FIG. 10, in this embodiment, the signal line 114 is wired on both sides of the contact part 603b (see also FIG. 7) extending from the second wiring part 603a along the Y direction. A plurality of dummy wirings 910 formed of the same film as the gate electrode 3a in the pixel portion (in other words, the same film as the signal line 114) is provided between the wiring portions. The plurality of dummy wirings 910 are wired so as to extend along the direction in which the data lines 6a extend (that is, the Y direction), and are arranged along the arrangement direction of the data lines 6a (that is, the X direction). They are arranged at substantially the same arrangement pitch as the pitch. Therefore, the unevenness that may be generated on the surface of the TFT array substrate 10 in the region where the wiring portions on both sides of the contact portion 603b are formed by the dummy wiring 910, and the surface of the TFT array substrate 10 in the region where the wiring portion is not formed It is possible to reduce the difference from the unevenness that can occur in the case. In other words, the irregularities on the surface of the TFT array substrate 10 can be generated almost or completely uniformly by the dummy wiring 910. Therefore, CMP (Chemical Mechanical Polishing) is applied to the unevenness generated on the surface of the TFT array substrate 10 (more precisely, the surface of the interlayer insulating film below the pixel electrode 9a laminated on the TFT array substrate 10). The flatness of the surface of the TFT array substrate 10 after removing the irregularities can be improved by performing a flattening process such as mechanical polishing. Thereby, for example, due to surface irregularities in the seal region 52a on the TFT array substrate 10, it becomes difficult to hold the TFT array substrate 10 and the counter substrate 20 at a predetermined interval by the seal material 52. Can be avoided.

次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。ここでは、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。ここに図11は、プロジェクタの構成例を示す平面図である。   Next, the case where the liquid crystal device which is the above-described electro-optical device is applied to various electronic devices will be described. Here, a projector using this liquid crystal device as a light valve will be described. FIG. 11 is a plan view showing a configuration example of the projector.

図11に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。   As shown in FIG. 11, a lamp unit 1102 including a white light source such as a halogen lamp is provided inside the projector 1100. The projection light emitted from the lamp unit 1102 is separated into three primary colors of RGB by four mirrors 1106 and two dichroic mirrors 1108 arranged in the light guide 1104, and serves as a light valve corresponding to each primary color. The light enters the liquid crystal panels 1110R, 1110B, and 1110G.

液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。   The configurations of the liquid crystal panels 1110R, 1110B, and 1110G are the same as those of the liquid crystal device described above, and are driven by R, G, and B primary color signals supplied from the image signal processing circuit. The light modulated by these liquid crystal panels enters the dichroic prism 1112 from three directions. In this dichroic prism 1112, R and B light is refracted at 90 degrees, while G light travels straight. Accordingly, as a result of the synthesis of the images of the respective colors, a color image is projected onto the screen or the like via the projection lens 1114.

ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。   Here, paying attention to the display images by the liquid crystal panels 1110R, 1110B, and 1110G, the display image by the liquid crystal panel 1110G needs to be horizontally reversed with respect to the display images by the liquid crystal panels 1110R, 1110B.

尚、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。   Since light corresponding to the primary colors R, G, and B is incident on the liquid crystal panels 1110R, 1110B, and 1110G by the dichroic mirror 1108, it is not necessary to provide a color filter.

尚、図11を参照して説明した電子機器の他にも、モバイル型パーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。   In addition to the electronic apparatus described with reference to FIG. 11, a mobile personal computer, a mobile phone, a liquid crystal television, a viewfinder type, a monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, Examples include a calculator, a word processor, a workstation, a videophone, a POS terminal, a device equipped with a touch panel, and the like. Needless to say, the present invention can be applied to these various electronic devices.

また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ、デジタルマイクロミラーデバイス(DMD)、電気泳動装置等にも適用可能である。   In addition to the liquid crystal device described in the above embodiment, the present invention also includes a reflective liquid crystal device (LCOS) in which elements are formed on a silicon substrate, a plasma display (PDP), a field emission display (FED, SED), The present invention can also be applied to an organic EL display, a digital micromirror device (DMD), an electrophoresis apparatus, and the like.

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。   The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the spirit or concept of the invention that can be read from the claims and the entire specification. An electronic apparatus including the electro-optical device is also included in the technical scope of the present invention.

本実施形態に係る液晶装置の構成を示す平面図である。It is a top view which shows the structure of the liquid crystal device which concerns on this embodiment. 図1のH−H´線での断面図である。It is sectional drawing in the HH 'line of FIG. TFTアレイ基板上の周辺領域における各種駆動回路の配置関係や電気的な接続関係等の構成を概略的に示すブロック図である。It is a block diagram which shows roughly the structure of the arrangement | positioning relationship, electrical connection relationship, etc. of various drive circuits in the peripheral region on a TFT array substrate. 複数の画素部における各種素子、配線等の等価回路を示す回路図である。It is a circuit diagram which shows equivalent circuits, such as various elements and wiring in a some pixel part. 画素部の断面部分の構成を示す断面図である。It is sectional drawing which shows the structure of the cross-sectional part of a pixel part. データ線駆動回路及びサンプリング回路、その他各種信号線の配置関係及びこれらの電気的な接続関係を概略的に示してある。The arrangement relationship of the data line driving circuit, the sampling circuit, and other various signal lines and their electrical connection relationship are schematically shown. 第1の配線部分及び第2の配線部分、更にはバッファ出力信号用冗長配線の構成及び配置関係を示す平面図である。It is a top view which shows the structure and arrangement | positioning relationship of the 1st wiring part and the 2nd wiring part, and also the redundant wiring for buffer output signals. 図7のA−A´断面図である。It is AA 'sectional drawing of FIG. バッファ単位回路の構成を示す等価回路図である。It is an equivalent circuit diagram showing the configuration of the buffer unit circuit. バッファ単位回路及び電源配線の具体的な構成を示す平面図である。It is a top view which shows the specific structure of a buffer unit circuit and power supply wiring. 電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。It is a top view which shows the structure of the projector which is an example of the electronic device to which the electro-optical apparatus is applied.

符号の説明Explanation of symbols

6a…データ線、7…サンプリング回路、10…TFTアレイ基板、10a…画素領域、11a…走査線、101a…シフトレジスタ、101b…バッファ回路、601、602…電源配線、601a…第1の配線部分、603…電源用冗長配線、603a…第2の配線部分   6a ... data line, 7 ... sampling circuit, 10 ... TFT array substrate, 10a ... pixel area, 11a ... scanning line, 101a ... shift register, 101b ... buffer circuit, 601, 602 ... power supply wiring, 601a ... first wiring part , 603 ... Redundant wiring for power supply, 603a ... Second wiring portion

Claims (8)

基板上に、
複数の画素部と、
前記複数の画素部が設けられた画素領域に相交差するように配線された複数の走査線及び複数のデータ線と、
前記画素領域の周辺に位置する周辺領域において、前記複数のデータ線の配列方向に沿って配置されると共にサンプリング信号を出力するバッファ回路を含み、前記バッファ回路から出力されたサンプリング信号に応じて画像信号を前記複数のデータ線に供給する画像信号供給回路と、
前記配列方向に沿って延在する第1の配線部分を有し、電源電位を前記バッファ回路に供給する電源線と、
前記バッファ回路よりも上層側であって前記第1の配線部分と異なる層に配置されると共に前記バッファ回路に対して前記基板上で平面的に見て少なくとも部分的に重畳するように配線された第2の配線部分を有し、且つ前記電源線に電気的に接続された電源用冗長配線と
を備えたこと特徴とする電気光学装置。
On the board
A plurality of pixel portions;
A plurality of scanning lines and a plurality of data lines wired so as to intersect with a pixel region provided with the plurality of pixel portions;
In a peripheral region located around the pixel region, a buffer circuit arranged along the arrangement direction of the plurality of data lines and outputting a sampling signal is output, and an image is output according to the sampling signal output from the buffer circuit An image signal supply circuit for supplying a signal to the plurality of data lines;
A power supply line having a first wiring portion extending along the arrangement direction and supplying a power supply potential to the buffer circuit;
Arranged on a layer higher than the buffer circuit and different from the first wiring portion, and wired so as to at least partially overlap the buffer circuit when viewed in plan on the substrate. An electro-optical device, comprising: a power supply redundant wiring having a second wiring portion and electrically connected to the power supply line.
前記基板上に、
前記周辺領域において、前記配列方向に沿って配列され、前記画像信号供給回路における、前記サンプリング信号が出力される複数の信号線と、
該複数の信号線に夫々電気的に接続されると共に、前記配列方向に沿って配列された複数のサンプリング信号用冗長配線と
を備えたことを特徴とする請求項1に記載の電気光学装置。
On the substrate,
In the peripheral region, a plurality of signal lines arranged along the arrangement direction and outputting the sampling signal in the image signal supply circuit;
2. The electro-optical device according to claim 1, further comprising: a plurality of redundant wirings for sampling signals that are electrically connected to the plurality of signal lines and arranged along the arrangement direction.
前記複数のサンプリング信号用冗長配線は夫々、前記第1の配線部分と異なる層に配置されると共に、前記基板上で平面的に見て前記第1の配線部分に対して少なくとも部分的に重畳するように配線されることを特徴とする請求項2に記載の電気光学装置。   Each of the plurality of redundant wirings for sampling signal is arranged in a layer different from the first wiring part, and at least partially overlaps the first wiring part when viewed in plan on the substrate. The electro-optical device according to claim 2, wherein the electro-optical device is wired as described above. 前記第2の配線部分は、前記複数のサンプリング信号用冗長配線と同一層に配置されると共に、前記配列方向に沿って配線されることを特徴とする請求項2又は3に記載の電気光学装置。   4. The electro-optical device according to claim 2, wherein the second wiring portion is arranged in the same layer as the plurality of redundant wirings for sampling signal and is wired along the arrangement direction. 5. . 前記電源用冗長配線は、前記第2の配線部分から、前記バッファ回路の各段に対応して前記配列方向と交わる方向に沿って延在すると共に前記第1の配線部分と重畳的に形成された複数のコンタクト部分を有することを特徴とする請求項4に記載の電気光学装置。   The power supply redundant wiring extends from the second wiring portion along the direction intersecting the arrangement direction corresponding to each stage of the buffer circuit, and is formed so as to overlap with the first wiring portion. The electro-optical device according to claim 4, further comprising a plurality of contact portions. 前記複数のコンタクト部分の各々は、前記基板上で平面的に見て、前記複数のサンプリング信号用冗長配線のうち互いに隣接する2本のサンプリング信号用冗長配線間に形成されると共に、該2本のサンプリング信号用冗長配線の各々に近づくように、前記配列方向に広がって形成されることを特徴とする請求項5に記載の電気光学装置。   Each of the plurality of contact portions is formed between two of the plurality of sampling signal redundant wirings adjacent to each other among the plurality of sampling signal redundant wirings when viewed in plan on the substrate. 6. The electro-optical device according to claim 5, wherein the electro-optical device is formed so as to extend in the arrangement direction so as to approach each of the sampling signal redundant wirings. 前記複数の画素部の各々は、前記データ線に電気的に接続された蓄積容量を含み、
前記第1の配線部分が前記データ線と同一膜により形成されると共に、前記第2の配線部分は、前記データ線と異なる層に配置され且つ前記蓄積容量に電気的に接続された容量線と同一膜により形成されること
を特徴とする請求項1から6のいずれか一項に記載の電気光学装置。
Each of the plurality of pixel portions includes a storage capacitor electrically connected to the data line,
The first wiring part is formed of the same film as the data line, and the second wiring part is disposed on a layer different from the data line and electrically connected to the storage capacitor. The electro-optical device according to claim 1, wherein the electro-optical device is formed of the same film.
請求項1から7のいずれか一項に記載の電気光学装置を具備してなる電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1.
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