JP4931765B2 - 信号分配装置 - Google Patents

信号分配装置 Download PDF

Info

Publication number
JP4931765B2
JP4931765B2 JP2007278915A JP2007278915A JP4931765B2 JP 4931765 B2 JP4931765 B2 JP 4931765B2 JP 2007278915 A JP2007278915 A JP 2007278915A JP 2007278915 A JP2007278915 A JP 2007278915A JP 4931765 B2 JP4931765 B2 JP 4931765B2
Authority
JP
Japan
Prior art keywords
unit
matrix
check
switch
connection state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007278915A
Other languages
English (en)
Other versions
JP2009111476A (ja
Inventor
章徳 北
優介 富樫
美央子 杉本
久人 田中
賢一 千田
聡 沖野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honda Motor Co Ltd
Original Assignee
Honda Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honda Motor Co Ltd filed Critical Honda Motor Co Ltd
Priority to JP2007278915A priority Critical patent/JP4931765B2/ja
Publication of JP2009111476A publication Critical patent/JP2009111476A/ja
Application granted granted Critical
Publication of JP4931765B2 publication Critical patent/JP4931765B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)

Description

本発明は、多数の入力信号を多数の出力端子に分配する信号分配装置に関する。
多数の信号を多数の端子に分配することが様々な場合に必要となる。たとえば、エンジンの性能テストにおいては、温度、圧力などの計測データや制御データなどの信号を、データレコーダやペンレコーダなどの記録装置やオシロスコープなどの表示装置や保安装置などの端子に分配する必要がある。その際、信号および端子の数は、数百個に及ぶ場合もある。
エンジンのテストの内容が変わる場合やテストの対象となるエンジンのタイプが変わる場合には、多数の信号を多数の端子に分配しなおす作業、すなわち、複雑な配線作業の必要が生じる。従来は、端子盤を設け、端子盤の接続を変えることによって、多数の信号の多数の端子への分配を変更していた。このため、端子盤の接続を変える配線作業の負荷が大きかった。また、配線作業の後に、端子盤の接続を確認する通電チェック作業の負荷も大きかった。
多数点の信号を記録する装置は、たとえば特許文献1および2に開示されている。しかし、これらの文献は、多数の信号を多数の端子に分配する際の作業負荷を低減するという課題は解決されていない。
特開昭58−70168号公報 実公平1−31967号公報
そこで、本発明が解決しようとする課題は、センサ等の多数の信号入力を多数の計測装置に任意に分配する際の作業負荷を低減する信号分配装置を提供することである。
本発明による信号分配装置は、p個の入力信号をm個の出力端子に分配する。本発明による信号分配装置は、前記p個の入力信号に対応する少なくともp個の入力と、前記m個の出力端子に対応する少なくともm個の出力とを有し、少なくともp×m個のスイッチを含むマトリクス部と、前記入力信号を切り離したチェックモードにおいて、前記マトリクス部の入力のいずれかに所定の電圧を加え、前記マトリクス部の出力のいずれかの電圧を該所定の電圧と比較することによって、前記マトリクス部のスイッチの状態をチェックするチェック部と、を備える。本発明による信号分配装置は、前記マトリクス部のスイッチに対応するセルを表示し、表示されたセルを選択することによって、前記マトリクス部の所望のスイッチの状態を選択することができるように構成された画面を表示するユーザ・インターフェース部と、前記所望のスイッチの状態を実現するように、前記マトリクス部を制御し、前記マトリクス部のスイッチが、所望のスイッチの状態となっているかチェックするように前記チェック部を制御する制御部と、をさらに備える。
本発明による信号分配装置によれば、ユーザ・インターフェース部の表示する画面によって選択された、マトリクス部の所望のスイッチの状態を、制御部がマトリクス部を制御して実現する。さらに、制御部は、マトリクス部のスイッチが、所望のスイッチの状態となっているかどうかチェックする。したがって、入力し信号を出力端子に分配するための配線作業および配線作業後のチェック作業の負荷が大幅に減少する。
図1は、本発明の一実施形態による信号分配装置の構成を示す図である。信号分配装置は、ユーザ・インターフェース部101と、スイッチ状態管理部103と、スイッチ状態記憶部105と、制御部107と、チェック部109と、マトリクス部111と、を備える。マトリクス部111は、入力信号と出力端子を接続するスイッチを有し、これらのスイッチを操作することによって、入力信号の分配状態を変化させる。本実施形態において、ユーザ・インターフェース部101、スイッチ状態管理部103およびスイッチ状態記憶部105は、パーソナル・コンピュータ100によって実現されている。これらをパーソナル・コンピュータ以外のプロセッサを備えた単一のコンポーネントあるいは個別のプロセッサを備えた複数のコンポーネントによって実現してもよい。
図2は、制御部107、チェック部109およびマトリクス部111の構成を示す図である。図2は、p個の入力信号およびm個の出力端子を示している。
マトリクス部111は、p個の入力信号に対応する少なくともp個の入力と、m個の出力端子に対応する少なくともm個の出力とを有し、入力および出力を接続する少なくともp×m個のスイッチを含む。マトリクス部111は、それぞれが、2個の入力と、m個の出力端子の一つに対応する1個の出力とを有するm個のマルチプレクサ1111から構成してもよい。ここで、nは、2がp以上となる最小の整数である。2個の入力のうちp個が、p個の入力信号に接続される。図2においては簡単のために、p=2とした。それぞれのマルチプレクサ1111は、2個の入力と1個の出力とを接続する2個のスイッチを有する。制御部107は、それぞれのマルチプレクサ1111へ、(n+1)ビットの信号を送信して、スイッチの状態を制御する。本明細書および特許請求の範囲において、スイッチの状態とは、スイッチの開閉状態、すなわち、結線状態を指すものとする。(n+1)ビットの信号は、p個の入力信号のいずれかを選択するためのnビットの信号と、いずれの入力信号も選択しないための1ビットのエーブル・ディスエーブル信号からなる。このようにして、マトリクス部111のp×m個のスイッチの状態が、制御部107によって制御される。
マトリクス部111の各入出力信号ラインに、入力インピーダンスを高くし出力インピーダンスを低くするようにヴォルテージ・フォロワー(VF)を挿入するのが好ましい。これにより信号電圧値変動を低減できる。
チェック部109は、第1のマルチプレクサ1091と、第2のマルチプレクサ1095と、チェック・ボード1093と、スイッチ群1097と、から構成される。
スイッチ群1097は、p個の入力信号と、マトリクス部111の対応するp個の入力との間に挿入され、制御部107からの1ビットの信号によって一斉に切り替わる。入力信号が出力端子において計測される計測モードの場合には、制御部107からの1ビットの信号によってスイッチ群1097は閉となり、p個の入力信号と、マトリクス部111の対応するp個の入力とが接続される。スイッチの状態をチェックするチェックモードの場合には、制御部107からの1ビットの信号によってスイッチ群1097は開となり、p個の入力信号はマトリクス部111から切り離される。チェックモードにおける動作により、マトリクス部111の内部のスイッチの開閉状態、すなわち、結線状態をチェックすることができる。
第1のマルチプレクサ1091は、チェック・ボード1093から所定の電圧受ける1個の入力と、2個の出力とを有する。2個の出力のうちのp個がマトリクス部111のp個の入力に接続される。第1のマルチプレクサ1091は、1個の入力と、2個の出力とを接続する2個のスイッチを有する。制御部107は、第1のマルチプレクサ1091へ、(n+1)ビットの信号を送信して、スイッチの状態を制御する。(n+1)ビットの信号は、p個の入力のいずれかを選択するためのnビットの信号と、第1のマルチプレクサ1091をバイパスするバイパス信号からなる。チェックモードの場合に、第1のマルチプレクサ1091のスイッチを介して、マトリクス部111の選択された入力へチェック・ボード1093から所定の電圧が供給される。計測モードの場合に、第1のマルチプレクサ1091はバイパスされる。
第2のマルチプレクサ1095は、2’個の入力と、チェック・ボードへ接続される1個の出力とを有する。ここで、n’は2’がm以上となる最小の整数である。2’個の入力のうちのm個は、マトリクス部111のm個の出力へ接続される。図2においては簡単のために、m=2’とした。第2のマルチプレクサ1095は、2’個の入力と1個の出力とを接続する2’個のスイッチを有する。制御部107は、第2のマルチプレクサ1095へ、(n’+1)ビットの信号を送信して、スイッチの状態を制御する。(n’+1)ビットの信号は、m個の出力のいずれかを選択するためのn’ビットの信号と、第2のマルチプレクサ1095をバイパスするバイパス信号からなる。チェックモードの場合に、第2のマルチプレクサ1095のスイッチを介して、マトリクス部111の選択された出力が、チェック・ボード1093へ接続される。計測モードの場合に、第2のマルチプレクサ1095はバイパスされる。
上述のように、チェック・ボード1093から、第1のマルチプレクサ1091のスイッチを介して、マトリクス部111の選択された入力へ所定の電圧が供給されるとともに、第2のマルチプレクサ1095のスイッチを介して、マトリクス部111の選択された出力が、チェック・ボード1093へ接続される。チェック・ボード1093は、選択された出力が、選択された入力へ供給された所定の電圧値に近い電圧値を有するかどうかをチェックすることによって、マトリクス部111の選択された入力と選択された出力を接続するスイッチの開閉をチェックすることができる。マトリクス部111の全ての入力および出力を順次選択してチェックを行うことによって全てのスイッチの状態、すなわち、結線状態をチェックすることができる。ここで、スイッチもしくは導通線に不具合がある場合、ユーザ・インターフェース部101の表示するマトリクスの画面に不具合を示すエラー表示を行ってもよい。
図3は、チェック・ボード1093の構成を示す図である。チェック・ボード1093は、比較器1093aと、比較器1093bと、AND回路1093cと、を含む。チェック・ボード1093は、第1のマルチプレクサ1091へ所定の電圧、すなわち、基準電圧を供給する。また、チェック・ボード1093は、第2のマルチプレクサ1095から検出電圧を受け取る。比較器1093aは、検出電圧と基準電圧の上限値とを比較する。比較器1093bは、検出電圧と基準電圧の下限値とを比較する。検出電圧が、基準電圧の上限値以下で下限値以上である場合には、AND回路1093cが、たとえば、論理出力1を有し、マトリクス部111の、基準電圧を供給した入力と、選択された出力とがスイッチによって接続されていると判断される。
図2に示すように、制御部107は、制御ボード1071とデコーダ1073とを含む。
制御ボード1071は、パーソナル・コンピュータ100とのインターフェースとして機能する。スイッチの状態を変更する際に、制御ボード1071は、パーソナル・コンピュータ100からのスイッチ状態情報をデコーダ1073に伝達する。デコーダ1073は、該情報に基づいて、m個のマルチプレクサのそれぞれに対して(n+1)ビットの信号を伝達する。スイッチの状態をチェックする際に、制御ボード1071は、パーソナル・コンピュータ100から受け取ったチェックモードへの切り替え指示をデコーダ1073に伝達する。デコーダ1073は、該指示に基づいてスイッチ群1097に1ビットの信号を伝達する。つぎに、制御ボード1071は、パーソナル・コンピュータ100から受け取ったチェック対象のスイッチの情報をデコーダ1073に伝達する。デコーダ1073は、該情報に基づいて、第1のマルチプレクサ1091に対する(n+1)ビットの信号および第2のマルチプレクサ1095に対する(n’+1)ビットの信号を伝達し、チェック部109に選択したスイッチの状態をチェックさせる。また、制御ボード1071は、チェック部109のチェック・ボード1093からスイッチ状態チェック結果を受け取り、パーソナル・コンピュータ100へ伝達する。
図4は、ユーザ・インターフェース部101の表示するマトリクスの画面の一例を示す図である。マトリクスは、入力信号を表す行と出力端子を表す列とからなる。本例において、入力信号の数pは118であり、nは7である。本例において、出力端子は、32チャンネルのデータレコーダ用の出力端子と16チャンネルの2台のペンレコーダ用の出力端子とを含む。マトリクスの要素は、セルで表現される。たとえば、マウスなどを使用してセルをクリックして選択することにより、該セルに対応する要素の行と列とを接続することができる。図4において、第5行とデータレコーダの第30チャンネルに対応する列とが交差するセルをクリックすることにより、第5行の入力信号とデータレコーダの第30チャンネルの出力端子とが接続される。また、第5行と図4の左側のペンレコーダの第3チャンネルに対応する列とが交差するセルをクリックすることにより、第5行の入力信号と図4の左側のペンレコーダの第3チャンネルの出力端子とが接続される。この結果、第5行の入力信号をデータレコーダの第30チャンネルおよび図4の左側のペンレコーダの第3チャンネルの出力端子に接続することができる。このように、ユーザ・インターフェース部101に表示されるマトリクスの画面を操作することにより、マトリクス部111のスイッチの状態を簡単に変更することができる。単一の出力端子に接続することができる入力信号は1個であるので、単一の列において2以上の行のセルを選択した場合にはエラー表示を行ってもよい。
図5は、信号分配装置がスイッチの状態を変更する方法を示す流れ図である。
図5のステップS5005において、スイッチ状態管理部103が、たとえば、制御部107からの信号に基づいて、データ計測中であるかどうか判断する。データ計測中であれば、スイッチの状態を変更せずに処理を終了する。データ計測中でなければ、ステップS5010に進む。
図5のステップS5010において、スイッチ状態管理部103が、たとえば、ユーザ・インターフェース部101からの入力によって定められたスイッチの状態を制御部107へ設定する。
図5のステップS5020において制御部107が設定されたスイッチの状態を実現するようにマトリクス部111を制御する。
スイッチの設定が完了した後に、スイッチ状態管理部103が、設定したスイッチの状態をスイッチ状態記憶部105に記憶させる。
図6は、信号分配装置がスイッチの状態をチェックする方法を示す流れ図である。スイッチ状態管理部103は、スイッチの状態を設定した後に、自動的に、制御部107へスイッチの状態をチェックするように指示を伝達してもよい。あるいは、ユーザからの指示があった場合に、指示を伝達してもよい。
図6のステップS6005において、スイッチ状態管理部103が、たとえば、制御部107からの信号に基づいて、データ計測中であるかどうか判断する。データ計測中であれば、スイッチの状態を変更せずに処理を終了する。データ計測中でなければ、ステップS6010に進む。
図6のステップS6010において、スイッチ状態管理部103が、制御部107へ所定のスイッチの状態をチェックするように指示を伝達する。
図6のステップS6020において、制御部107が、チェック部109を制御してスイッチの状態をチェックさせる。
図6のステップS6030において、制御部107が、チェックの結果をスイッチ状態管理部103へ伝達する。スイッチ状態管理部103は、チェックの結果をユーザ・インターフェース部101によってユーザに表示してもよい。
図7は、信号分配装置が、スイッチ状態記憶部105に記憶されたスイッチの状態の履歴を表示する方法を示す流れ図である。
図7のステップS7010において、スイッチ状態管理部103が、スイッチ状態記憶部105に記憶されたスイッチの状態の履歴を検索する。スイッチの状態の履歴を、テストの識別番号やキーワードとともにスイッチ状態記憶装置に記憶させておけば、ユーザが入力した識別番号やキーワードに基づいて、スイッチの状態の履歴(配線履歴)を検索することができる。
図7のステップS7020において、スイッチ状態管理部103が、検索したスイッチの状態の履歴を、たとえば、図4に示すようなマトリクスの画面としてユーザ・インターフェース部101に表示する。たとえば、ユーザは、テストの識別番号やキーワードを入力することにより、実施しようとするテストと類似したテストのスイッチの状態の履歴を検索し、マトリクスの画面としてユーザ・インターフェース部101に表示させ、該マトリクスの一部を変更することにより、簡単に計測目的に合わせた所望のスイッチの状態、すなわち、計測目的に合わせた配線パターンへ変更することができる。
上述の本発明の実施形態によれば、入力信号を出力端子に分配するための配線作業および配線作業後のチェック作業の負荷が大幅に減少する。本発明のそれぞれの実施形態の特徴は以下のとおりである。
本発明の一実施形態による信号分配装置は、スイッチの状態を記憶するスイッチ状態記憶部と、スイッチの状態を前記制御部に設定し、設定したスイッチの状態を前記スイッチ状態記憶部に記憶させるスイッチ状態管理部と、をさらに備える。
したがって、スイッチ状態記憶部に記憶させたスイッチの履歴を使用して、所望のスイッチの状態を選択することがき、配線の計画作業の負荷が低減される。
本発明の他の実施形態による信号分配装置は、前記スイッチ状態管理部が、スイッチの状態を前記制御部に設定すると、前記制御部が、設定されたスイッチの状態を実現するように、前記マトリクス部を制御し、その後、前記制御部が、前記設定されたスイッチの状態となっているかチェックし、チェックの結果を前記スイッチ状態管理部に送信するように構成されている。
したがって、配線作業およびチェック作業を、ユーザの介入を必要とせずに実施することができ、また、配線履歴の管理も従来作業に比して作業時間を短縮することができる。
本発明の他の実施形態による信号分配装置において、前記マトリクス部がm個のマルチプレクサからなり、それぞれのマルチプレクサが、前記p個の入力信号に対応する少なくともp個の入力と、前記m個の出力端子の一つに対応する1個の出力とを有する。
本実施形態によれば、マルチプレクサによって簡単にマトリクス部を製造することができる。
本発明の他の実施形態による信号分配装置において、前記チェック部は、前記所定の電圧受ける1個の入力と、前記マトリクス部の前記p個の入力に接続された少なくともp個の出力とを有する第1のマルチプレクサを備え、前記制御部が該第1のマルチプレクサを操作して、スイッチの状態をチェックするように構成されている。
本実施形態によれば、マルチプレクサによって簡単にチェック部を製造することができる。
本発明の他の実施形態による信号分配装置において、前記チェック部は、前記マトリクス部の前記m個の出力に接続された少なくともm個の入力と、1個の出力とを有する第2のマルチプレクサを備え、前記制御部が該第2のマルチプレクサを操作して、スイッチの状態をチェックするように構成されている。
本実施形態によれば、マルチプレクサによって簡単にチェック部を製造することができる。
本発明の一実施形態による信号分配装置の構成を示す図である。 制御部、チェック部およびマトリクス部の構成を示す図である。 チェック・ボードの構成を示す図である。 ユーザ・インターフェース部の表示するマトリクスの画面の一例を示す図である。 信号分配装置がスイッチの状態を変更する方法を示す流れ図である。 信号分配装置がスイッチの状態をチェックする方法を示す流れ図である。 信号分配装置が、スイッチ状態記憶部に記憶されたスイッチの状態の履歴を表示する方法を示す流れ図である。
符号の説明
101…ユーザ・インターフェース部、103…スイッチ状態管理部、105…スイッチ状態記憶部、107…制御部、109…チェック部、111…マトリクス部

Claims (4)

  1. p個の入力端子から入力された信号をm個の出力端子に分配するための信号分配装置であって、
    前記p個の入力端子に対応する少なくともp個の入力と、前記m個の出力端子に対応する少なくともm個の出力とを有する、少なくともp×m個のスイッチを含むマトリクス部と、
    前記p個の入力端子から前記マトリクス部の対応する前記p個の入力までの信号経路を開閉するスイッチ群と、
    前記スイッチ群により前記p個の入力端子と前記マトリクス部の前記p個の入力とを切り離し、前記マトリクス部の前記p個の入力のいずれかに所定の電圧を加え、前記マトリクス部の前記m個の出力のいずれかに現れる電圧値が所定の電圧範囲内であるか否かに基づいて、前記マトリクス部の接続状態をチェックするチェック部と、
    前記マトリクス部のスイッチに対応するセルを表示し、表示されたセルを選択することによって、前記マトリクス部の所望の接続状態を選択することができるように構成された画面を表示するユーザ・インターフェース部と、
    前記所望の接続状態を実現するように前記マトリクス部を制御すると共に、前記マトリクス部が前記所望の接続状態となっているか否かをチェックするように前記チェック部を制御する制御部と、
    前記マトリクス部の接続状態を記憶するスイッチ状態記憶部と、
    前記所望の接続状態を前記制御部に設定し、当該設定した接続状態を前記スイッチ状態記憶部に記憶させるスイッチ状態管理部と、
    を備え
    前記スイッチ状態管理部が、前記所望の接続状態を前記制御部に設定すると、前記制御部が、当該設定された接続状態を実現するように前記マトリクス部を制御し、その後、前記制御部が、前記チェック部により、前記マトリクス部が前記設定された接続状態となっているか否かをチェックし、当該チェックの結果を前記スイッチ状態管理部に送信するように構成される、
    信号分配装置。
  2. 前記マトリクス部、前記p個の入力端子に対応する少なくともp個の入力と、前記m個の出力端子の一つに対応する1個の出力とを有する、少なくともm個のマルチプレクサにより構成される、
    請求項1に記載の信号分配装置。
  3. 前記チェック部は、前記所定の電圧受ける1個の入力と、前記マトリクス部の前記p個の入力に接続された少なくともp個の出力とを有する第1のマルチプレクサを備え、該第1のマルチプレクサにより前記所定の電圧を前記マトリクス部の前記p個の入力のいずれかに加えて前記マトリクス部の接続状態をチェックするように構成された請求項1または2に記載の信号分配装置。
  4. 前記チェック部は、前記マトリクス部の前記m個の出力に接続された少なくともm個の入力と、1個の出力とを有する第2のマルチプレクサを備え、該第2のマルチプレクサにより前記マトリクス部の前記m個の出力のいずれかに現れる電圧値を選択的に取得して前記マトリクス部の接続状態をチェックするように構成された請求項1からのいずれか1項に記載の信号分配装置。
JP2007278915A 2007-10-26 2007-10-26 信号分配装置 Expired - Fee Related JP4931765B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007278915A JP4931765B2 (ja) 2007-10-26 2007-10-26 信号分配装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007278915A JP4931765B2 (ja) 2007-10-26 2007-10-26 信号分配装置

Publications (2)

Publication Number Publication Date
JP2009111476A JP2009111476A (ja) 2009-05-21
JP4931765B2 true JP4931765B2 (ja) 2012-05-16

Family

ID=40779546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007278915A Expired - Fee Related JP4931765B2 (ja) 2007-10-26 2007-10-26 信号分配装置

Country Status (1)

Country Link
JP (1) JP4931765B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015040454A1 (en) * 2013-09-18 2015-03-26 Freescale Semiconductor, Inc. Electronic device having multiplexed input/output terminals
CN110736953A (zh) * 2019-12-20 2020-01-31 深圳市鼎阳科技股份有限公司 一种数字示波器校验装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4834662A (ja) * 1971-09-08 1973-05-21
JPS63252271A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 半導体検査装置
JP2597580B2 (ja) * 1987-05-19 1997-04-09 株式会社東芝 半導体測定装置
JPH0254179A (ja) * 1988-08-17 1990-02-23 Japan Aviation Electron Ind Ltd スイッチマトリクス回路の検査装置

Also Published As

Publication number Publication date
JP2009111476A (ja) 2009-05-21

Similar Documents

Publication Publication Date Title
US5432797A (en) IC tester having a pattern selector capable of selecting pins of a device under test
US6107820A (en) Redundancy circuitry for programmable logic devices with interleaved input circuits
US5933434A (en) Memory system having internal state monitoring circuit
US7848899B2 (en) Systems and methods for testing integrated circuit devices
US6201404B1 (en) Programmable logic device with redundant circuitry
KR20150054789A (ko) 반도체 장치 및 전지 전압 감시 장치
US7786749B1 (en) Programmable integrated circuit having built in test circuit
Zhang et al. A reconfigurable self-healing embryonic cell architecture
KR101545716B1 (ko) 메모리 수리 장치 및 방법, 그리고 그를 이용한 메모리 칩
JP4931765B2 (ja) 信号分配装置
CN104094357A (zh) 执行并行存储测试的装置和方法
CN101840729B (zh) 一种存储装置
JP3597972B2 (ja) プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法
US8013761B2 (en) Switching matrix for an input device
CN113851175A (zh) 存算一体的冗余替换电路、芯片及计算装置
US20060212765A1 (en) Integrated circuit with a control input that can be disabled
US20070260955A1 (en) Test auxiliary device in a memory module
Aksenova A matrix method for PLD failure localization
KR100961070B1 (ko) Sram의 병렬 테스트 장치 및 방법
JP2016139447A (ja) 半導体記憶装置およびデータ書き込み方法
JP6536481B2 (ja) 組電池の電圧監視装置
TW531751B (en) Method and device to process the error-address
CN105097047A (zh) 存储器、存储阵列的检测电路及方法
KR20170134280A (ko) 멀티 터치 장치 및 그 장치의 동작 방법
JP7096070B2 (ja) 多数決処理装置、半導体記憶装置及び情報データの多数決方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees