JP4921642B2 - 情報処理装置および表示制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は情報処理装置および表示制御方法に関し、特に第1および第2の表示装置を制御可能な情報処理装置およびその情報処理装置における表示制御方法に関する。
【0002】
【従来の技術】
近年、ノートブック型またはラップトップ型のパーソナルコンピュータが種々開発されている。この種のパーソナルコンピュータにおいては、LCDなどのフラットパネルディスプレイがディスプレイモニタとして設けられている。また、必要に応じてCRTなどの外部ディスプレイを接続して使用するためのRGBコネクタを装備したものもある。
【0003】
通常、LCDの解像度および表示タイミングは、VESA(登録商標),VESA:Video Electronics Standards Association,によるCRTの表示タイミングの規定に準拠する形で規定されている。そのため、XGA(登録商標)と称される1024x768の表示解像度を持つLCDパネルなどでは、VESAのDMTS(Display Monitor Timing Specifications)に規定されたタイミングがそのままLCDパネルの仕様として規定されている。このため一部の特殊なLCDを除き、従来はLCDとCRTは同じタイミングの表示信号で正常に表示させることが可能であった。
【0004】
【発明が解決しようとする課題】
ところで、最近ではSXGA+(1400x1050)の解像度を持つLCDが多く開発され始めている。このSXGA+は、LCDパネル先行で規定された解像度である。このためVESAのDMTSには1400x1050という解像度は規定されていない。
【0005】
CRTではある一定以上の長さのブランキング(Blanking)期間が必要であるが、LCDではCRTに比べ必要とするBlanking期間は短い。このため、SXGA+はLCDの都合でタイミングを規定してしまった結果、Blanking期間をCRTが必要としている長さよりも短く規定している。その結果、同じタイミングで出力する場合CRTが正常に動作しないことになる。すなわち、LCD用のSXGA+の表示タイミングでCRTに表示を行った場合にはSXGA+で規定されたBlanking期間の間に走査線を起点へ正しく戻すことができなくなる。この結果、画面の端が欠けてしまい、1400x1050の画面のうちの例えば上下左右の領域が表示されなくなるという症状が生ずるのである。
【0006】
本発明は上述の事情を考慮してなされたものであり、異なる2つの表示装置に同一解像度の画面を正しく表示することが可能な情報処理装置および表示制御方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、第1および第2の表示装置を制御可能な情報処理装置において、表示制御装置と、前記第1および第2の表示装置の少なくとも一方に画面表示が行われるように、前記表示制御装置の表示先となる表示装置を切り換える手段と、同一解像度の画面表示を行うために規定された互いに異なる第1および第2の表示タイミングを有し、表示先となる表示装置に合わせて前記表示制御装置から異なる表示タイミングの表示信号が生成されるように、表示先の切り換えに応じて前記第1および第2の表示タイミングを選択的に前記表示制御装置に設定する表示タイミング制御手段とを具備することを特徴とする。
【0008】
この情報処理装置においては、同一解像度の画面表示を行うための表示タイミングとして互いに異なる第1および第2の表示タイミングが予め用意されており、表示先となる表示装置に合わせて、第1および第2の表示タイミングが自動選択されて表示制御装置に設定される。よって、同一解像度での画面表示を行うに際し、第1の表示装置と第2の表示装置とで異なる表示タイミングを使用することが可能となるので、第1および第2の表示タイミングをそれぞれ第1および第2の表示装置に合わせて規定しておくだけで、異なる2つの表示装置に同一解像度の画面を正しく表示することが可能となる。
【0009】
この場合、第1および第2の表示タイミングはリフレッシュレートが同一で且つブランキング期間の長さが互いに異なるものとすることが好ましい。このように、リフレッシュレートで決まる表示周期に対するブランキング期間の割合を異ならせておくことで、フラットパネルディスプレイとCRTのように互いに必要とするブランキング期間が異なる2種類の表示装置に対して同一解像度の画面を正しく表示することが可能となる。
【0010】
また、第1および第2の表示装置に同一解像度での画面表示を同時に行う場合には、前記第1および第2の表示タイミングに対応する第1および第2の表示信号が前記第1および第2の表示装置にそれぞれ供給されるように前記第1および第2の表示タイミングを前記表示制御装置の第1および第2の表示制御回路にそれぞれ設定することで、第1および第2の表示装置に対して同一解像度の画面を同時に正しく表示することができる。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図1には、本発明の一実施形態に係る情報処理装置の構成が示されている。この情報処理装置はノートブック型のコンピュータであり、コンピュータ本体と、このコンピュータ本体に開閉自在に取り付けられたディスプレイパネル部とから構成されている。このディスプレイパネル部には内部LCD16が収容されている。内部LCD16は本コンピュータの標準ディスプレイモニタとして使用されるフラットパネル型の表示装置であり、SXGA+(1400x1050)の表示解像度を有している。また、コンピュータ本体には外部CRTディスプレイ30などの外部ディスプレイを接続可能なRGBコネクタ17が設けられている。
【0012】
コンピュータ本体内には、図示のように、CPU11、主メモリ12、NORTHブリッジ13、SOUTHブリッジ14、表示コントローラ15、各種PCIデバイス18、BIOS−ROM19、キーボードコントローラ(KBC)20、およびキーボード21などが設けられている。
【0013】
CPU11は本コンピュータの動作を制御するものであり、主メモリ12上にロードされたオペレーティングシステムおよびBIOSを初め、各種アプリケーションおよびユーティリティプログラムなどを実行する。CPU11による主メモリ12のアクセスはNORTHブリッジ13内に設けられているメモリコントローラによって行われる。また、NORTHブリッジ13にはAGPバスを介して表示コントローラ15が接続されており、主メモリ12から表示コントローラ15への表示データの転送はAGPバスを介して実行される。
【0014】
表示コントローラ15はディスプレイモニタを制御するための表示制御装置であり、ディスプレイモニタに画面表示するための表示信号を生成して出力する。表示コントローラ15は内部LCD16に対する表示信号#1と外部ディスプレイに対する表示信号#2との2つの表示出力を有している。表示信号#1はLCD表示用のデジタル出力であり、また表示信号#2はアナログCRT用のアナログRGB出力である。表示信号#1と表示信号#2は同一の表示画像データを基に生成されたものである。
【0015】
本システムでは、内部LCD16のみに画面表示を行う内部表示モード、外部CRTディスプレイ30にのみ画面表示を行う外部表示モード、内部LCD16と外部CRTディスプレイ30に同時に画面表示を行う同時表示モード(サイマルモード)が用意されている。内部表示モードでは、表示コントローラ15から表示信号#1が出力され、これによって内部LCD16に画面表示が行われる。外部表示モードでは、表示コントローラ15から表示信号#2が出力され、これによってRGBコネクタ17を介して外部CRTディスプレイ30に画面表示がなされる。サイマルモードでは、表示コントローラ15から表示信号#1,#2が同時に出力され、これによって内部LCD16と外部CRTディスプレイ30に同時表示が行われる。
【0016】
表示コントローラ15は2系統の表示制御回路(CRTコントローラ CRTC#1,#2)を有するデュアルコントローラであり、CRTC#1,#2はそれぞれ個別の表示タイミングで表示信号を生成することができる。したがって、CRTC#1,#2の双方を使用するデュアルコントローラモードでは、表示信号#1と表示信号#2とを互いに異なるタイミングで出力することが出来る。一方、CRTC#1のみを使用するシングルコントローラモードでは、表示信号#1と表示信号#2のタイミングは基本的には同じものとなる。
【0017】
SOUTHブリッジ14はPCIバス、ISAバス、およびNORTHブリッジ13の相互間でトランザクションを伝達する。ISAバスには、BIOS−ROM19及びキーボードコントローラ(KBC)20が接続されている。BIOS−ROM19には、BIOSプログラムが記憶されている。このBIOSはハードウェア制御のためのルーチンを体系化したプログラム群から構成されている。このBIOSには、システムの初期化およびテストのためのPOST処理ルーチンの他、表示制御のためのVGA−BIOS、ホットキー処理ルーチンなどが含まれている。
【0018】
ホットキー処理ルーチンは、キーボード21上に割り当てられた特定のキーの組み合わせがユーザによってキー入力されたときにキーボードコントローラ(KBC)20からCPU11に発行されるハードウェア割り込み信号(例えばシステム管理割り込みSMI)に応じて自動的に起動される。このホットキー処理ルーチンには、表示先となる表示装置を切り換えるための表示装置切り換え機能が含まれている。この表示装置切り換え機能は例えばFnキーとF5キーが同時に押されたときに実行されるものであり(Fn+F5)、Fn+F5が押されるたびに、表示先となる表示装置が、内部表示モード(LCD)→サイマルモード→外部表示モード(CRT)→内部表示モード(LCD)… の順にトグル的に切り換えられる。
【0019】
(表示タイミング)
次に、本実施形態で使用される表示タイミングについて説明する。
本実施形態では、内部LCD16と外部CRTディスプレイ30との表示原理の違いを考慮して、内部LCD16と外部CRTディスプレイ30とで異なる表示タイミングを規定している。以下、これについて具体的に説明する。
【0020】
CRT・LCD等の表示デバイスは、基本的には表示コントローラ15から図2のような表示信号を受け取り表示を行う。アナログCRTの場合、図2のDataはR、G、Bの3本からなるアナログ信号で構成される。LCDの場合、Dataは各色数bitづつのディジタル信号として規定さる。またLCDでは水平同期信号(HSYNC)/垂直同期信号(VSYNC)以外にもData信号の出力に同期してアサートされるDataEnable信号、水平方向1ピクセルを同期させるためのピクセルクロック(Pixel Clock)などの信号も使用する。
【0021】
図2では簡単のためにHSYNCとVSYNCを同じ周期で示している。同期信号(HSYNC、VSYNC)のアサートからデータ(Data)が出力されるまでの期間をBack Porchと呼ぶ。Data出力が終了し、次の同期信号(HSYNC、VSYNC)がアサートされるまでの期間をFront Porchと呼ぶ。Back Porchと、Front Porchと、同期信号がアサートされている時間は、データが出力されない期間でありこの期間のことをブランキング期間(Blanking Time)と呼ぶ。
【0022】
アナログCRTは、このBlanking期間の間に走査線を起点に戻す動作を行う。走査線を戻すのに要する期間はCRTの種類によっても異なるが、Total Time(水平周期Hperiod、垂直周期Vperiod)に対する比率で決まってくる。走査線を起点へ戻す際に走査される線を、それぞれ水平帰線・垂直帰線と呼ぶ。CRTはこれら水平帰線・垂直帰線が表示されないよう、Blanking期間(H Blank,V Blank)には走査線が表示されないようにしている。
【0023】
LCDの場合は、走査によって表示を行うわけではないが、表示信号のフォーマットはCRTと共通で規定されている場合が多い。
【0024】
内蔵LCD表示装置16は、図3の表示タイミング2:SXGA+ LCD Specで規定されているタイミングで動作する。このタイミングは図3の表示タイミング1:VESA 1280x1024規定を基にしたものである。つまり、表示タイミング2は、本来1280x1024の解像度をCRTへ表示するための表示タイミング1が基であり、1400x1050の解像度を表示するためにBlanking期間を短くし、データ表示のためのActive Video期間を延ばすことで対応している。このため、表示タイミング2:SXGA+ LCD Specで規定されているタイミングをそのまま使用すると、外部CRT表示装置30への正常に画面表示を行うことが出来なくなる。
【0025】
表示タイミング3:CRT Onlyのタイミング規定は、本実施形態に置いて、1400x1050の解像度を外部CRT表示装置30に正常に表示させるための表示信号#2のタイミングである。
【0026】
図3に示されているように、表示タイミング2と表示タイミング3では、画面リフレッシュレート(垂直同期周波数V Freq.)は同じであるが、ブランキング期間(V Blank,H Blankとも)は表示タイミング2よりも表示タイミング3の方が長く設定されている。つまり、画素当たりの表示データData出力速度(Pix Freq.)が表示タイミング2よりも表示タイミング3の方が高速化されており、これによって表示タイミング3では十分なブランキング期間を確保している。
【0027】
図4には、垂直周期に対する表示タイミング2(T2)と表示タイミング3(T3)との関係が示されている。
【0028】
VSYNCの周波数は前述したようにT2とT3とで基本的には同じであるが、垂直周期当たりの走査線数であるV Totalは、T2では1066ラインであり、T3では1094ラインである(HSYNCKの周波数H Freq.がT2よりもT3の方が高い)。表示対象となる有効表示走査線数であるV Addressは1050で同一であり、V BlankはT2が16ラインで、T3が44ラインとなっている。
【0029】
図5には、水平周期に対する表示タイミング2(T2)と表示タイミング3(T3)との関係が示されている。なお、図5では表記上、T2とT3の水平周期を同じものと示しているが、前述したようにHSYNCKの周波数H Freq.はT2よりもT3の方が高い。
【0030】
水平周期あたりの画素数であるH Totalは、T2では1688画素であり、T3では1888画素である(ピクセルクロックの周波数Pix Freq.がT2よりもT3の方が高い)。表示対象となる水平有効画素数であるH Addressは1400画素で同一であり、H BlankはT2が288画素で、T3が488画素となっている。
【0031】
(シングル/デュアル)
表示コントローラ15は2つあるCRTC#1,2のうち通常はCRTC#1だけを使用して表示信号を出力している。この場合、1)内蔵LCDのみの表示、2)外部CRTのみの表示、3)表示信号#1と表示信号#2が同じタイミングでの内蔵LCD・外部CRTの同時表示が可能である。この同時表示モードをシングルコントローラ同時表示モードと呼ぶ。この場合、コントローラ回路のうちCRTC#1しか使用しないため、両方使用した場合に比べ表示コントローラ15の負荷が減るため描画性能などの表示制御に関するパフォーマンスは高くなる。
【0032】
1)内蔵LCDのみの表示では、CRTC#1により表示タイミング2で表示信号#1が生成される。
【0033】
2)外部CRTのみの表示では、CRTC#1により表示タイミング3で表示信号#1が生成される。
【0034】
3)シングルコントローラ同時表示モードでは、CRTC#1により表示タイミング2で表示信号#1,#2が生成される。この場合、外部CRTはその画面端が切れるなどの問題が発生するが、高いパフォーマンスをユーザに提供できる。
【0035】
図6(A)は表示タイミング2で表示信号#1を生成した場合のLCD表示画面を示しており、また図6(B)は表示タイミング2で表示信号#2を生成した場合のCRT表示画面を示している。このように表示タイミング2で表示信号#2を生成すると、SXGA+で規定されたBlanking期間の間に走査線を起点へ正しく戻すことができなくなるため、画面端が表示されなくなる。図6(C)は表示タイミング3で表示信号#2を生成した場合のCRT表示画面を示している。表示タイミング3は十分なBlanking期間を確保しているため、1280x1024よりも高解像度をサポートしたCRTであれば特別な調整なしに正しい画面表示を実現できる。
【0036】
また、上述したように、CRTC#1とCRTC#2を同時に使用し、表示信号#1と表示信号#2に対して別々のタイミングで内蔵LCD・外部CRTを同時に表示することも可能である。この同時表示モードをデュアルコントローラ同時表示モードと呼ぶ。この場合、CRTC#1により表示タイミング2で表示信号#1が生成され、また同時に、CRTC#2により表示タイミング3で表示信号#2が生成される。
【0037】
(モード切換制御)
本実施形態ではでは、表示先となる表示装置の切り換えを(1)ホットキーによる切り換え、(2)ユーティリティプログラムによる切り換え、の2つの方法でサポートしている。すなわち、シングルコントローラモード・デュアルコントローラモードの切替は専用のユーティリティプログラムにより行い、表示装置の切り換えはホットキー、ユーティリティのどちらからでも行うことが出来る。
【0038】
図7にはモード遷移の様子が示されている。ここでは、表示装置の切り換えをホットキーによって行い、シングルコントローラモード・デュアルコントローラモードの切り換えについては専用のユーティリティプログラムによって行うことを想定している。
【0039】
S1はデフォルトのモードであり、シングルコントローラモードで内部LCD16にのみ表示タイミング2(T2)で表示を行う。この状態で、ホットキーが押されると、S2に遷移する。S2は、シングルコントローラ同時表示モード:サイマル(S)であり、内部LCD16および外部CRT30の双方に表示タイミング2(T2)で表示を行う。S2においてホットキーが押されると、S3に遷移する。S3は、シングルコントローラモードで外部CRT30にのみ表示タイミング3(T3)で表示を行う。
【0040】
ユーティリティプログラムによって提供されるGUI画面上でユーザがデュアルコントローラモードを選択すると、今度は、S4,S5,S6の間の状態遷移となる。S4,S5,S6はそれぞれS1,S2,S3に対応するものである。S5はデュアルコントローラ同時表示モード:サイマル(D)であり、内部LCD16には表示タイミング2(T2)で表示を行い、これと同時に、外部CRT30には表示タイミング3(T3)で表示を行う。
【0041】
図8には、モード切換制御のための仕組みが示されている。
【0042】
本実施形態では、モード切換制御のためのカレント表示デバイスフラグ(Current Display Device)201とシングル/デュアルフラグ(Single/Dual)202の2つのフラグを使用する。これらフラグは、例えば、主メモリ12上に用意されるBIOSのワークエリア上に設定されている。
【0043】
カレント表示デバイスフラグ201は現在の表示先のデバイスを指定するためのものであり、1)LCDのみ、2)同時表示、3)CRTのみ、の3値のいずれかに設定される。デフォルト値は1)LCDのみである。BIOS101は、表示コントローラ15による表示先のデバイスが、1)LCDのみ、2)同時表示、3)CRTのみ、の順にトグルするように、ホットキーの入力イベントが発生するたびにカレント表示デバイスフラグ201の値を現在の値から次の値に更新する。ユーティリティプログラム102は、それが提供するGUI画面上でユーザにより指定された表示先デバイスに対応する値に、カレント表示デバイスフラグ201の値を更新する。
【0044】
シングル/デュアルフラグ202は表示コントローラ15をデュアルコントローラモードとシングルコントローラのどちらのモードで動作させるかを指定するためのものである。このシングル/デュアルフラグ202の更新は、ユーティリティプログラム102のGUI画面上の操作に応じて行われる。
【0045】
表示ドライバ(またはVGA BIOS)103は表示コントローラ15を制御するためのものであり、カレント表示デバイスフラグ201とシングル/デュアルフラグ202とに応じて、表示コントローラ15の表示先、シングル/デュアルモード、および各表示信号の生成に使用する表示タイミングを制御する。
【0046】
表示タイミングの制御は、表示コントローラ15内のCRTC制御用レジスタに該当する表示タイミングを規定する各種パラメタを設定することによって行われる。例えば、表示タイミング2で表示させる場合には図3で説明した表示タイミング2に対応する各種パラメタがCRTC制御用レジスタに設定され、表示タイミング3で表示させる場合には図3で説明した表示タイミング3に対応する各種パラメタがCRTC制御用レジスタに設定されることになる。すなわち、表示ドライバ(またはVGA BIOS)103は、表示タイミング2に対応するパラメタと表示タイミング3に対応するパラメタとを有しており、カレント表示デバイスフラグ201とシングル/デュアルフラグ202とに応じてどの表示信号の生成をどの表示タイミングで実行するかを決定し、それに応じて必要なパラメタをCRTC制御用レジスタに設定する。
【0047】
表示コントローラ15の表示先を指定するパラメタ、シングル/デュアルモードを指定するパラメタについても、表示ドライバ(またはVGA BIOS)103によって表示コントローラ15内のレジスタに設定される。
【0048】
(処理手順)
次に、図9を参照して、ホットキーが押されてから表示先の切り換えおよびそれに伴う表示タイミング制御が行われるまでの一連の処理の流れについて説明する。
【0049】
ユーザによってホットキー(Fn+F5)が押下されると、まず、カレント表示デバイスフラグ201がチェックされ、現在表示対象となっている表示先のデバイスが調べられる(ステップS101)。現在の表示先デバイスが「LCDのみ」である場合には、表示先デバイスが「同時表示(サイマル)」に変更されることになる。この際、シングル/デュアルフラグ202のチェックが行われ、現在の表示コントローラ15のモードが判別される(ステップS102)。シングルコントローラモードである場合には、表示コントローラ15をシングルコントローラ同時表示モード:サイマル(S)に設定する処理が実行される(ステップS103)。この場合、CRTC#1は表示タイミング2(T2)で表示信号#1,#2を生成して出力する。一方、デュアルコントローラモードである場合には、表示コントローラ15をデュアルコントローラ同時表示モード:サイマル(D)に設定する処理が実行される(ステップS104)。この場合、CRTC#1の制御レジスタには表示タイミング2(T2)のパラメタが設定され、CRTC#2の制御レジスタには表示タイミング3(T3)のパラメタが設定される。これにより、CRTC#1は表示タイミング2(T2)で表示信号#1を生成して出力し、またCRTC#2は表示タイミング3(T3)で表示信号#2を生成して出力する。
【0050】
現在の表示先デバイスが「同時表示(サイマル)」である場合には、表示先デバイスが「CRTのみ」に変更されることになる。この場合、外部CRT30にのみ表示タイミング3(T3)で表示するための設定が表示コントローラ15に対して行われる(ステップS105)。もし表示コントローラ15が現在シングルコントローラモードであれば図7の状態S3に遷移し、またデュアルコントローラモードであれば図7の状態S6に遷移することになる。状態S3,S6のどちらにおいても、表示タイミング3(T3)の表示信号#2が出力されることになる。
【0051】
現在の表示先デバイスが「CRTのみ」である場合には、表示先デバイスが「LCDのみ」に変更されることになる。この場合、内部LCD16にのみ表示タイミング2(T2)で表示するための設定が表示コントローラ15に対して行われる(ステップS106)。もし表示コントローラ15が現在シングルコントローラモードであれば図7の状態S1に遷移し、またデュアルコントローラモードであれば図7の状態S4に遷移することになる。状態S1,S4のどちらにおいても、表示タイミング2(T2)の表示信号#1が出力されることになる。
【0052】
以上のように、本実施形態においては、同じ1400x1050の解像度で画面表示を行う場合であっても、内部LCD16に表示する場合と外部CRT30に表示する場合とで使用する表示タイミングを自動的に替えることにより、SXGA+LCDを持つシステムにおいても、外部CRT30に1400x1050の解像度で正しく画面表示することが可能となる。また、シングル/デュアルの切り換えにより、パフォーマンスを重視する場合・品質を重視する場合の選択肢を設けることができるので、ユーザにコンピュータを最適に使用できる環境を提供することが可能となる。
【0053】
なお、本実施形態では内部ディスプレイとしてLCDを例示したが、例えばプラズマディスプレイなど、LCD以外の他の種類のSXGA+フラットパネルディスプレイを持つシステムにも適用することが出来る。外部ディスプレイについても同様であり、例えばアナログRGBインタフェースを持つ外部LCDを使用する場合でも、その外部LCDのA/D変換の性能等によっては本実施形態の制御が有効となる。
【0054】
また、本実施形態の制御は、例えば1280x600の横長LCDなど、CRTにとってイレギュラーな表示タイミングが規定されているLCDを内蔵した情報処理装置などにも応用できる。
【0055】
また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0056】
【発明の効果】
以上説明したように、本発明によれば、異なる2つの表示装置に同一解像度の画面を正しく表示することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る情報処理装置のシステム構成を示すブロック図。
【図2】同実施形態で用いられる表示信号の基本波形を示す図。
【図3】同実施形態で用いられる表示タイミングを説明するための図。
【図4】同実施形態で用いられる表示タイミング2(T2)と表示タイミング3(T3)との関係を示す第1の図。
【図5】同実施形態で用いられる表示タイミング2(T2)と表示タイミング3(T3)との関係を示す第2の図。
【図6】同実施形態における表示タイミングと表示画面との関係を示す図。
【図7】同実施形態における表示モードの遷移の様子を示す図。
【図8】同実施形態におけるモード切換制御のための仕組みを説明するための図。
【図9】同実施形態で実行される一連の処理手順を示すフローチャート。
【符号の説明】
11…CPU
12…主メモリ
15…表示コントローラ
16…内部LCD
19…BIOS ROM
30…外部CRT
101…BIOS
102…ユーティリティプログラム
103…表示ドライバ
201…カレント表示デバイスフラグ
202…シングル/デュアルフラグ
Claims (6)
- フラットパネルディスプレイから構成される第1の表示装置と、第2の表示装置とを制御可能な情報処理装置において、
個別の表示タイミングで表示信号をそれぞれ生成するための第1および第2の表示制御回路を含む表示制御装置と、
所定の解像度で前記フラットパネルディスプレイに画面表示を行うために規定され、ブランキング期間の長さが前記フラットパネルディスプレイの特性に合わせて規定された第1の表示タイミングと、前記第1の表示タイミングと同一のリフレッシュレートで且つ前記第1の表示タイミングよりもブランキング期間が長く規定された第2の表示タイミングとを有し、前記所定の解像度で前記第1および第2の表示装置に同時に画面表示を行う場合、前記第1および第2の表示制御回路を使用するデュアルコントローラモードが選択されている場合には、前記第1の表示タイミングに対応する第1の表示信号と前記第2の表示タイミングに対応し且つ前記第1の表示信号よりもブランキング期間が長い第2の表示信号とが、前記第1および第2の表示装置にそれぞれ供給されるように、前記第1および第2の表示タイミングを前記第1および第2の表示制御回路にそれぞれ設定し、前記第1の表示制御回路を使用するシングルコントローラモードが選択されている場合には、前記第1の表示タイミングの第1および第2の表示信号が前記第1および第2の表示装置にそれぞれ供給されるように、前記第1の表示タイミングを前記第1の表示制御回路に設定する表示タイミング制御手段とを具備することを特徴とする情報処理装置。 - 前記第2の表示タイミングは、前記第1の表示タイミングと同一のリフレッシュレートで、前記第1の表示タイミングよりもブランキング期間が長く規定され、且つ前記第1の表示タイミングよりも画素当たりの表示データ出力速度が高速であることを特徴とする請求項1記載の情報処理装置。
- 前記情報処理装置のキーボードからの所定のキー入力を受け付け、そのキー入力の受け付けの度に、表示先となる表示装置を前記第1の表示装置、前記第2の表示装置、前記第1および第2の表示装置への同時表示、の順で切り換える手段をさらに具備することを特徴とする請求項1記載の情報処理装置。
- フラットパネルディスプレイから構成される第1の表示装置と、第2の表示装置とを、個別の表示タイミングで表示信号をそれぞれ生成するための第1および第2の表示制御回路を含む表示制御装置を用いて制御するための表示制御方法において、
表示モードを、前記第1および第2の表示装置に同一の解像度の画面表示が同時に行われる同時表示モードに切り換えるステップと、
所定の解像度で前記フラットパネルディスプレイに画面表示を行うために規定され、ブランキング期間の長さが前記フラットパネルディスプレイの特性に合わせて規定された第1の表示タイミングと、前記第1の表示タイミングと同一のリフレッシュレートで且つ前記第1の表示タイミングよりもブランキング期間が長く規定された第2の表示タイミングとを有し、前記表示モードが前記同時表示モードに切り換えられた場合、前記第1および第2の表示制御回路を使用するデュアルコントローラモードが選択されている場合には、前記第1の表示タイミングに対応する第1の表示信号と前記第2の表示タイミングに対応し且つ前記第1の表示信号よりもブランキング期間が長い第2の表示信号とが、前記第1および第2の表示装置にそれぞれ供給されるように、前記第1および第2の表示タイミングを前記第1および第2の表示制御回路にそれぞれ設定し、前記第1の表示制御回路を使用するシングルコントローラモードが選択されている場合には、前記第1の表示タイミングの第1および第2の表示信号が前記第1および第2の表示装置にそれぞれ供給されるように、前記第1の表示タイミングを前記第1の表示制御回路に設定するステップとを具備することを特徴とする表示制御方法。 - 前記第2の表示タイミングは、前記第1の表示タイミングと同一のリフレッシュレートで、前記第1の表示タイミングよりもブランキング期間が長く規定され、且つ前記第1の表示タイミングよりも画素当たりの表示データ出力速度が高速であることを特徴とする請求項4記載の表示制御方法。
- フラットパネルディスプレイをディスプレイモニタとして有する情報処理装置において、
外部ディスプレイを接続可能な表示信号出力端子と、
個別の表示タイミングで表示信号をそれぞれ生成するための第1および第2の表示制御回路を含む表示制御装置と、
前記フラットパネルディスプレイの表示解像度と同一の解像度で前記フラットパネルディスプレイに画面表示を行うために規定され、ブランキング期間の長さが前記フラットパネルディスプレイの特性に合わせて規定された第1の表示タイミングと、前記第1の表示タイミングと同一のリフレッシュレートで且つ前記第1の表示タイミングよりもブランキング期間が長く規定された第2の表示タイミングとを有し、前記フラットパネルディスプレイの表示解像度と同一の解像度で前記フラットパネルディスプレイと前記外部ディスプレイに同時に画面表示を行う場合、前記第1および第2の表示制御回路を使用するデュアルコントローラモードが選択されている場合には、前記第1の表示タイミングに対応する第1の表示信号と前記第2の表示タイミングに対応し且つ前記第1の表示信号よりもブランキング期間が長い第2の表示信号とが、前記フラットパネルディスプレイおよび前記外部ディスプレイにそれぞれ供給されるように、前記第1および第2の表示タイミングを前記第1および第2の表示制御回路にそれぞれ設定し、前記第1の表示制御回路を使用するシングルコントローラモードが選択されている場合には、前記第1の表示タイミングの第1および第2の表示信号が前記フラットパネルディスプレイおよび前記外部ディスプレイにそれぞれ供給されるように、前記第1の表示タイミングを前記第1の表示制御回路に設定する表示タイミング制御手段とを具備することを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001035982A JP4921642B2 (ja) | 2001-02-13 | 2001-02-13 | 情報処理装置および表示制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001035982A JP4921642B2 (ja) | 2001-02-13 | 2001-02-13 | 情報処理装置および表示制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002244632A JP2002244632A (ja) | 2002-08-30 |
JP4921642B2 true JP4921642B2 (ja) | 2012-04-25 |
Family
ID=18899334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001035982A Expired - Fee Related JP4921642B2 (ja) | 2001-02-13 | 2001-02-13 | 情報処理装置および表示制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4921642B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007079132A (ja) * | 2005-09-14 | 2007-03-29 | Sharp Corp | 表示装置 |
CN100419848C (zh) * | 2005-09-28 | 2008-09-17 | 联想(北京)有限公司 | 一种多显示器系统及其自动设置显示模式的方法 |
JP4581012B2 (ja) | 2008-12-15 | 2010-11-17 | 株式会社東芝 | 電子機器、及び表示制御方法 |
JP6398489B2 (ja) * | 2014-09-04 | 2018-10-03 | 株式会社リコー | 情報処理プログラム、情報処理方法、及び情報処理装置 |
JP2017225492A (ja) * | 2016-06-20 | 2017-12-28 | 京楽産業.株式会社 | 遊技機 |
JP2017225490A (ja) * | 2016-06-20 | 2017-12-28 | 京楽産業.株式会社 | 遊技機 |
JP2017225491A (ja) * | 2016-06-20 | 2017-12-28 | 京楽産業.株式会社 | 遊技機 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3017882B2 (ja) * | 1992-06-12 | 2000-03-13 | 株式会社東芝 | 表示制御システム |
JPH07311639A (ja) * | 1994-05-16 | 1995-11-28 | Toshiba Corp | ポータブルコンピュータ |
JP3671721B2 (ja) * | 1999-03-04 | 2005-07-13 | セイコーエプソン株式会社 | 画像表示装置 |
-
2001
- 2001-02-13 JP JP2001035982A patent/JP4921642B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002244632A (ja) | 2002-08-30 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080122 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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