JP4918951B2

JP4918951B2 - Semiconductor device

Info

Publication number: JP4918951B2
Application number: JP2001069219A
Authority: JP
Inventors: 孝幸関原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2012-04-18
Anticipated expiration: 2021-03-12
Also published as: JP2002270775A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Large Scale Integrated circuit）などの半導体装置に関するものであり、より詳細には、階層の異なる２以上の回路を含む半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩなどの半導体装置では、高集積化および大規模化が進んでおり、各構成要素の配置や配線経路（以下、レイアウトとする。）を一括して設計することが難しくなりつつある。そこで、半導体装置の構成要素を複数の階層に分け、それぞれの階層ごとにレイアウト設計を行う方法（いわゆる階層レイアウト設計）が行われている。
【０００３】
一般に、半導体装置の構成要素は、最上位階層となるチップと、このチップに対して下位階層となるブロックと、このブロックに対してさらに下位階層となるセルとに分けられる。図７は、このような階層構造を有する半導体装置の一例を表すものである。この半導体装置では、最上位階層であるチップ１０５が、３つのブロック１０１，１０２，１０３をそれぞれ下位階層として包含するようになっている。ブロック１０１〜１０３は、それぞれ多数のセルを組み合わせることにより構成されているが、これらのセルについては図示を省略する。また、ブロック１０１〜１０３には、セル同志を接続するための多数の配線が配設されているが、ここでは、ブロック１０１〜１０３のそれぞれの外縁近傍に配設された配線１０６，１０７，１０８のみを示す。
【０００４】
階層レイアウト設計を行う際には、ブロック１０１〜１０３のそれぞれのレイアウトの設計と、チップ１０５のレイアウトの設計とを、別々に行う。各ブロック１０１〜１０３のレイアウトを設計する際には、電気信号の伝送時間が所定の範囲内に収まるよう、各配線１０６〜１０８についての遅延時間の評価を行う。同様に、チップ１０５のレイアウトを設計する際には、チップ１０５内の配線１０９についての遅延時間の評価を行う。
【０００５】
ここで、２つの配線が接近して配置されると、その配線間の容量（配線容量：wiring capacitance）によって、各配線の遅延時間が影響を受ける。例えば、ブロック１０１の配線１０６についての遅延時間は、隣接するブロック１０２の配線１０７との間の配線容量や、チップ１０５の配線１０９との間の配線容量によって影響を受ける。そのため、ブロック１０１〜１０３のそれぞれについての遅延時間を評価する際には、隣接するブロックの配線に関する情報（配線情報）や、チップ１０５内の配線情報を考慮しなければならない。また、チップ１０５についての遅延時間を評価する際には、各ブロック１０１〜１０３の配線情報を考慮しなければならない。
【０００６】
【発明が解決しようとする課題】
しかしながら、このように各ブロック１０１〜１０３およびチップ１０５のそれぞれのレイアウトを、相互の配線情報を考慮しながら設計するという方法では、各ブロック１０１〜１０３およびチップ１０５のレイアウトを完全に決定するまでに長時間を要するという問題がある。
【０００７】
また、異なるブロックの２つの配線が互いに接近して配置されると、一方の配線の信号出力が他方に影響を与える、いわゆるクロストークが生じるという問題もある。
【０００８】
これらの問題は、階層レイアウト設計以外の方法で設計される半導体装置にも生じうる。例えば、チップに比較的論理規模の大きいセル（いわゆるマクロセル）を組み込んで構成する半導体装置では、チップと、その下位階層となるマクロセルとは、別々にレイアウト設計される。そのため、マクロセルおよびチップのレイアウトを相互の配線情報を考慮しながら設計しなければならず、設計に長時間を要するという問題がある上、クロストークが発生するという問題もある。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、迅速なレイアウト設計が可能で、かつクロストークの発生を防止できる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、第１の回路と、この第１の回路内に配設されると共に、それぞれが複数の層を含む積層構造を有する複数の第２の回路とを備え、各第２の回路の複数の層はそれぞれ、各層内では互いに平行な方向に沿って延出すると共に、その延出方向が隣り合う層同士の間では互いに直交する複数の配線を有し、かつ各層の外縁近傍の領域のうち配線の延出方向と平行となる選択的な領域にのみ、外部からの電気的な影響を抑制するための影響抑制領域を有するものである。
【００１１】
本発明による半導体装置では、第２の回路の外縁を規定する境界の近傍に影響抑制領域が設けられているため、第２の回路における遅延時間を評価する際には、第１の回路の影響を考慮する必要がない。また、第１の回路内における遅延時間を評価する際には、第２の回路の影響を考慮する必要がない。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の全体構造を表すものである。この半導体装置は、例えばＬＳＩである。この半導体装置は、最上位階層であるチップ５と、このチップ５の下位階層となる３つのブロック１，２，３とを備えて構成されている。ブロック１，２，３は、メモリ、ＣＰＵ（Central Processing Unit）およびレジスタなど、特定の機能を発揮する論理回路を構成している。ここで、チップ５は、本発明における「第１の回路」の一具体例に対応し、ブロック１，２，３は、本発明における「第２の回路」の一具体例に対応する。
【００１４】
ブロック１，２，３は、それぞれ多数のセル１０，２０，３０を有している。セル１０，２０，３０は、いずれも、複数のトランジスタ（図示せず）の組み合わせにより構成されている。チップ５の外周に沿った領域には、ブロック１，２，３と半導体装置外部との信号の伝達を行うためのＩＯ（入出力）セルを含む周辺セル５５が設けられている。
【００１５】
図２は、図１に示した半導体装置におけるチップ５および各ブロック１，２，３を表すものである。この図２では、ブロック１，２，３内のセル１０，２０，３０（図１）および周辺セル５５については、図示を省略する。ブロック１は、例えば長方形形状を有しており、その外縁を規定する境界に沿った領域は、配線が禁止された配線禁止領域１１となっている。
【００１６】
配線禁止領域１１は、ブロック１の外縁を規定する境界に沿って一定の幅Ｗで延びている。この配線禁止領域１１は、ブロック１の外縁を規定する境界から０．１μｍ以上の範囲に亘って延在している。この配線禁止領域１１の幅Ｗは、この配線禁止領域１１を挟んで近接配置される２つの配線の間の配線容量がほぼゼロと見なせるような幅に設定されている。例えば、この配線禁止領域１１の幅Ｗは５μｍ以上であり、言い換えると、設計規則（design rule）で定められた最小線幅（minimum line width）の５倍以上である。
【００１７】
ブロック１において、配線禁止領域１１に囲まれた領域は、配線可能領域１２となっている。この配線可能領域１２には、図１に示した多数のセル１０と、それぞれのセル１０を接続する多数の配線１５とが配設されている。配線１５は、例えばＡｌ（アルミニウム）などにより構成されている。なお、図２では、配線可能領域１２に配設された多数の配線１５のうち、配線禁止領域１１の比較的近傍に配設された配線のみを示す。
【００１８】
ブロック１と同様、ブロック２，３は、それぞれの外縁を規定する境界に沿った領域に、一定の幅Ｗを有する配線禁止領域２１，３１を有している。ブロック２，３において配線禁止領域２１，３１にそれぞれ囲まれた領域は、配線可能領域２２，３２となっている。ブロック２の配線可能領域２２には、多数のセル２０（図１）と、それぞれのセル２０を接続する多数の配線２５が配設されている。ブロック３の配線可能領域３２には、多数のセル３０（図１）と、それぞれのセル３０を接続する多数の配線３５が配設されている。配線２５，３５は、例えばＡｌなどにより構成されている。なお、図２では、ブロック２，３の内部に配設された多数の配線２５，３５のうち、配線禁止領域２１，３１の比較的近傍に配設された配線のみを示す。
【００１９】
ここで、この配線禁止領域１１，２１，３１は、本発明における「配線禁止領域」の一具体例および「影響抑制領域」の一具体例に対応する。
【００２０】
チップ５には、ブロック１，２，３を互いに接続し、ブロック１，２，３と周辺セル５５とを接続する多数の配線５０が配設されている。配線５０は、例えばＡｌなどにより構成されている。図２では、チップ５上に配設された多数の配線５０のうち、ブロック１，２，３の比較的近傍に配設された配線のみを示す。
【００２１】
次に、本実施の形態における半導体装置の作用について説明する。ブロック１の外縁を規定する境界の近傍に沿って配線禁止領域１１が設けられているため、ブロック１の配線１５とチップ５の配線５０が最も接近して配置された場合でも、これらの間には、配線禁止領域１１の幅Ｗ以上の間隔が形成される。上述したように、配線禁止領域１１の幅Ｗは、この配線禁止領域１１を挟んで近接配置された２つの配線の間の配線容量がほぼゼロと見なせるような幅に設定されているため、ブロック１の配線１５とチップ５の配線５０との間の配線容量はほぼゼロと見なすことができる。また、ブロック１の配線１５と、隣接するブロック２の配線２５との間には、配線禁止領域１１，２１が介在するため、これらブロック１の配線１５とブロック２の配線２５との間の配線容量もほぼゼロと見なすことができる。すなわち、ブロック１内の配線１５と、周囲の配線との間の配線容量は、いずれもほぼゼロとみなすことができる。
【００２２】
同様に、ブロック２に設けられた配線禁止領域２１のため、ブロック２内の配線２５と、周囲の配線との間の配線容量はほぼゼロとみなすことができる。さらに、ブロック３に設けられた配線禁止領域３１のため、ブロック３内の配線３５と周囲の配線との間の配線容量は、ほぼゼロとみなすことができる。
【００２３】
また、ブロック１，２，３の外縁を規定する境界の近傍に配線禁止領域１１，２１，３１が設けられているため、隣接する２つのブロックの配線同志が接近しすぎることにより生じるクロストークが発生しない。
【００２４】
次に、この半導体装置の設計プロセスについて説明する。図３は、本実施の形態に係る半導体装置の設計プロセスを表す流れ図である。ここでは、まず、各ブロック１，２，３に要求されている内部動作に基づいて、各ブロック１，２，３内のセル１０，２０，３０の配置を決定する（Ｓ１０）。続いて、ブロック１，２，３のそれぞれにおける配線経路を決定する（Ｓ１２）。ここでは、ブロック１，２，３のそれぞれについて遅延時間を計算し、その遅延時間が許容範囲に収まるように配線経路を決定する。
【００２５】
このとき、上述したように、ブロック１に配設する配線１５と、他のブロック２，３またはチップ５に配設する配線との間の配線容量はほぼゼロとみなすことができるため、ブロック１についての遅延時間は、そのブロック１の配線情報のみに基づいて求めることができ、他のブロック２，３およびチップ５の配線情報を考慮する必要はない。同様に、ブロック２についての遅延時間は、そのブロック２についての配線情報のみに基づいて求めることができ、他のブロック１，３およびチップ５の配線情報を考慮する必要はない。さらに、ブロック３についての遅延時間は、そのブロック３の配線情報のみに基づいて求めることができ、他のブロック１，２およびチップ５の配線情報を考慮する必要はない。
【００２６】
次いで、半導体装置に要求されている処理動作に応じて、チップ５における各ブロック１，２，３の配置を決定する（Ｓ１４）。続いて、チップ５における配線経路を決定する（Ｓ１６）。ここでは、チップ５上に配設する配線５０についての遅延時間を計算し、その遅延時間が許容範囲に収まるように、配線経路を決定する。このとき、チップ５に配設する配線５０と、ブロック１，２，３の配線１５，２５，３５との間の配線容量はほぼゼロと見なすことができることから、チップ５についての遅延時間は、チップ５の配線情報のみに基づいて求めることができ、ブロック１，２，３の配線情報を考慮する必要はない。
【００２７】
ステップＳ１０〜Ｓ１６に示したレイアウト設計プロセスが完了したのち、マスクパターン作成処理、ウエハ加工処理、組立処理、検査処理を経て、半導体装置が完成する。マスクパターン作成処理から検査処理までのプロセスについては、説明を省略する。
【００２８】
以上説明したように、本実施の形態によれば、ブロック１，２，３の外縁を規定する境界の近傍に配線禁止領域１１，２１，３１を設けるようにしたので、各ブロックについての遅延時間の評価を、評価対象のブロックの配線情報のみに基づいて行うことができる。同様に、チップ５についての遅延時間の評価を、そのチップ５の配線情報のみに基づいて行うことができる。従って、ブロック１，２，３およびチップ５のレイアウトをそれぞれ完全に独立に設計することができ、迅速なレイアウト設計が可能になる。
【００２９】
加えて、ブロック１，２，３の外縁を規定する境界の近傍に配線禁止領域１１，２１，３１を設けるようにしたので、隣接する２つのブロックの配線同志が接近しすぎることにより生じるクロストークを防止することができる。
【００３０】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態について説明する。図４は、第２の実施の形態にかかる半導体装置の構造を表すものである。なお、この図４では、図２に示した半導体装置における構成要素と同一の構成要素には同一の符号を付し、適宜説明を省略する。本実施の形態では、ブロック１，２，３の外縁を規定する境界の近傍に、電位が固定された固定電位領域１６，２６，３６が設けられている。ここで、この固定電位領域１６，２６，３６は、本発明における「固定電位領域」の一具体例および本発明における「影響抑制領域」の一具体例に対応する。
【００３１】
固定電位領域１６，２６，３６は、電位がほぼ一定に固定されたもの（すなわち、信号線のように電位が変動しないもの）であればよい。また、固定電位領域１６，２６，３６のそれぞれの電位は、正電位、負電位あるいは接地電位のいずれであってもよい。ここでは、固定電位領域１６，２６，３６は、導電材料により形成された電源線あるいは接地線により構成されている。この固定電位領域１６，２６，３６の幅は、第１の実施の形態の配線禁止領域１１，２１，３１の幅Ｗより狭くてもよい。
【００３２】
本実施の形態では、ブロック１についての遅延時間は、ブロック１の配線情報（固定電位領域１６の位置情報を含む）のみに基づいて求ることができ、他のブロック２，３やチップ５の配線情報を考慮する必要はない。同様に、ブロック２についての遅延時間は、ブロック２の配線情報（固定電位領域２６の位置情報を含む）のみに基づいて求めることができ、他のブロック１，３やチップ５の配線情報を考慮する必要はない。また、ブロック３についての遅延時間は、ブロック３の配線情報（固定電位領域３６の位置情報を含む）のみに基づいて求めることができ、他のブロック１，２やチップ５の配線情報を考慮する必要はない。すなわち、ブロック１，２，３のそれぞれについての遅延時間の評価は、その評価対象となったブロックの配線情報のみに基づいて行うことができる。
【００３３】
一方、チップ５の配線５０と固定電位領域１６，２６，３６との間では配線容量が生じ得るが、この配線容量は、チップ５上におけるブロック１，２，３の配置に基づいて容易に評価できる。固定電位領域１６，２６，３６は、ブロック１，２，３の外縁の近傍に存在するからである。従って、チップ５についての遅延時間は、チップ５内の配線情報（ブロック１，２，３の配置についての情報を含む）のみに基づいて求めることができる。
【００３４】
本実施の形態によれば、第１の実施の形態と同様、チップ５およびブロック１，２，３のレイアウトをそれぞれ完全に独立に設計することができ、迅速なレイアウト設計が可能になる。また、ブロック１，２，３の外縁を規定する境界の近傍に固定電位領域１６，２６，３６を設けるようにしたので、隣接する２つのブロックの配線同志が接近しすぎることにより生じるクロストークを防止することができる。
【００３５】
＜第３の実施の形態＞
次に、本発明の第３の実施の形態について説明する。図５は、本実施の形態における半導体装置におけるブロックの構造を模式的に表すものである。なお、図５では、図２に示した半導体装置における構成要素と同一の構成要素には同一の符号を付し、適宜説明を省略する。
【００３６】
図４に示したように、ブロック６は積層構造（例えば５層構造）を有しており、いずれも絶縁材料により構成された第１層６１、第２層６２、第３層６３、第４層６４および第５層６５を備えている。これら第１層６１、第２層６２、第３層６３、第４層６４および第５層６５の表面には、それぞれＡｌなどにより構成された、１層配線６１Ａ、２層配線６２Ａ、３層配線６３Ａ、４層配線６４Ａおよび５層配線６５Ａが配設されている。
【００３７】
１層配線６１Ａ〜５層配線６５Ａは、層ごとに互いに平行に延出している。また、１層配線６１Ａと２層配線６２Ａとは直交しており、２層配線６２Ａと３層配線６３Ａとは直交している。さらに、３層配線６３Ａと４層配線６４Ａとは直交しており、４層配線６４Ａと５層配線６５Ａとは直交している。
【００３８】
ブロック６の第１層６１〜第５層６５の外縁を規定する境界の近傍には、それぞれ、配線が禁止された配線禁止領域６１Ｂ，６２Ｂ，６３Ｂ，６４Ｂ，６５Ｂが形成されている。配線禁止領域６１Ｂ〜６５Ｂは、各層６１〜６５の外縁をそれぞれ周回する形状を有しているが、配線６１Ａ〜６５Ａからの信号線などを引き出すための開口部がそれぞれ形成されていることが好ましい。この配線禁止領域６１Ｂ〜６５Ｂの幅Ｗの好ましい範囲は、第１の実施の形態と同様である。ここで、配線禁止領域６１Ｂ〜６５Ｂは、本発明における「配線禁止領域」の一具体例および本発明における「影響抑制領域」の一具体例に対応する。
【００３９】
図５では、ブロック６を１つのみ示すが、本実施の形態では、チップ５（図２）上に、ブロック６と同様の構成を有する複数のブロックが設けられている。
【００４０】
本実施の形態によれば、ブロック６の第１層６１〜第５層６５のそれぞれの外縁を規定する境界の近傍に配線禁止領域６１Ｂ〜６５Ｂをそれぞれ設けるようにしたため、ブロック６の第１層６１〜第５層６５のそれぞれについての遅延時間を評価する場合には、評価の対象となっている層の配線情報のみを考慮すればよい。また、チップ５についての遅延時間を評価する場合には、チップ５の配線情報のみを考慮すればよい。従って、第１および第２の実施の形態と同様、ブロック６およびチップ５のレイアウトを互いに独立して設計することができ、迅速なレイアウト設計が可能になる。加えて、隣接する２つのブロックの配線同志が接近しすぎることにより生じるクロストークを防止することができる。
【００４１】
なお、本実施の形態では、ブロック６の第１層６１〜第５層６５の外縁を規定する境界全体に配線禁止領域６１Ｂ〜６５Ｂが設けたが、図６に示したように、１層配線６１Ａ〜５層配線６５Ａの延出方向と平行な辺にのみ、配線禁止領域６１Ｂ〜６５Ｂを設けるようにしてもよい。配線容量は、主として、互いに平行な２つの配線間で生じるからである。
【００４２】
さらに、本実施の形態では、ブロック６の第１層６１〜第５層６５に配線禁止領域６１Ｂ〜６５Ｂを設けたが、これら配線禁止領域６１Ｂ〜６５Ｂの代わりに、第２の実施の形態において説明した固定電位領域をそれぞれ設けてもよい。
【００４３】
以上、実施の形態を挙げて本発明を説明したが、本発明はこの実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上述した各実施の形態では、階層レイアウト設計により設計される半導体装置の各ブロックに配線禁止領域（または固定電位領域）を設けたが、チップにマクロセルを実装して半導体装置を構成する場合には、そのマクロセルの外縁を規定する境界の近傍に配線禁止領域（または固定電位領域）を設けてもよい。
【００４４】
【発明の効果】
以上説明したように、請求項１ないし請求項７のいずれか１項に記載の半導体装置によれば、第２の回路の外縁を規定する境界の近傍に影響抑制領域を設けるようにしたので、第２の回路についての遅延時間を評価するに際して第１の回路の配線情報が不要になり、第１の回路についての遅延時間を評価するに際しても第２回路の配線情報が不要になる。従って、第１の回路およびそれぞれの第２の回路をそれぞれ完全に独立に設計することができ、迅速なレイアウト設計が可能になる。また、第２の回路と第１の回路との間でのクロストークの発生も防止できる。
【００４５】
特に、請求項２記載の半導体装置によれば、影響抑制領域を、配線禁止領域または固定電位領域により構成するようにしたので、簡単な構成で、レイアウト設計の迅速化およびクロストークの防止を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構造を表す平面図である。
【図２】図１に示した半導体装置におけるチップとブロックとの関係を表す平面図である。
【図３】図１に示した半導体装置の設計方法を表す平面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の構造を表す平面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の構造を表す分解斜視図である。
【図６】本発明の第３の実施の形態に係る半導体装置の他の構成例を表す分解斜視図である。
【図７】従来の半導体装置の構造を表す平面図である。
【符号の説明】
１，２，３…ブロック、１０，２０，３０…セル、１１，２１，３１…配線禁止領域、１２，２２，３２…配線可能領域、１５，２５，３５…配線、１６，２６，３６…固定電位領域、５…チップ、５０…配線、６…ブロック、６１Ｂ，６２Ｂ，６３Ｂ，６４Ｂ，６５Ｂ…配線禁止領域。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as an LSI (Large Scale Integrated circuit), and more particularly to a semiconductor device including two or more circuits having different layers.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor devices such as LSIs have been highly integrated and scaled up, and it is becoming difficult to collectively design the arrangement of components and wiring paths (hereinafter referred to as layout). Therefore, a method (so-called hierarchical layout design) is performed in which the components of the semiconductor device are divided into a plurality of layers and a layout design is performed for each layer.
[0003]
In general, the components of a semiconductor device are divided into a chip that is the highest layer, a block that is a lower layer with respect to this chip, and a cell that is a lower layer with respect to this block. FIG. 7 shows an example of a semiconductor device having such a hierarchical structure. In this semiconductor device, the chip 105 which is the highest layer includes three blocks 101, 102 and 103 as lower layers. The blocks 101 to 103 are configured by combining a large number of cells, but the illustration of these cells is omitted. The blocks 101 to 103 are provided with a large number of wirings for connecting the cells. Here, the wirings 106, 107, and 108 provided near the outer edges of the blocks 101 to 103, respectively. Show only.
[0004]
When the hierarchical layout design is performed, the layout design of each of the blocks 101 to 103 and the layout design of the chip 105 are performed separately. When designing the layout of each of the blocks 101 to 103, the delay time for each of the wirings 106 to 108 is evaluated so that the transmission time of the electric signal is within a predetermined range. Similarly, when designing the layout of the chip 105, the delay time of the wiring 109 in the chip 105 is evaluated.
[0005]
Here, when two wirings are arranged close to each other, a delay time of each wiring is affected by a capacitance between the wirings (wiring capacitance). For example, the delay time for the wiring 106 of the block 101 is affected by the wiring capacity between the wiring 107 and the wiring 109 of the adjacent block 102 and the wiring capacity of the chip 105. Therefore, when evaluating the delay time for each of the blocks 101 to 103, it is necessary to consider information (wiring information) regarding wiring of adjacent blocks and wiring information within the chip 105. Further, when evaluating the delay time for the chip 105, the wiring information of each of the blocks 101 to 103 must be considered.
[0006]
[Problems to be solved by the invention]
However, in the method of designing the layout of each of the blocks 101 to 103 and the chip 105 in consideration of mutual wiring information in this way, until the layout of each of the blocks 101 to 103 and the chip 105 is completely determined. There is a problem that it takes a long time.
[0007]
In addition, when two wirings of different blocks are arranged close to each other, there is a problem that so-called crosstalk occurs in which the signal output of one wiring affects the other.
[0008]
These problems may also occur in semiconductor devices designed by methods other than hierarchical layout design. For example, in a semiconductor device configured by incorporating a cell having a relatively large logical scale (so-called macro cell) into a chip, the chip and the macro cell which is a lower layer thereof are separately designed for layout. For this reason, the layout of the macro cell and the chip must be designed in consideration of the mutual wiring information, and there is a problem that a long time is required for the design and there is a problem that crosstalk occurs.
[0009]
The present invention has been made in view of such problems, and an object of the present invention is to provide a semiconductor device capable of rapid layout design and preventing occurrence of crosstalk.
[0010]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a first circuit and a plurality of second circuits that are disposed in the first circuit and each have a stacked structure including a plurality of layers. Each of the plurality of layers of the circuit of 2 extends along a direction parallel to each other in each layer, and has a plurality of wirings orthogonal to each other between adjacent layers, and Only the selective region parallel to the wiring extending direction in the region in the vicinity of the outer edge has an influence suppression region for suppressing electrical influence from the outside.
[0011]
In the semiconductor device according to the present invention, since the influence suppression region is provided in the vicinity of the boundary that defines the outer edge of the second circuit, the influence of the first circuit is evaluated when evaluating the delay time in the second circuit. There is no need to consider. Further, when evaluating the delay time in the first circuit, it is not necessary to consider the influence of the second circuit.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0013]
<First Embodiment>
FIG. 1 shows the overall structure of a semiconductor device according to the first embodiment of the present invention. This semiconductor device is, for example, an LSI. This semiconductor device includes a chip 5 that is the highest layer and three blocks 1, 2, and 3 that are lower layers of the chip 5. Blocks 1, 2, and 3 constitute a logic circuit that exhibits a specific function, such as a memory, a CPU (Central Processing Unit), and a register. Here, the chip 5 corresponds to a specific example of the “first circuit” in the present invention, and the blocks 1, 2, and 3 correspond to a specific example of the “second circuit” in the present invention.
[0014]
Blocks 1, 2, and 3 have a large number of cells 10, 20, and 30, respectively. Each of the cells 10, 20, and 30 is configured by a combination of a plurality of transistors (not shown). In a region along the outer periphery of the chip 5, peripheral cells 55 including IO (input / output) cells for transmitting signals between the blocks 1, 2, 3 and the outside of the semiconductor device are provided.
[0015]
FIG. 2 shows the chip 5 and the blocks 1, 2, and 3 in the semiconductor device shown in FIG. In FIG. 2, the cells 10, 20, and 30 (FIG. 1) and the peripheral cell 55 in the blocks 1, 2, and 3 are not shown. The block 1 has, for example, a rectangular shape, and a region along the boundary that defines the outer edge thereof is a wiring prohibited region 11 in which wiring is prohibited.
[0016]
The wiring prohibited area 11 extends with a certain width W along the boundary that defines the outer edge of the block 1. The wiring prohibited area 11 extends from the boundary defining the outer edge of the block 1 over a range of 0.1 μm or more. The width W of the wiring prohibited area 11 is set such that the wiring capacity between two wirings arranged close to each other with the wiring prohibited area 11 interposed therebetween can be regarded as almost zero. For example, the width W of the wiring prohibited region 11 is 5 μm or more, in other words, 5 times or more the minimum line width defined by the design rule.
[0017]
In the block 1, the area surrounded by the wiring prohibited area 11 is a routable area 12. In the routable area 12, a large number of cells 10 shown in FIG. 1 and a large number of wirings 15 for connecting the respective cells 10 are arranged. The wiring 15 is made of, for example, Al (aluminum). In FIG. 2, only the wirings arranged in the vicinity of the wiring prohibited area 11 among the many wirings 15 arranged in the routable area 12 are shown.
[0018]
Similar to the block 1, the blocks 2 and 3 have the wiring prohibition regions 21 and 31 having a certain width W in the regions along the boundaries that define the respective outer edges. The areas surrounded by the wiring prohibited areas 21 and 31 in the blocks 2 and 3 are the wiring possible areas 22 and 32, respectively. In the routable area 22 of the block 2, a large number of cells 20 (FIG. 1) and a large number of wirings 25 that connect the respective cells 20 are arranged. In the routable area 32 of the block 3, a large number of cells 30 (FIG. 1) and a large number of wirings 35 that connect the respective cells 30 are arranged. The wirings 25 and 35 are made of, for example, Al. In FIG. 2, only the wirings disposed relatively close to the wiring prohibited areas 21 and 31 among the many wirings 25 and 35 disposed inside the blocks 2 and 3 are shown.
[0019]
Here, the wiring prohibited areas 11, 21, 31 correspond to a specific example of “wiring prohibited area” and a specific example of “influence suppression area” in the present invention.
[0020]
The chip 5 is provided with a large number of wirings 50 that connect the blocks 1, 2, 3 to each other and connect the blocks 1, 2, 3 and the peripheral cell 55. The wiring 50 is made of, for example, Al. In FIG. 2, only the wirings arranged relatively near the blocks 1, 2, and 3 among the many wirings 50 arranged on the chip 5 are shown.
[0021]
Next, the operation of the semiconductor device in this embodiment will be described. Since the wiring prohibition region 11 is provided along the vicinity of the boundary that defines the outer edge of the block 1, even when the wiring 15 of the block 1 and the wiring 50 of the chip 5 are arranged closest to each other, between them, Is formed with an interval equal to or larger than the width W of the wiring prohibited area 11. As described above, the width W of the wiring prohibited area 11 is set such that the wiring capacity between two wirings arranged close to each other across the wiring prohibited area 11 can be regarded as substantially zero. The wiring capacitance between the first wiring 15 and the wiring 50 of the chip 5 can be regarded as almost zero. In addition, since the wiring prohibition regions 11 and 21 are interposed between the wiring 15 of the block 1 and the wiring 25 of the adjacent block 2, the wiring between the wiring 15 of the block 1 and the wiring 25 of the block 2. The capacity can be regarded as almost zero. That is, the wiring capacitance between the wiring 15 in the block 1 and the surrounding wiring can be regarded as almost zero.
[0022]
Similarly, because the wiring prohibited area 21 is provided in the block 2, the wiring capacity between the wiring 25 in the block 2 and the surrounding wiring can be regarded as almost zero. Furthermore, because of the wiring prohibited area 31 provided in the block 3, the wiring capacity between the wiring 35 in the block 3 and the surrounding wiring can be regarded as almost zero.
[0023]
In addition, since the wiring prohibition areas 11, 21, 31 are provided in the vicinity of the boundaries that define the outer edges of the blocks 1, 2, 3, crosstalk that occurs when the wirings of two adjacent blocks are too close to each other. Does not occur.
[0024]
Next, the design process of this semiconductor device will be described. FIG. 3 is a flowchart showing the design process of the semiconductor device according to the present embodiment. Here, based on the internal operation requested | required of each block 1,2,3, arrangement | positioning of the cells 10,20,30 in each block 1,2,3 is first determined (S10). Subsequently, a wiring path in each of the blocks 1, 2, and 3 is determined (S12). Here, the delay time is calculated for each of the blocks 1, 2, and 3, and the wiring path is determined so that the delay time falls within the allowable range.
[0025]
At this time, as described above, the wiring capacity between the wiring 15 arranged in the block 1 and the wiring arranged in the other blocks 2, 3 or the chip 5 can be regarded as almost zero. The delay time can be obtained based only on the wiring information of the block 1, and it is not necessary to consider the wiring information of the other blocks 2, 3 and the chip 5. Similarly, the delay time for the block 2 can be obtained based only on the wiring information for the block 2, and there is no need to consider the wiring information of the other blocks 1, 3 and the chip 5. Further, the delay time for the block 3 can be obtained based only on the wiring information of the block 3, and it is not necessary to consider the wiring information of the other blocks 1 and 2 and the chip 5.
[0026]
Next, the arrangement of the blocks 1, 2, and 3 in the chip 5 is determined according to the processing operation required for the semiconductor device (S14). Subsequently, a wiring path in the chip 5 is determined (S16). Here, the delay time for the wiring 50 arranged on the chip 5 is calculated, and the wiring path is determined so that the delay time falls within the allowable range. At this time, since the wiring capacity between the wiring 50 arranged on the chip 5 and the wirings 15, 25, and 35 of the blocks 1, 2 and 3 can be regarded as almost zero, the delay time for the chip 5 is It can be obtained based only on the wiring information of the chip 5, and it is not necessary to consider the wiring information of the blocks 1, 2, and 3.
[0027]
After the layout design process shown in steps S10 to S16 is completed, the semiconductor device is completed through mask pattern creation processing, wafer processing processing, assembly processing, and inspection processing. Description of the process from the mask pattern creation process to the inspection process is omitted.
[0028]
As described above, according to the present embodiment, since the wiring prohibition areas 11, 21, 31 are provided in the vicinity of the boundaries that define the outer edges of the blocks 1, 2, 3, the delay time for each block. Can be evaluated based only on the wiring information of the block to be evaluated. Similarly, the evaluation of the delay time for the chip 5 can be performed based only on the wiring information of the chip 5. Therefore, the layouts of the blocks 1, 2, 3 and the chip 5 can be designed completely independently, and a quick layout design becomes possible.
[0029]
In addition, since the wiring prohibition areas 11, 21, 31 are provided in the vicinity of the boundary that defines the outer edges of the blocks 1, 2, 3, the crosstalk generated when the wirings of the two adjacent blocks are too close to each other. Can be prevented.
[0030]
<Second Embodiment>
Next, a second embodiment of the present invention will be described. FIG. 4 shows the structure of the semiconductor device according to the second embodiment. In FIG. 4, the same components as those in the semiconductor device shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. In the present embodiment, fixed potential regions 16, 26, and 36 having fixed potentials are provided in the vicinity of the boundaries that define the outer edges of the blocks 1, 2, and 3. Here, the fixed potential regions 16, 26 and 36 correspond to a specific example of “fixed potential region” in the present invention and a specific example of “influence suppression region” in the present invention.
[0031]
The fixed potential regions 16, 26, and 36 may be those having a fixed potential (that is, a potential that does not vary like a signal line). The potentials of the fixed potential regions 16, 26, and 36 may be any of a positive potential, a negative potential, and a ground potential. Here, the fixed potential regions 16, 26, 36 are constituted by power supply lines or ground lines formed of a conductive material. The widths of the fixed potential regions 16, 26, 36 may be narrower than the width W of the wiring prohibited regions 11, 21, 31 of the first embodiment.
[0032]
In the present embodiment, the delay time for the block 1 can be obtained based only on the wiring information of the block 1 (including the position information of the fixed potential region 16). There is no need to consider wiring information. Similarly, the delay time for the block 2 can be obtained based only on the wiring information of the block 2 (including the position information of the fixed potential region 26), and the wiring information of the other blocks 1 and 3 and the chip 5 is taken into consideration. do not have to. Further, the delay time for the block 3 can be obtained based only on the wiring information of the block 3 (including the position information of the fixed potential region 36), and the wiring information of the other blocks 1 and 2 and the chip 5 is taken into consideration. There is no need. That is, the delay time for each of the blocks 1, 2, and 3 can be evaluated based only on the wiring information of the block that is the evaluation target.
[0033]
On the other hand, a wiring capacity may be generated between the wiring 50 of the chip 5 and the fixed potential regions 16, 26, 36, but this wiring capacity is easily evaluated based on the arrangement of the blocks 1, 2, 3 on the chip 5. it can. This is because the fixed potential regions 16, 26 and 36 exist in the vicinity of the outer edges of the blocks 1, 2 and 3. Therefore, the delay time for the chip 5 can be obtained based only on the wiring information in the chip 5 (including information on the arrangement of the blocks 1, 2 and 3).
[0034]
According to the present embodiment, as in the first embodiment, the layout of the chip 5 and the blocks 1, 2 and 3 can be designed completely independently, and a quick layout design is possible. In addition, since the fixed potential regions 16, 26, and 36 are provided in the vicinity of the boundary that defines the outer edges of the blocks 1, 2, and 3, the crosstalk caused by the wirings of the two adjacent blocks being too close to each other. Can be prevented.
[0035]
<Third Embodiment>
Next, a third embodiment of the present invention will be described. FIG. 5 schematically shows the structure of a block in the semiconductor device according to the present embodiment. In FIG. 5, the same components as those in the semiconductor device illustrated in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
[0036]
As shown in FIG. 4, the block 6 has a laminated structure (for example, a five-layer structure), and the first layer 61, the second layer 62, the third layer 63, and the fourth layer are all formed of an insulating material. A layer 64 and a fifth layer 65 are provided. On the surfaces of the first layer 61, the second layer 62, the third layer 63, the fourth layer 64, and the fifth layer 65, a one-layer wiring 61A, a two-layer wiring 62A, and a three-layer each composed of Al or the like. A wiring 63A, a four-layer wiring 64A, and a five-layer wiring 65A are provided.
[0037]
The first layer wiring 61A to the fifth layer wiring 65A extend in parallel to each other for each layer. Further, the first layer wiring 61A and the second layer wiring 62A are orthogonal to each other, and the second layer wiring 62A and the third layer wiring 63A are orthogonal to each other. Further, the three-layer wiring 63A and the four-layer wiring 64A are orthogonal to each other, and the four-layer wiring 64A and the five-layer wiring 65A are orthogonal to each other.
[0038]
In the vicinity of the boundaries that define the outer edges of the first layer 61 to the fifth layer 65 of the block 6, wiring prohibited areas 61B, 62B, 63B, 64B, and 65B in which wiring is prohibited are formed. The wiring prohibited areas 61B to 65B have shapes that circulate around the outer edges of the layers 61 to 65, respectively, but it is preferable that openings for drawing out signal lines from the wirings 61A to 65A are formed. . A preferable range of the width W of the wiring prohibited areas 61B to 65B is the same as that in the first embodiment. Here, the wiring prohibited areas 61B to 65B correspond to a specific example of “wiring prohibited area” in the present invention and a specific example of “influence suppression area” in the present invention.
[0039]
Although only one block 6 is shown in FIG. 5, in this embodiment, a plurality of blocks having the same configuration as the block 6 are provided on the chip 5 (FIG. 2).
[0040]
According to the present embodiment, the wiring prohibition regions 61B to 65B are provided in the vicinity of the boundaries that define the outer edges of the first layer 61 to the fifth layer 65 of the block 6, respectively. When evaluating the delay time for each of the 61st to 65th layers 65, it is only necessary to consider the wiring information of the layer to be evaluated. Further, when evaluating the delay time for the chip 5, only the wiring information of the chip 5 needs to be considered. Therefore, as in the first and second embodiments, the layout of the block 6 and the chip 5 can be designed independently of each other, and a quick layout design is possible. In addition, it is possible to prevent crosstalk caused when the wirings of two adjacent blocks are too close to each other.
[0041]
In the present embodiment, the wiring prohibition regions 61B to 65B are provided on the entire boundary that defines the outer edges of the first layer 61 to the fifth layer 65 of the block 6, but as shown in FIG. The wiring prohibited areas 61B to 65B may be provided only on the sides parallel to the extending direction of the 61A to 5th layer wiring 65A. This is because the wiring capacitance is mainly generated between two wirings parallel to each other.
[0042]
Further, in the present embodiment, the wiring prohibited areas 61B to 65B are provided in the first layer 61 to the fifth layer 65 of the block 6, but instead of these wiring prohibited areas 61B to 65B, in the second embodiment. Each of the described fixed potential regions may be provided.
[0043]
While the present invention has been described with reference to the embodiment, the present invention is not limited to this embodiment, and various modifications can be made. For example, in each of the above-described embodiments, the wiring prohibition region (or fixed potential region) is provided in each block of the semiconductor device designed by the hierarchical layout design, but the semiconductor device is configured by mounting the macro cell on the chip. Alternatively, a wiring prohibited area (or a fixed potential area) may be provided in the vicinity of the boundary that defines the outer edge of the macro cell.
[0044]
【Effect of the invention】
As described above, according to the semiconductor device of any one of claims 1 to 7, since the influence suppression region is provided in the vicinity of the boundary that defines the outer edge of the second circuit, When evaluating the delay time for the second circuit, the wiring information of the first circuit is not necessary, and when evaluating the delay time for the first circuit, the wiring information of the second circuit is not required. Therefore, the first circuit and the respective second circuits can be designed completely independently, and a quick layout design is possible. In addition, occurrence of crosstalk between the second circuit and the first circuit can be prevented.
[0045]
In particular, according to the semiconductor device of the second aspect, since the influence suppression region is constituted by the wiring prohibited region or the fixed potential region, the layout design can be speeded up and crosstalk can be prevented with a simple configuration. be able to.
[Brief description of the drawings]
FIG. 1 is a plan view showing the structure of a semiconductor device according to a first embodiment of the invention.
2 is a plan view showing the relationship between chips and blocks in the semiconductor device shown in FIG. 1; FIG.
3 is a plan view illustrating a method for designing the semiconductor device illustrated in FIG. 1. FIG.
FIG. 4 is a plan view showing the structure of a semiconductor device according to a second embodiment of the invention.
FIG. 5 is an exploded perspective view showing a structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 6 is an exploded perspective view showing another configuration example of the semiconductor device according to the third embodiment of the invention.
FIG. 7 is a plan view illustrating a structure of a conventional semiconductor device.
[Explanation of symbols]
1, 2, 3 ... Block, 10, 20, 30 ... Cell, 11, 21, 31 ... Wiring prohibited area, 12, 22, 32 ... Wiring available area, 15, 25, 35 ... Wiring, 16, 26, 36 ... Fixed potential region, 5... Chip, 50 .. wiring, 6... Block, 61B, 62B, 63B, 64B, 65B.

Claims

A first circuit;
A plurality of second circuits disposed in the first circuit and each having a stacked structure including a plurality of layers;
Each of the plurality of layers of each second circuit is
Within each layer, it extends along a direction parallel to each other, and there are a plurality of wirings that are orthogonal to each other between adjacent layers, and in the vicinity of the boundary that defines the outer edge of each layer A semiconductor device having an influence suppression region for suppressing an electrical influence from the outside only in a selective region parallel to the extending direction of the wiring.

The semiconductor device according to claim 1, wherein the influence suppression region is a wiring prohibited region where wiring is prohibited or a fixed potential region where a potential is fixed.

The semiconductor device according to claim 2, wherein the wiring prohibition region extends over a range of 0.1 μm or more from the boundary.

The semiconductor device according to claim 2, wherein the fixed potential region has a positive potential, a negative potential, or a ground potential.

The semiconductor device according to claim 1, wherein the influence suppression region has a shape that circulates along a vicinity of a boundary that defines an outer edge of each layer.

The first circuit is a chip;
The semiconductor device according to claim 1, wherein each of the plurality of second circuits is a block constituting a logic circuit.