JP2004179184A

JP2004179184A - Semiconductor integrated circuit

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Publication number: JP2004179184A
Application number: JP2002339958A
Authority: JP
Inventors: Noritomo Kodera; 規友小寺
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-11-22
Filing date: 2002-11-22
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit that can be increased in the number of pins by reducing the arranging pitches of input-output cells and pads while the area of a substrate is effectively utilized. <P>SOLUTION: An internal cell area 2 is formed in the central part of the substrate 1. Input-output cells 3a are arranged in one row around the cell area 2, and input-output cells 3b are arranged in one row on the peripheral edge side of the substrate 1 than the row of the cells 3a. The longer sides of the cells 3a and 3b are arranged in parallel with the sides of the substrate 1. In addition, the pads 4a and 4b are alternately arranged in one row on the peripheral edge of the substrate 1. The cells 3a are connected to the pads 4a through wiring (5a) formed above an insulating film formed above the cells 3b, and the cells 3b are connected to the pads 4b through wiring (5b). <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は入出力セルの配置を工夫した半導体集積回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、プロセスの微細化に伴って大規模化、高機能化、更には高集積化が進み、多ピン化への要求が増加している。多ピン化を実現するためには、半導体集積回路のレイアウトにおいて、基板の一面上に配置される入出力セル及びボンディングパッド（以下、パッドという）のピッチ又は幅寸法を縮小する等して、入出力セル及びパッドの個数を増加させる必要がある。
【０００３】
図７は従来の半導体集積回路の概略平面図である（例えば、特許文献１参照）。図７において、１１は例えばシリコン単結晶からなる基板（一辺の寸法がＷｂの正方形）であり、基板１１の一面上の中央部には内部セル領域１２（一辺の寸法がＷｉの正方形）が形成され、内部セル領域１２の周囲に形成された入出力セル領域には入出力セル１３が一列に８個ずつ配置されている。基板１１の周縁に形成されたパッド領域にはパッド１４が一列に８個ずつ配置され、配線１５により入出力セル１３とパッド１４とが一組ごとに接続されている。
【０００４】
入出力セル１３は同一寸法の矩形をなし、短辺が基板の辺と平行になるように配置されている。入出力セルの幅方向及び長さ方向はそれぞれ一般的に、入出力セル列の長さ方向に平行な方向及び垂直な方向とされる（以下、同様とする）ため、入出力セル１３は幅寸法Ｗｃｂが長さ寸法Ｌｂよりも小さくなっている。
【０００５】
前述のように、パッド１４のピッチを縮小してパッドの個数を増加するためには、リードフレーム側のリード電極（図示せず）と接続するためのワイヤボンディング技術の高精度化が必要になる。これに加えて、基板１１の周縁にパッド１４を一列に配置するのではなく、レイアウトを工夫して例えば千鳥状に配置する（例えば、特許文献２参照）ことによっても、パッド１４のピッチを縮小してパッド１４の個数を増加することができる。
【０００６】
一方、入出力セルの個数を増加するためには、図８に示すように、内部セル領域の周囲に入出力セルを二列に配置する方法が考えられる（例えば、特許文献３参照）。図８において、２１は例えばシリコン単結晶からなる基板であり、基板２１の一面上の中央部には内部セル領域２２が形成され、内部セル領域２２の周囲に形成された入出力セル領域には入出力セル２３ａが一列に５個ずつ配置されている。更に、入出力セル２３ａの列より基板１１の周縁側には入出力セル２３ｂが一列に４個ずつ配置され、入出力セル２３ａと入出力セル２３ｂとが千鳥状になっている。更に、基板２１の周縁に形成され、パッド領域にはパッド２４ａ及びパッド２４ｂが交互に一列に９個ずつ配置されている。そして、配線２５ａにより入出力セル２３ａとパッド２４ａとが一組ごとに接続され、配線２５ｂにより入出力セル２３ｂとパッド２４ｂとが一組ごとに接続されている。
【０００７】
【特許文献１】
特開平９−１２９７３６号公報（第４頁、第１図）
【特許文献２】
特開平１１−４０７５４号公報（第３頁、第１図）
【特許文献３】
特開平２−２４４７５５号公報（第２頁、第１図）
【０００８】
【発明が解決しようとする課題】
図７の半導体集積回路では、入出力セル１３の個数を増加するためには、入出力セル１３の幅寸法Ｗｃｂを縮小しなければならないが、以下に説明する静電破壊対策又はメタルマイグレーション等の信頼性を考慮しなければならない。
図９は図７に示す入出力セル１３の出力最終段トランジスタの一般的な等価回路図であり、図１０は図９に対応するレイアウトの一例を示す図である。なお、図面は電源配線及び接地配線を省略して示している（以下、同様とする）。
【０００９】
図９において、入出力セル１３に形成されるトランジスタは、ｎＭＯＳトランジスタ（以下、ｎＭＯＳ−Ｔｒという）１８とｐＭＯＳトランジスタ（以下、ｐＭＯＳ−Ｔｒという）１９とが組合わされたＣＭＯＳ構造となっている。ｎＭＯＳ−Ｔｒ１８とｐＭＯＳ−Ｔｒ１９との間には、抵抗２０及び抵抗２１が直列接続され、抵抗２０及び抵抗２１の間には、パッド１４からの配線１５が接続されている。
【００１０】
図１０において、パッド１４からの配線１５は、入出力セル１３上では３本の指部に分割されている。入出力セル１３には、パッド１４側から順にｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９が形成されている。ｎＭＯＳ−Ｔｒ１８のドレインコンタクト１８ａは配線１５の指部で接続され、ゲート１８ｂ及びソースコンタクト１８ｃは配線１５の指部と対向して配置されている。ｐＭＯＳ−Ｔｒ１９のドレインコンタクト１９ａ、ゲート１９ｂ及びソースコンタクト１９ｃの配置はそれぞれ、ｎＭＯＳ−Ｔｒ１８のドレインコンタクト１８ａ、ゲート１８ｂ及びソースコンタクト１８ｃと同様である。
【００１１】
静電破壊対策として、一般的にｎＭＯＳ−Ｔｒ１８は、ドレインコンタクト１８ａとゲート１８ｂとの間に抵抗２０（図９参照）を挿入し、ｐＭＯＳ−Ｔｒ１９は、ドレインコンタクト１９ａとゲート１９ｂとの間に抵抗２１（図９参照）を挿入する。そのため、ｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９はそれぞれ、ドレインコンタクト１８ａ，１９ａ及びゲート１８ｂ，１９ｂ間の距離を離す必要がある。したがって、入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるという問題がある。
【００１２】
また、ｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９と、パッド１４との間を接続する配線１５には出力負荷を駆動するための電流が流れる。したがって、配線１５は指部でメタルマイグレーション耐性を確保するだけの幅寸法Ｗｍが必要であるため、やはり入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるという問題がある。
【００１３】
図７においては前述のとおり信頼性の面から、入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるため、入出力セルの個数を増加することができないという問題がある。また、基板１１の面積の縮小化を図るために内部セル領域１２の面積をたとえ小さくしても、入出力セル１３の短辺が基板１１の辺と平行になるように一列に配置される限り、基板１１上の内部セル領域１２と入出力セル１３との間に形成されるロの字状の領域１６が大きくなり、基板１１の面積を有効に利用することができないという問題がある。
【００１４】
更に、図７の例では、入出力セル１３の短辺が基板１１の辺と平行になるように一列に配置されているため、基板１１の４つのコーナー部の領域１７には入出力セル１３が配置されず、基板１１の面積を有効に利用することができないという問題がある。
【００１５】
一方、図８の例では、内側（内部セル領域２２側）の入出力セル２３ａとパッド２４ａとの間を接続する配線２５ａは、外側（基板２１の周縁側）の入出力セル２３ｂの間に形成される。したがって、配線２５ａの幅寸法だけ入出力セル２３ａ及び入出力セル２３ｂのピッチを増加させる必要があるため、多ピン化には限界があるという問題がある。更に、外側の入出力セル２３ｂ列の長さが内側の入出力セル２３ａ列の長さよりも短いため、基板のコーナー部に空きスペースが生じて基板の面積を有効に利用することができないという問題がある。
【００１６】
本発明は斯かる問題に鑑みてなされたものであり、その目的とするところは、基板の一面上の略中央部に形成された内部セル領域の周囲に、複数個の入出力セルを複数列配置し、相対的に内側に形成された入出力セル列を構成する入出力セルを、相対的に外側に形成された入出力セル列を構成する入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して基板の周縁に配置されたパッドと接続することにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１７】
本発明の他の目的は、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くすることにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１８】
本発明の他の目的は、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくすることにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１９】
本発明の他の目的は、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くすることにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００２０】
本発明の他の目的は、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くすることにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００２１】
本発明の更に他の目的は、入出力セルを矩形とし、該矩形の長辺が基板の辺と平行になるように配置することにより、静電破壊対策及びメタルマイグレーション耐性が高い半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明に係る半導体集積回路は、基板の一面上の略中央部に形成される内部セル領域と、該内部セル領域の周囲に形成される入出力セル領域と、前記基板の周縁に形成されるパッド領域と、前記入出力セル領域に配置される複数の入出力セル及び前記パッド領域に配置される複数のパッドを接続する配線とを備える半導体集積回路において、前記入出力セルは、前記内部セル領域の周囲に複数列配置され、相対的に内側の入出力セル列を構成する入出力セルは、相対的に外側の入出力セル列を構成する入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して前記パッドと接続されていることを特徴とする。
【００２３】
本発明によれば、基板の略中央部に形成される内部セル領域と基板の辺との間に、複数の入出力セルを複数列配置する。この場合、基板の四辺全てに対応するように入出力セルを複数列配置してもよいし、又は基板の一辺のみ、二辺のみ、もしくは三辺のみに対応するように入出力セルを複数列配置してもよい。
これにより、内部セル領域と入出力セルとの間に形成される領域が小さくなり、基板の面積を有効に利用することができる。
【００２４】
また、各入出力セル列を構成する入出力セルの上側に絶縁膜を形成する。そして、相対的に内側に形成された入出力セル列を構成する入出力セルと該入出力セルに対応するパッドとの間の接続を、相対的に外側に形成された入出力セル列の入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して行う。例えば、入出力セル列を三列に配置した場合、内側の列の入出力セルとパッドとの間の配線は、中央及び外側の列の入出力セルの上部に形成され、中央の列の入出力セルとパッドとの間の配線は、外側の列の入出力セルの上部に形成される。
これにより、実質的に入出力セルのピッチを縮小することができるため、多ピン化を可能にすることができる。
【００２５】
本発明に係る半導体集積回路においては、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しいか又は短いことを特徴とする。
【００２６】
本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くする。この場合、全ての入出力セル列の長さ方向に関する入出力セルの寸法の総和を等しくしてもよい。又は、最外側の入出力セル列に近づくにつれ、各入出力セル列の長さ方向に関する入出力セルの寸法の総和が短くなるようにしてもよいし、もしくは最内側入出力セル列よりも外側の入出力セル列は全て、長さ方向に関する入出力セルの寸法の総和が、最内側の入出力セル列の長さ方向に関する入出力セルの寸法の総和よりも短い寸法で等しくしてもよい。
これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００２７】
本発明に係る半導体集積回路においては、前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数と比べて等しいか又は少ないことを特徴とする。
【００２８】
本発明によれば、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくする。この場合、全ての入出力セル列を構成する入出力セルの個数を等しくしてもよい。又は、最外側の入出力セル列に近づくにつれ、各入出力セル列を構成する入出力セルの個数が減少するようにしてもよいし、もしくは最内側の入出力セル列よりも外側の入出力セル列は全て入出力セルの個数が、最内側の入出力セル列の入出力セルの個数よりも少ない個数で等しくしてもよい。
これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００２９】
本発明に係る半導体集積回路においては、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長いことを特徴とする。
【００３０】
本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くする。この場合、最外側の入出力セル列よりも内側の入出力セル列については、それぞれ長さ方向に関する入出力セルの寸法の総和を等しくしてもよいし、又は、最外側の入出力セル列に近い入出力セル列ほど長さ方向に関する入出力セルの寸法の総和が長くなるようにしてもよい。
これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００３１】
本発明に係る半導体集積回路は、前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数よりも多いことを特徴とする。
【００３２】
本発明によれば、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くする。この場合、最外側の入出力セル列よりも内側の入出力セル列については、それぞれ入出力セルの個数を同数としてもよいし、又は、最外側の入出力セル列に近い入出力セル列ほど入出力セルの個数が増加するようにしてもよい。
これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００３３】
本発明に係る半導体集積回路においては、前記入出力セルは矩形をなし、該矩形の長辺が前記基板の辺と平行になるように配置されていることを特徴とする。
【００３４】
本発明によれば、入出力セルの長辺が基板の辺と平行になるように入出力セルを配置するため、入出力セルは幅寸法が長さ寸法よりも長くなる。
これにより、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【００３５】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の概略平面図であり、図２は図１の基板のコーナー部を拡大した図である。図１及び図２において、１は例えばシリコン単結晶からなる基板（一辺の寸法がＷａの正方形）である。基板１の一面上の中央部には、内部セル領域２（一辺の寸法がＷｉの正方形）が形成され、内部セル領域２には図示しない複数の内部セルが例えばマトリクス状に配置される。内部セル領域２の周囲、つまり内部セル領域２の四辺の外側には入出力セル領域が形成され、該入出力セル領域には入出力セル３ａが一列に４個ずつ配置され、基板１当たり計１６個配置されている。入出力セル３ａの列より基板１の周縁側には入出力セル３ｂが一列に４個ずつ配置され、基板１当たり計１６個配置されている。つまり、内部セル領域２の周囲には、入出力セル列（３ａ，３ｂ）が複数列（二列）配置されている。
【００３６】
内側（内部セル領域２側）の列の入出力セル３ａ、及び外側（基板１の周縁側）の列の入出力セル３ｂは、同一寸法の矩形（同一形状）をなし、長辺が基板１の辺と平行になるように配置されている。つまり、入出力セル３ａ及び入出力セル３ｂは幅寸法Ｗｃａが長さ寸法Ｌａよりも大きく形成されている。したがって、図１の半導体集積回路は図７及び図８の半導体集積回路に比べて、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【００３７】
基板１の周縁に形成されたパッド領域にはパッド４ａ及びパッド４ｂが交互に一列に８個ずつ配置され、計３２個配置されている。そして、配線５ａにより入出力セル３ａとパッド４ａとが一組ごとに接続され、配線５ｂにより入出力セル３ｂとパッド４ｂとが一組ごとに接続されている。配線５ａ及び配線５ｂには、例えばアルミ配線が用いられる。
【００３８】
配線５ａは入出力セル３ｂの上部に形成された絶縁膜（図示せず）の更に上部に形成される。この場合、配線５ａは、入出力セル３ｂの電源配線及び接地配線より上層のメタルで接続されるか、又は入出力セル３ｂの電源配線及び接地配線より下層のメタルで接続されることになる。したがって、図１の例では、図８の例にみられる配線２５ａの幅寸法だけ入出力セル２３ａ及び入出力セル２３ｂのピッチを増加する必要がないため、図８の例と比べて多ピン化を可能にすることができる。
【００３９】
図１においては図７と比較するために、入出力セル３ａ、入出力セル３ｂ及び入出力セル１３を同寸法（Ｗｃａ＝Ｌｂ，Ｌａ＝Ｗｃｂ）とし、内部セル領域２及び内部セル領域１２も同寸法としている。また、図１の半導体集積回路は図７の半導体集積回路とは異なり、入出力セル３ａ及び入出力セル３ｂは、長辺が基板１の辺と平行になるようにして二列に配置され、入出力セル３ａとパッド４ａとを接続する配線５ａは、入出力セル３ｂの上部に形成されている。
【００４０】
したがって、図１の例では、入出力セル列（３ａ，３ｂ）の長さを、図７の例における入出力セル列（１３）の長さより短くすることができるため、図１の例では、内部セル領域２と入出力セル３ａとの間に形成されるロの字状の領域６を、図７の例におけるロの字状の領域１６と比較して十分小さくすることができる。
【００４１】
また、入出力セル列（３ａ，３ｂ）（図１）の長さが、入出力セル列（１３）（図７）の長さよりも短いため、図１の例ではパッド４ａ，４ｂのピッチを、図７の例と比べて縮小することができる。
【００４２】
以上により、基板１（図１）の一辺の寸法Ｗａは、基板１１（図７）の寸法Ｗｂより縮小することができ、基板１の面積を基板１１の面積よりも縮小することができる。つまり、図１の半導体集積回路は、基板１の面積を有効に利用することができる。
【００４３】
このことは言い換えれば、基板１及び基板１１の面積を等しくした場合に、図１の半導体集積回路は、図７の半導体集積回路よりも入出力セル及びパッドをより多く配置することができることを意味し、多ピン化が可能になる。
【００４４】
入出力セル３ａ及び入出力セル３ｂの幅寸法Ｗｃａを縮小できる場合には、図３に示すように、パッド４ａ及びパッド４ｂを千鳥状に配置することにより、入出力セル及びパッドの個数を増加することができ、更なる多ピン化が可能になる。
【００４５】
なお、図１の半導体集積回路においては、入出力セル３ａ及び入出力セル３ｂの個数を等しくしたが、外側（基板１の周縁側）に配置される入出力セル３ｂの個数を各列において１個ずつ減少し、基板１当たり４個減少させて入出力セル３ａと入出力セル３ｂとを千鳥状に配置にしてもよい。この場合でも、内側の入出力セル列（３ａ）の長さは、図７における入出力セル列（１３）の長さよりも短いため、図１の半導体集積回路は、図７の例に比べてロの字状の領域６を縮小でき、基板１の面積を有効に利用できることは勿論である。
【００４６】
（実施の形態２）
図４は本発明の実施の形態２に係る半導体集積回路の概略平面図であり、図５は図４の基板のコーナー部を拡大した図である。なお、図４及び図５において、図１及び図２と同一部分には同一の符号を付してその説明を省略する。図４及び図５の構成において図１及び図２と異なる点は、外側（基板１の周縁側）に配置される入出力セル３ｂの個数を各列において１個ずつ増加し、基板１当たり４個増加させて入出力セル３ａと入出力セル３ｂとを千鳥状に配置している点と、入出力セル３ｂの個数の増加に伴い、パッド４ｂ及び配線５ｂの数も増加している点の２点である。
【００４７】
図４の半導体集積回路は、入出力セル３ｂの個数が入出力セル３ａの個数よりも多い。したがって、図４の半導体集積回路は、４つのコーナー部（図１及び図７の例におけるコーナー部の領域７及び１７に対応する）にまで入出力セル３ｂを配置することができるため、基板１の面積を図１及び図７の半導体集積回路よりも更に有効に利用することができ、多ピン化も可能となる。
【００４８】
入出力セル３ａ及び入出力セル３ｂの幅寸法Ｗｃａを縮小できる場合には、図６に示すように、パッド４ａ及びパッド４ｂを千鳥状に配置することにより、入出力セル及びパッドの個数を増加することができ、更なる多ピン化が可能になる。
【００４９】
なお、前述の実施の形態１又は２に記載した半導体集積回路は、入出力セルを内部セル領域の周囲に二列に配置しているが、これに限らず、三列以上に配置してもよい。
【００５０】
また、前述の実施の形態１又は２に記載した半導体集積回路は、基板の四辺全てに対応するように入出力セルを複数列配置しているが、これに限らず、基板の一辺のみ、二辺のみ、又は三辺のみに対応するように入出力セルを複数列配置してもよい。
【００５１】
【発明の効果】
以上により、本発明によれば、基板の略中央部に形成される内部セル領域と基板の辺との間に、複数の入出力セルを複数列配置していることにより、内部セル領域と入出力セルとの間に形成される領域が小さくなり、基板の面積を有効に利用することができる。
【００５２】
また、相対的に内側に形成された入出力セル列を構成する入出力セルと該入出力セルに対応するパッドとの接続を、相対的に外側に形成された入出力セル列の入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して行っていることにより、実質的に入出力セルのピッチを縮小することができるため、多ピン化を可能にすることができる。
【００５３】
また、本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くする。これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００５４】
また、本発明によれば、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくする。これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００５５】
また、本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くする。これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００５６】
また、本発明によれば、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くする。これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００５７】
更に、本発明によれば、入出力セルの長辺が基板の辺と平行になるように入出力セルを配置するため、入出力セルは幅寸法が長さ寸法よりも長くなる。これにより、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の概略平面図である。
【図２】図１の基板のコーナー部を拡大した図である。
【図３】パッドを千鳥状に配置した場合の一例を示す基板のコーナー部を拡大した図である。
【図４】本発明の実施の形態２に係る半導体集積回路の概略平面図である。
【図５】図４の基板のコーナー部を拡大した図である。
【図６】パッドを千鳥状に配置した場合の一例を示す基板のコーナー部を拡大した図である。
【図７】特許文献１に開示されている半導体集積回路の概略平面図である。
【図８】特許文献３に開示されている半導体集積回路の概略平面図である。
【図９】図７に示す入出力セルの出力最終段トランジスタの一般的な等価回路図である。
【図１０】図９に対応するレイアウトの一例を示す図である。
【符号の説明】
１基板
２内部セル領域
３ａ，３ｂ入出力セル
４ａ，４ｂパッド
５ａ，５ｂ配線
６ロの字状の領域
７コーナー部の領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit in which the arrangement of input / output cells is devised.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor integrated circuits have become larger, more sophisticated, and more highly integrated with the miniaturization of processes, and the demand for more pins has been increasing. To increase the number of pins, in the layout of a semiconductor integrated circuit, the pitch or width of input / output cells and bonding pads (hereinafter, referred to as pads) arranged on one surface of a substrate is reduced, or the like. It is necessary to increase the number of output cells and pads.
[0003]
FIG. 7 is a schematic plan view of a conventional semiconductor integrated circuit (for example, see Patent Document 1). In FIG. 7, reference numeral 11 denotes a substrate made of, for example, a silicon single crystal (one side is a square of Wb), and an internal cell region 12 (a square of one side is Wi) is formed in a central portion on one surface of the substrate 11. In the input / output cell region formed around the internal cell region 12, eight input / output cells 13 are arranged in a line. Eight pads 14 are arranged in a row in a pad region formed on the periphery of the substrate 11, and the input / output cells 13 and the pads 14 are connected to each other by wiring 15.
[0004]
The input / output cells 13 have a rectangular shape with the same dimensions, and are arranged such that the short sides are parallel to the sides of the substrate. Generally, the width direction and the length direction of the input / output cell are respectively set to the direction parallel to and the direction perpendicular to the length direction of the input / output cell column (the same applies hereinafter). The dimension Wcb is smaller than the length dimension Lb.
[0005]
As described above, in order to increase the number of pads by reducing the pitch of the pads 14, it is necessary to improve the precision of wire bonding technology for connecting to a lead electrode (not shown) on the lead frame side. . In addition, instead of arranging the pads 14 on the periphery of the substrate 11 in a line, the pitch of the pads 14 can be reduced by devising a layout and arranging the pads 14 in, for example, a staggered manner (for example, see Patent Document 2). Thus, the number of pads 14 can be increased.
[0006]
On the other hand, in order to increase the number of input / output cells, a method of arranging input / output cells in two rows around the internal cell region as shown in FIG. 8 can be considered (for example, see Patent Document 3). In FIG. 8, reference numeral 21 denotes a substrate made of, for example, silicon single crystal, an internal cell region 22 is formed in a central portion on one surface of the substrate 21, and an input / output cell region formed around the internal cell region 22 has Five input / output cells 23a are arranged in one row. Further, four input / output cells 23b are arranged in a line on the peripheral side of the substrate 11 from the row of the input / output cells 23a, and the input / output cells 23a and the input / output cells 23b are arranged in a staggered manner. Further, the pad 24a and the pad 24b are formed on the periphery of the substrate 21 in the pad area, and nine pads 24a and 24b are alternately arranged in a line. The input / output cell 23a and the pad 24a are connected to each pair by a wiring 25a, and the input / output cell 23b and the pad 24b are connected to each pair by a wiring 25b.
[0007]
[Patent Document 1]
JP-A-9-129736 (Page 4, FIG. 1)
[Patent Document 2]
JP-A-11-40754 (page 3, FIG. 1)
[Patent Document 3]
JP-A-2-244755 (page 2, FIG. 1)
[0008]
[Problems to be solved by the invention]
In the semiconductor integrated circuit of FIG. 7, in order to increase the number of input / output cells 13, the width dimension Wcb of the input / output cells 13 has to be reduced. Reliability must be considered.
FIG. 9 is a general equivalent circuit diagram of the output final stage transistor of the input / output cell 13 shown in FIG. 7, and FIG. 10 is a diagram showing an example of a layout corresponding to FIG. In the drawings, the power supply wiring and the ground wiring are omitted (the same applies hereinafter).
[0009]
9, the transistor formed in the input / output cell 13 has a CMOS structure in which an nMOS transistor (hereinafter, referred to as nMOS-Tr) 18 and a pMOS transistor (hereinafter, referred to as pMOS-Tr) 19 are combined. A resistor 20 and a resistor 21 are connected in series between the nMOS-Tr 18 and the pMOS-Tr 19, and a wiring 15 from a pad 14 is connected between the resistor 20 and the resistor 21.
[0010]
In FIG. 10, the wiring 15 from the pad 14 is divided into three fingers on the input / output cell 13. In the input / output cell 13, an nMOS-Tr18 and a pMOS-Tr19 are sequentially formed from the pad 14 side. The drain contact 18 a of the nMOS-Tr 18 is connected to the finger of the wiring 15, and the gate 18 b and the source contact 18 c are arranged to face the finger of the wiring 15. The arrangement of the drain contact 19a, the gate 19b and the source contact 19c of the pMOS-Tr19 is the same as the arrangement of the drain contact 18a, the gate 18b and the source contact 18c of the nMOS-Tr18, respectively.
[0011]
As a countermeasure against electrostatic breakdown, generally, the nMOS-Tr 18 has a resistor 20 (see FIG. 9) inserted between the drain contact 18a and the gate 18b, and the pMOS-Tr 19 has a resistor between the drain contact 19a and the gate 19b. The resistor 21 (see FIG. 9) is inserted. Therefore, in the nMOS-Tr 18 and the pMOS-Tr 19, it is necessary to increase the distance between the drain contacts 18a and 19a and the gates 18b and 19b, respectively. Therefore, there is a problem that there is a limit in reducing the width dimension Wcb of the input / output cell 13.
[0012]
In addition, a current for driving an output load flows through the wiring 15 connecting between the nMOS-Tr 18 and the pMOS-Tr 19 and the pad 14. Therefore, since the wiring 15 needs to have a width Wm sufficient to ensure metal migration resistance at the finger portion, there is still a problem that there is a limit in reducing the width Wcb of the input / output cell 13.
[0013]
In FIG. 7, there is a problem that the number of input / output cells cannot be increased because there is a limit in reducing the width Wcb of the input / output cells 13 from the viewpoint of reliability as described above. Even if the area of the internal cell region 12 is reduced in order to reduce the area of the substrate 11, as long as the short sides of the input / output cells 13 are arranged in a line so as to be parallel to the sides of the substrate 11, In addition, the square-shaped region 16 formed between the internal cell region 12 and the input / output cell 13 on the substrate 11 becomes large, and there is a problem that the area of the substrate 11 cannot be used effectively.
[0014]
Further, in the example of FIG. 7, the input / output cells 13 are arranged in a line so that the short sides of the input / output cells 13 are parallel to the sides of the substrate 11. Are not arranged, and the area of the substrate 11 cannot be used effectively.
[0015]
On the other hand, in the example of FIG. 8, the wiring 25a connecting between the inner (input / output cell 23a side) and the pad 24a is provided between the input / output cells 23b on the outer side (peripheral side of the substrate 21). It is formed. Therefore, it is necessary to increase the pitch between the input / output cells 23a and the input / output cells 23b by the width of the wiring 25a. Furthermore, since the length of the row of the outer input / output cells 23b is shorter than the length of the row of the inner input / output cells 23a, an empty space is generated at the corner of the substrate, and the area of the substrate cannot be used effectively. There is.
[0016]
The present invention has been made in view of such a problem, and an object of the present invention is to provide a plurality of input / output cells in a plurality of columns around an internal cell region formed at a substantially central portion on one surface of a substrate. The input / output cells constituting the input / output cell row formed relatively inside are arranged and the input / output cells constituting the input / output cell row formed relatively outside are formed of the insulating film formed above the input / output cells. Further, it is possible to provide a semiconductor integrated circuit capable of effectively using the area of the substrate and enabling multi-pin connection by connecting to pads arranged on the periphery of the substrate via wiring formed on the upper part. It is in.
[0017]
Another object of the present invention is to relate the total length of the input / output cells constituting the outermost input / output cell row to the length direction of the input / output cell row, and to calculate the total size of the input / output cells constituting the inner input / output cell row. An object of the present invention is to provide a semiconductor integrated circuit capable of effectively utilizing the area of a substrate and increasing the number of pins by making the size equal to or shorter than the sum of dimensions.
[0018]
Another object of the present invention is to make the input / output cells the same shape and compare the number of input / output cells constituting the outermost input / output cell row with the number of input / output cells constituting the inner input / output cell row. An object of the present invention is to provide a semiconductor integrated circuit capable of effectively utilizing the area of a substrate and increasing the number of pins by equalizing or reducing the number.
[0019]
Another object of the present invention is to relate the total length of the input / output cells constituting the outermost input / output cell row to the length direction of the input / output cell row, and to calculate the total size of the input / output cells constituting the inner input / output cell row. By making the length longer than the sum of the dimensions, the input / output cells are arranged even at the corners of the substrate, so that the area of the substrate can be more effectively used and the number of pins can be further increased. It is to provide a circuit.
[0020]
Another object of the present invention is to make the input / output cells the same shape, and make the number of input / output cells constituting the outermost input / output cell row larger than the number of input / output cells constituting the inner input / output cell row. By providing the semiconductor integrated circuit, the input / output cells are arranged up to the corners of the substrate, the area of the substrate can be used more effectively, and the number of pins can be further increased. is there.
[0021]
Still another object of the present invention is to provide a semiconductor integrated circuit having a high electrostatic discharge countermeasure and high metal migration resistance by arranging an input / output cell in a rectangular shape and arranging the long side of the rectangle in parallel with the side of the substrate. To provide.
[0022]
[Means for Solving the Problems]
A semiconductor integrated circuit according to the present invention has an internal cell region formed at a substantially central portion on one surface of a substrate, an input / output cell region formed around the internal cell region, and a peripheral edge of the substrate. In a semiconductor integrated circuit including a pad region, and a plurality of input / output cells arranged in the input / output cell region and a wiring connecting a plurality of pads arranged in the pad region, the input / output cell includes the internal cell A plurality of columns are arranged around the region, and the input / output cells constituting the relatively inner input / output cell column are formed of the insulating film formed on the input / output cells constituting the relatively outer input / output cell column. Further, the semiconductor device is connected to the pad via a wiring formed on an upper portion.
[0023]
According to the present invention, a plurality of input / output cells are arranged in a plurality of rows between an internal cell region formed substantially at the center of the substrate and a side of the substrate. In this case, a plurality of columns of input / output cells may be arranged to correspond to all four sides of the substrate, or a plurality of columns of input / output cells may be arranged to correspond to only one side, only two sides, or only three sides of the substrate. It may be arranged.
As a result, the area formed between the internal cell area and the input / output cell becomes smaller, and the area of the substrate can be effectively used.
[0024]
Further, an insulating film is formed above the input / output cells constituting each input / output cell column. The connection between the input / output cell constituting the input / output cell row formed relatively inside and the pad corresponding to the input / output cell is changed to the input / output cell row formed relatively outside. This is performed via a wiring formed further above the insulating film formed above the output cell. For example, when the input / output cell rows are arranged in three rows, the wiring between the input / output cells in the inner row and the pad is formed above the input / output cells in the center and the outer row, and the input / output cells in the center row are formed. The wiring between the output cell and the pad is formed above the input / output cells in the outer row.
As a result, the pitch of the input / output cells can be substantially reduced, and the number of pins can be increased.
[0025]
In the semiconductor integrated circuit according to the present invention, with respect to the length direction of the input / output cell column, the sum of the dimensions of the input / output cells constituting the outermost input / output cell column is determined by the input / output It is characterized by being equal to or shorter than the sum of the cell dimensions.
[0026]
According to the present invention, with respect to the length direction of the input / output cell column, the total sum of the dimensions of the input / output cells constituting the outermost input / output cell column is determined by the dimension of the input / output cells constituting the inner input / output cell column. Equal or shorter than the sum. In this case, the sum of the dimensions of the input / output cells in the length direction of all the input / output cell rows may be equal. Alternatively, the sum of the dimensions of the input / output cells in the length direction of each input / output cell row may be shortened as approaching the outermost input / output cell row, or the outermost than the innermost input / output cell row Of the input / output cell rows may have the same sum of the dimensions of the input / output cells in the length direction, which is shorter than the sum of the dimensions of the input / output cells in the length direction of the innermost input / output cell row. .
This makes it possible to effectively use the area of the substrate and increase the number of pins.
[0027]
In the semiconductor integrated circuit according to the present invention, the input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell column is the same as the number of input / output cells constituting the inner input / output cell column. It is characterized by being equal to or less than the number of cells.
[0028]
According to the present invention, the number of input / output cells constituting the outermost input / output cell column is made equal to or smaller than the number of input / output cells constituting the inner input / output cell column. In this case, the number of input / output cells constituting all the input / output cell columns may be equal. Alternatively, the number of input / output cells constituting each input / output cell row may be reduced as approaching the outermost input / output cell row, or the number of input / output cells outside the innermost input / output cell row may be reduced. The number of input / output cells in all the cell rows may be smaller than the number of input / output cells in the innermost input / output cell row.
This makes it possible to effectively use the area of the substrate and increase the number of pins.
[0029]
In the semiconductor integrated circuit according to the present invention, with respect to the length direction of the input / output cell column, the sum of the dimensions of the input / output cells constituting the outermost input / output cell column is determined by the input / output It is characterized by being longer than the sum of the cell dimensions.
[0030]
According to the present invention, with respect to the length direction of the input / output cell column, the total sum of the dimensions of the input / output cells constituting the outermost input / output cell column is determined by the dimension of the input / output cells constituting the inner input / output cell column. Make it longer than the sum. In this case, the sum of the dimensions of the input / output cells in the length direction may be equal for the input / output cell rows inside the outermost input / output cell rows, or the outermost input / output cell rows The total sum of the dimensions of the input / output cells in the length direction may be made longer as the input / output cell row is closer to.
As a result, the input / output cells are arranged up to the corners of the substrate, so that the area of the substrate can be used more effectively and the number of pins can be further increased.
[0031]
In the semiconductor integrated circuit according to the present invention, the input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell row is the same as that of the inner input / output cell row. It is characterized by being larger than the number of.
[0032]
According to the present invention, the number of input / output cells constituting the outermost input / output cell column is made larger than the number of input / output cells constituting the inner input / output cell column. In this case, the number of input / output cells may be the same for the input / output cell rows inside the outermost input / output cell rows, or the input / output cell rows closer to the outermost input / output cell rows The number of input / output cells may be increased.
As a result, the input / output cells are arranged up to the corners of the substrate, so that the area of the substrate can be used more effectively and the number of pins can be further increased.
[0033]
In the semiconductor integrated circuit according to the present invention, the input / output cells are rectangular, and the long sides of the rectangle are arranged so as to be parallel to the sides of the substrate.
[0034]
According to the present invention, since the input / output cells are arranged so that the long sides of the input / output cells are parallel to the sides of the substrate, the width of the input / output cells is longer than the length.
As a result, it is possible to sufficiently obtain a countermeasure against electrostatic breakdown and metal migration resistance.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings showing the embodiments.
(Embodiment 1)
FIG. 1 is a schematic plan view of a semiconductor integrated circuit according to Embodiment 1 of the present invention, and FIG. 2 is an enlarged view of a corner of the substrate of FIG. 1 and 2, reference numeral 1 denotes a substrate made of, for example, silicon single crystal (a square whose one side is Wa). An internal cell region 2 (a square whose side is Wi) is formed in a central portion on one surface of the substrate 1, and a plurality of internal cells (not shown) are arranged in the internal cell region 2 in, for example, a matrix. An input / output cell area is formed around the internal cell area 2, that is, outside the four sides of the internal cell area 2, and four input / output cells 3a are arranged in a row in the input / output cell area. Sixteen are arranged. Four input / output cells 3b are arranged in a row on the peripheral side of the substrate 1 from the row of the input / output cells 3a, and a total of 16 input / output cells 3b are arranged per substrate. That is, a plurality of input / output cell columns (3a, 3b) are arranged around the internal cell region 2 (two columns).
[0036]
The input / output cells 3a in the inner row (inside the internal cell region 2) and the input / output cells 3b in the outer row (peripheral side of the substrate 1) form rectangles (having the same shape) of the same dimensions, Are arranged in parallel with the side of. That is, the width dimension Wca of the input / output cell 3a and the input / output cell 3b is formed larger than the length dimension La. Therefore, the semiconductor integrated circuit of FIG. 1 can sufficiently obtain a countermeasure against electrostatic destruction and a metal migration resistance as compared with the semiconductor integrated circuits of FIGS. 7 and 8.
[0037]
In a pad region formed on the periphery of the substrate 1, eight pads 4a and four pads 4b are alternately arranged in a row, and a total of 32 pads 4a and 4b are arranged. The input / output cell 3a and the pad 4a are connected to each pair by the wiring 5a, and the input / output cell 3b and the pad 4b are connected to each pair by the wiring 5b. For example, an aluminum wiring is used for the wiring 5a and the wiring 5b.
[0038]
The wiring 5a is formed further above an insulating film (not shown) formed above the input / output cell 3b. In this case, the wiring 5a is connected by metal above the power supply wiring and ground wiring of the input / output cell 3b, or is connected by metal lower than the power supply wiring and ground wiring of the input / output cell 3b. Therefore, in the example of FIG. 1, it is not necessary to increase the pitch between the input / output cells 23a and the input / output cells 23b by the width dimension of the wiring 25a seen in the example of FIG. Can be made possible.
[0039]
In FIG. 1, for comparison with FIG. 7, the input / output cell 3a, the input / output cell 3b, and the input / output cell 13 have the same dimensions (Wca = Lb, La = Wcb), and the internal cell region 2 and the internal cell region 12 The dimensions are the same. Also, the semiconductor integrated circuit of FIG. 1 is different from the semiconductor integrated circuit of FIG. 7, and the input / output cells 3a and the input / output cells 3b are arranged in two rows so that the long sides are parallel to the sides of the substrate 1. The wiring 5a connecting the input / output cell 3a and the pad 4a is formed above the input / output cell 3b.
[0040]
Therefore, in the example of FIG. 1, the length of the input / output cell column (3a, 3b) can be made shorter than the length of the input / output cell column (13) in the example of FIG. The square-shaped area 6 formed between the internal cell area 2 and the input / output cell 3a can be made sufficiently smaller than the square-shaped area 16 in the example of FIG.
[0041]
In addition, since the length of the input / output cell row (3a, 3b) (FIG. 1) is shorter than the length of the input / output cell row (13) (FIG. 7), the pitch of the pads 4a, 4b in the example of FIG. , Can be reduced as compared with the example of FIG.
[0042]
As described above, the dimension Wa of one side of the substrate 1 (FIG. 1) can be smaller than the dimension Wb of the substrate 11 (FIG. 7), and the area of the substrate 1 can be smaller than the area of the substrate 11. That is, the semiconductor integrated circuit of FIG. 1 can effectively use the area of the substrate 1.
[0043]
In other words, when the substrate 1 and the substrate 11 have the same area, the semiconductor integrated circuit of FIG. 1 can arrange more input / output cells and pads than the semiconductor integrated circuit of FIG. In addition, the number of pins can be increased.
[0044]
When the width dimension Wca of the input / output cell 3a and the input / output cell 3b can be reduced, the number of input / output cells and pads is increased by arranging the pads 4a and the pads 4b in a staggered pattern as shown in FIG. The number of pins can be further increased.
[0045]
Although the number of the input / output cells 3a and the number of the input / output cells 3b are equal in the semiconductor integrated circuit of FIG. 1, the number of the input / output cells 3b arranged on the outside (peripheral side of the substrate 1) is set to 1 in each column. The input / output cells 3a and the input / output cells 3b may be arranged in a zigzag pattern by decreasing the number by four, and decreasing the number by four per substrate. Also in this case, since the length of the inner input / output cell column (3a) is shorter than the length of the input / output cell column (13) in FIG. 7, the semiconductor integrated circuit of FIG. It is needless to say that the square-shaped region 6 can be reduced and the area of the substrate 1 can be effectively used.
[0046]
(Embodiment 2)
FIG. 4 is a schematic plan view of a semiconductor integrated circuit according to Embodiment 2 of the present invention, and FIG. 5 is an enlarged view of a corner portion of the substrate of FIG. 4 and 5, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted. 4 and 5 is different from FIGS. 1 and 2 in that the number of input / output cells 3b arranged on the outer side (peripheral side of the substrate 1) is increased by one in each column, and The number of the input / output cells 3a and the input / output cells 3b is arranged in a staggered manner by increasing the number of the input / output cells 3b, and the number of the pads 4b and the wirings 5b increases with the increase in the number of the input / output cells 3b. Two points.
[0047]
In the semiconductor integrated circuit of FIG. 4, the number of input / output cells 3b is larger than the number of input / output cells 3a. Therefore, in the semiconductor integrated circuit of FIG. 4, the input / output cells 3b can be arranged up to four corners (corresponding to the corner regions 7 and 17 in the examples of FIGS. 1 and 7). 1 can be used more effectively than the semiconductor integrated circuits of FIGS. 1 and 7, and the number of pins can be increased.
[0048]
When the width dimension Wca of the input / output cell 3a and the input / output cell 3b can be reduced, the number of input / output cells and pads is increased by arranging the pads 4a and the pads 4b in a staggered pattern as shown in FIG. The number of pins can be further increased.
[0049]
In the semiconductor integrated circuit described in the first or second embodiment, the input / output cells are arranged in two rows around the internal cell region. However, the present invention is not limited to this. Good.
[0050]
In the semiconductor integrated circuit described in the first or second embodiment, the input / output cells are arranged in a plurality of rows so as to correspond to all four sides of the substrate. However, the present invention is not limited to this. A plurality of input / output cells may be arranged so as to correspond to only the side or only the three sides.
[0051]
【The invention's effect】
As described above, according to the present invention, a plurality of input / output cells are arranged in a plurality of columns between the side of the substrate and the internal cell region formed substantially at the center of the substrate, so that the internal cell region is inserted. A region formed between the output cell and the output cell is reduced, and the area of the substrate can be effectively used.
[0052]
Further, the connection between the input / output cells constituting the input / output cell row formed relatively inside and the pads corresponding to the input / output cells is changed to the input / output cells of the input / output cell row formed relatively outside. Is performed through the wiring formed further above the insulating film formed on the upper part of the semiconductor device, the pitch of the input / output cells can be substantially reduced, so that it is possible to increase the number of pins. it can.
[0053]
Further, according to the present invention, with respect to the length direction of the input / output cell row, the sum of the dimensions of the input / output cells constituting the outermost input / output cell row is determined by the sum of the dimensions of the input / output cells constituting the inner input / output cell row. Equal or shorter than the sum of the dimensions. This makes it possible to effectively use the area of the substrate and increase the number of pins.
[0054]
According to the present invention, the input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell row is compared with the number of input / output cells constituting the inner input / output cell row. Equal or less. This makes it possible to effectively use the area of the substrate and increase the number of pins.
[0055]
Further, according to the present invention, with respect to the length direction of the input / output cell row, the sum of the dimensions of the input / output cells forming the outermost input / output cell row is determined by the Make it longer than the sum of the dimensions. As a result, the input / output cells are arranged up to the corners of the substrate, so that the area of the substrate can be used more effectively and the number of pins can be further increased.
[0056]
According to the present invention, the input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell row is larger than the number of input / output cells constituting the inner input / output cell row. I do. As a result, the input / output cells are arranged up to the corners of the substrate, so that the area of the substrate can be used more effectively and the number of pins can be further increased.
[0057]
Further, according to the present invention, since the input / output cells are arranged such that the long sides of the input / output cells are parallel to the sides of the substrate, the width of the input / output cells is longer than the length. As a result, it is possible to sufficiently obtain a countermeasure against electrostatic breakdown and metal migration resistance.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is an enlarged view of a corner portion of the substrate of FIG.
FIG. 3 is an enlarged view of a corner portion of a substrate showing an example in which pads are arranged in a staggered manner.
FIG. 4 is a schematic plan view of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 5 is an enlarged view of a corner of the substrate of FIG. 4;
FIG. 6 is an enlarged view of a corner portion of a substrate showing an example in which pads are arranged in a staggered manner.
FIG. 7 is a schematic plan view of a semiconductor integrated circuit disclosed in Patent Document 1.
FIG. 8 is a schematic plan view of a semiconductor integrated circuit disclosed in Patent Document 3.
FIG. 9 is a general equivalent circuit diagram of an output final stage transistor of the input / output cell shown in FIG. 7;
FIG. 10 is a diagram illustrating an example of a layout corresponding to FIG. 9;
[Explanation of symbols]
1 substrate
2 Internal cell area
3a, 3b input / output cell
4a, 4b pad
5a, 5b wiring
6 B-shaped area
7 Corner area

Claims

An internal cell region formed at a substantially central portion on one surface of the substrate,
An input / output cell region formed around the internal cell region;
A pad region formed on the periphery of the substrate;
A semiconductor integrated circuit comprising: a plurality of input / output cells arranged in the input / output cell region and a wiring connecting the plurality of pads arranged in the pad region.
The input / output cells are arranged in a plurality of rows around the internal cell region,
The input / output cells forming the relatively inner input / output cell column are connected via the wiring formed further above the insulating film formed above the input / output cell forming the relatively outer input / output cell column. A semiconductor integrated circuit, wherein the semiconductor integrated circuit is connected to the pad.

In the length direction of the input / output cell row, is the sum of the dimensions of the input / output cells forming the outermost input / output cell row equal to the sum of the dimensions of the input / output cells forming the inner input / output cell row? 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is short.

The input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell row is equal to or less than the number of input / output cells constituting the inner input / output cell row. 3. The semiconductor integrated circuit according to claim 1, wherein:

Regarding the length direction of the input / output cell row, the sum of the dimensions of the input / output cells forming the outermost input / output cell row is longer than the sum of the dimensions of the input / output cells forming the inner input / output cell row. The semiconductor integrated circuit according to claim 1, wherein:

The input / output cells have the same shape, and the number of input / output cells constituting the outermost input / output cell column is larger than the number of input / output cells constituting the inner input / output cell column. The semiconductor integrated circuit according to claim 1.

6. The semiconductor integrated circuit according to claim 1, wherein the input / output cells form a rectangle, and the long sides of the rectangle are arranged in parallel with the sides of the substrate.