JP4907340B2 - 有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置 - Google Patents

Description

この発明は、有機ＥＬ駆動回路およびこれを用いる有機ＥＬ表示装置に関し、詳しくは、有機ＥＬパネルのカラムライン（有機ＥＬ素子の陽極側ドライブライン、以下同じ）を駆動する電流駆動回路において、カラムラインに対応して設けられるドライバの各出力端子に対応してそれぞれ生成される各基準電流にばらつきがあってもあるいは表示データを基準電流に従って変換するＤ／Ａの電流変換精度が多少悪くても表示装置の製品毎の輝度ばらつきや表示装置の輝度むらを低減することできる有機ＥＬ駆動回路に関する。

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願がある（特許文献１）。これは、カラムピン対応に設けられたＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してカラムピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
特開２００３−２３４６５５号公報

消費電力を低減するために、前記のＤ／Ａの電源電圧は、例えば、ＤＣ３Ｖ程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、ＤＣ１５Ｖ〜２０Ｖとし、Ｄ／Ａが、各カラムピン（あるいは各出力端子）対応に分配された基準電流を受けて有機ＥＬ素子（以下ＯＥＬ素子）の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。
しかし、前記のＤ／Ａは、ＩＣ化した場合にピン対応に設ける必要があるので、その占有面積を抑えるために、現在のところ、４ビット〜６ビット程度のものとなっている。 各Ｄ／Ａに加えられる前記の基準駆動電流は、基準電流分配回路によりカラムドライバの各出力端子対応に分配された基準電流である。基準電流分配回路は、入力側トランジスタ１に対して出力側トランジスタｎ（ｎは出力端子数に対応）のカレントミラー回路で構成され、基準電流発生回路からの基準電流をカレントミラー回路の入力側トランジスタで受けて、ドライバＩＣの各出力端子対応に設けられた出力側トランジスタで各出力端子対応のＤ／Ａに電流分配をそれぞれする。なお、ドライバＩＣの各出力端子は、有機ＥＬパネルの各カラムピンにそれぞれ接続されるので各カラムピンに対応している。

有機ＥＬパネルのドライバＩＣは、Ｒ，Ｇ，Ｂのカラーでもそれぞれに３０ピン以上の各出力端子が設けられ、これら出力端子に対応して設けられたＤ／Ａに対して基準電流分配回路で多数の出力端子数分の基準電流を生成して分配するために、基準電流分配回路の出力側トランジスタの特性の相違とその配置の関係とから、分配する各基準電流にばらつきが生じ易い。それが表示装置の製品ごとの輝度ばらつきや表示装置の輝度むらとなって現れてくる。
有機ＥＬパネルの駆動回路が４ビット〜６ビット程度のＤ／Ａを使用して出力段電流源を駆動し、各カラムピン（各出力端子）を介してＯＥＬ素子をそれぞれに駆動すると、Ｄ／Ａの電流変換精度が悪いために、カラムピン対応の駆動電流にばらつきを生じ易い。このばらつきは、表示装置の製品毎の輝度ばらつきや表示装置の輝度むらとなった現れてくる。
そのため、ドライバＩＣは、基準電流を調整することに加えて、Ｄ／Ａ側に基準電流を調整する調整回路が別途必要になり、それが出力端子対応となることからの占有面積が増える問題がある。
一方、Ｄ／Ａ変換精度を向上するために、６ビット以上のＤ／Ａにすると、各カラムピン対応にＤ／Ａを設けなければならない関係上、ドライバＩＣにおいて電流駆動回路の占有面積が大きくなる。その分、出力端子数が多く採れなくなる問題が生じる。
この発明の目的は、このような従来技術の問題点を解決するものであって、ドライバの出力端子対応に生成される各基準電流にばらつきがあってもあるいは表示データを基準電流に従って変換するＤ／Ａの電流変換精度が多少悪くても回路規模の増加を抑えて表示装置の輝度ばらつきや輝度むらを低減することできる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。

このような目的を達成するためのこの発明の有機ＥＬ駆動回路およびこれを用いる有機ＥＬ表示装置の特徴は、駆動電流あるいはその基礎となる電流を有機ＥＬパネルの多数のカラムピンあるいは端子ピンにそれぞれ接続される各出力端子対応に発生して前記有機ＥＬパネルを電流駆動する有機ＥＬ駆動回路において、
各前記出力端子に対応して設けられ所定の電流を各前記出力端子対応にそれぞれ発生する多数の電流発生回路と、各前記出力端子に対応して設けられ各前記出力端子対応に各前記電流発生回路からそれぞれに前記所定の電流を受けて前記駆動電流あるいはその基となる電流を各前記出力端子対応にそれぞれ発生する多数の電流源と、各前記出力端子に対応して設けられた各前記電流発生回路と各前記電流源との間に各前記出力端子に対応にそれぞれ設けられた多数の選択回路とを備えていて、
各前記選択回路が自己が割当てられた前記出力端子に対応する前記電流発生回路の前記所定の電流か、この電流発生回路に隣接する前記出力端子に対応する前記電流発生回路からの前記所定の電流かのいずれかをロー側走査あるいは走査線走査に対応して選択するものである。
さらに、前記多数の電流発生回路は、基準電流を受けてこれと実質的に同じかあるいはこれを電流増幅した電流をそれぞれの各前記出力端子対応に分配して出力するカレントミラー回路の電流分配回路で構成され、前記多数の電流発生回路における前記所定の電流は、各前記出力端子対応に分配された前記カレントミラー回路の出力側トランジスタの出力電流であり、前記基準電流を発生する基準電流発生回路を有し、各前記出力端子のうちの最初の出力端子と最後の出力端子にそれぞれ隣接して前記カレントミラー回路の出力側トランジスタによるダミーの電流発生回路がそれぞれ設けられ、それぞれの前記ダミーの電流発生回路の前記所定の電流が前記最初の出力端子と前記最後の出力端子に対応する前記選択回路の少なくともｎ個の入力（ただしｎは２以上の整数）の１つにそれぞれ入力されるものである。

このように、この発明は、ドライバの各前記出力端子に対応して設けられた各電流発生回路と各電流源との間に所定の電流（基準電流あるいは基準駆動電流）を選択する選択回路をそれぞれ設けて、自己が割当てられた出力端子に対応する電流発生回路の所定の電流か、これに隣接する電流発生回路からの所定の電流か、のいずれかをロー側走査に対応して選択するようにしている。そして、例えば、この選択を水平１ラインのロー側走査あるいは走査線走査に応じて行うようにする。
これにより、各電流源には自己が割当てられた出力端子に対応する電流発生回路からの所定の電流（基準電流あるいは基準駆動電流）とこの電流発生回路に隣接する電流発生回路からの所定の電流（基準電流あるいは基準駆動電流）とが時分割で加えられることになる。これに応じて各出力端子からＯＥＬ素子に出力される各駆動電流が水平１ラインのロー側走査あるいは走査線走査に応じて時分割されて異なる基準電流に基づいて発生することになる。
このようにすれば、基準電流値が時間的に平均化されることで、ＯＥＬ素子の輝度のむらは、時間積分されて輝度むらが平均化されたものになる。
この基準電流値の時間的平均化により表示装置の製品ごとの輝度ばらつきや表示装置の輝度むらが抑えられる。
また、各選択回路は、各前記出力端子に対応して設けられた各電流発生回路と駆動電流あるいはその基となる電流を発生する各電流源との間に設けられるので、ＯＥＬ素子に出力される駆動電流より以前の位置となり、切換対象となる電流を小さく抑えることができる。そのため、各選択回路全体からなる回路の回路規模を低減することができる。特に、２乃至３個程度の切換回路が設けられる場合であってもこの発明における輝度ばらつきや輝度むらに対する低減効果は大きい。
その結果、この発明は、ドライバの出力端子対応に生成される各基準電流にばらつきがあってもあるいは表示データを基準電流に従って変換するＤ／Ａの電流変換精度が多少悪くても回路規模の増加を抑えて表示装置の輝度ばらつきや輝度むらを低減することできる。

図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバにおける基準電流切換回路を中心とするブロック図、図２は、基準電流切換回路におけるマルチプレクサとリングカウンタとの接続関係の説明図、図３は、基準電流切換処理のタイミング信号の説明図、そして、図４は、有機ＥＬパネルのカラムドライバを中心とする全体的なブロック図である。
図４において、１０は、有機ＥＬパネルにおける有機ＥＬ駆動回路としてのカラムＩＣドライバ（以下カラムドライバ）である。このカラムドライバ１０は、基準電流発生回路１と、基準電流設定回路２、電流分配回路３、基準電流切換回路４、Ｄ／Ａ変換回路（Ｄ／Ａ）５、出力段電流源６、リングカウンタ７、レジスタ８等とからなる。Ｄ／Ａ５と出力段電流源６とは、それぞれ各出力端子Ｘa〜Ｘmに対応して設けられている。また、有機ＥＬパネルがカラー表示装置の場合には、基準電流設定回路２と電流分配回路３とは、Ｒ（赤）、Ｇ（緑）、そしてＢ（青）に対応してそれぞれ設けられ、Ｄ／Ａ５と出力段電流源６もぞれぞれＲ、Ｇ、Ｂの各出力端子に対応して設けられる。
Ｒ、Ｇ、Ｂのそれぞれの回路構成は、同様であるので、以下ではＲ、Ｇ、Ｂの区分けをせずに実施例を説明する。

基準電流設定回路２は、４ビット程度のＤ／Ａ変換回路（Ｄ／Ａ）２ａが設けられていて、ホワイトバランス調整のためにＲ，Ｇ，Ｂそれぞれの表示色に対応する調整された基準電流Ｉrを発生する。基準電流Ｉrの調整は、それぞれのＤ／Ａ２ａに設定される変換データと基準電流Ｉrefとに基づいて行われる。基準電流設定回路２は、基準電流発生回路１からの基準電流Ｉrefで駆動される。４ビットのデータは、装置外部から入力データとしてＭＰＵ７に供給されてＭＰＵ７からレジスタ２ｂに記憶されて各Ｄ／Ａ２ａに設定される。Ｄ／Ａ２ａは、レジスタ２ｂに記憶されたデータをＤ／Ａ変換して所定の基準電流値の電流を基準電流Ｉrとして生成する。生成された基準電流Ｉrは、カレントミラー回路の電流分配回路３（以下カレントミラー回路３）の入力側のトランジスタＴraに供給される。これにより出力側トランジスタＴrbからＴrnのそれぞれに基準電流Ｉrが発生して、各出力端子Ｘa〜Ｘm対応に基準電流Ｉrが分配される。

カレントミラー回路３は、入力側のＰチャネルＭＯＳＦＥＴトランジスタＴraと、これとカレントミラー接続される出力側のＰチャネルＭＯＳＦＥＴトランジスタＴrb〜Ｔrnとを有していて、トランジスタＴra〜Ｔrnのソースは、電源ライン＋Ｖ（＝＋３Ｖ）に接続されている。なお、出力側の各トランジスタＴrb〜Ｔrnは、それぞれ各出力端子Ｘa〜Ｘmに対応して設けられている。
カレントミラー回路３は、さらに、入力側のトランジスタＴraにカレントミラー接続される出力側のＰチャネルＭＯＳＦＥＴトランジスタＴda，Ｔdmを有している。これらは、ダミー回路Ｄa，Ｄmを構成するためのトランジスタである。これについては後述する。 トランジスタＴrb〜Ｔrnのドレインは、基準電流切換回路４を介して各出力端子Ｘa〜Ｘmに対応してそれぞれがそれぞれに対応するＤ／Ａ５にあるいはこれに隣接するＤ／Ａ５の１つに選択的に接続される。それぞれのドレインからの出力電流Ｉr（基準電流Ｉr）は、接続されたＤ／Ａ５の基準駆動電流となる。これにより各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応するＤ／Ａ５に入力される基準電流Ｉrとこれに隣接する出力端子に対応するＤ／Ａ５に入力される基準電流Ｉrとが所定の周期で基準電流切換回路４により選択されて、選択された基準電流Ｉrの１つが自己に割当てられた出力端子に対応するＤ／Ａ５に入力される。
言い換えれば、各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応するＤ／Ａ５は、自己に割当てられた出力端子に対応する基準電流Ｉrばかりでなく、自己に割当てられた出力端子に隣接するＤ／Ａ５に入力される基準電流Ｉrも受ける。
これにより、自己に割当てられた出力端子に対応するＤ／Ａ５は、自己に割当てられた出力端子に対応する出力段電流源６の駆動電流を所定の周期で隣接する出力端子に対応する異なる基準電流Ｉrに基づいて時分割で発生することになる。
その結果、基準電流値が時間的に平均化されて、ＯＥＬ素子の駆動電流が時間的に積分されて輝度むらが平均化される。

各Ｄ／Ａ５は、ＭＰＵ１１からレジスタ８を介して表示データを受けて基準電流設定回路２で生成された基準電流Ｉrを表示データ値分電流増幅してそのときどきのＯＥＬ素子の表示輝度に応じた駆動電流を生成し、この駆動電流に応じてそれぞれに出力段電流源６を駆動する。
各出力段電流源６は、それぞれ一対のトランジスタからなるカレントミラー回路で構成され、カラム側の出力端子Ｘa〜Ｘmを介して駆動電流ｉを有機ＥＬパネルの各ＯＥＬ素子の陽極にそれぞれ出力する。
スイッチ回路ＳＷＲ1，ＳＷＲ2，…ＳＷＲmは、図２に示すように、出力端子Ｘa〜Ｘmに対応に設けられたリセットスイッチであり、各出力端子を定電圧ＶZRにリセットするものである。これらリセットスイッチＳＷＲ1，ＳＷＲ2，…ＳＷＲmは、リセットコントロールパルスＲＳ（あるいはリセットパルス）をコントロール回路１２から受け、リセット期間にＯＮになる。これによりＯＥＬ素子の陽極側がツェナーダイオードＤZRの持つ定電圧ＶZRに設定されてＯＥＬ素子がプリチャージ（あるいは定電圧リセット）される。なお、このときには、ＯＥＬ素子の陰極側は、所定のタイミングでグランドＧＮＤに接続される。

ここで、基準電流切換回路４は、リセット期間においてリングカウンタ７から基準電流切換パルスＳＥＬを受けて連続する３個の基準電流Ｉrの１つを順番に水平周波数の周期に対応して選択して各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応するＤ／Ａ５に入力する。３個の基準電流Ｉrは、電流分配回路３で分配された自己に割当てられた出力端子に対応する基準電流Ｉr、これに隣接する両側の出力端子に対応する２個の基準電流Ｉrのそれぞれである。
図２に示すように、リングカウンタ７は、３段のフリップフロップＦＦからなり、入力と出力とが接続されたものであり、コントロー回路１２からのロークロックＲＣＬＫに応じて（あるいはリセットコントロールパルスＲＳ）に応じて、初段にセットされたビット“１”を順次次段にシフトして、最終段にあるビットは初段に戻して順次ビット“１”を循環させる。
リングカウンタ７の各段の出力は、各マルチプレクサ４a〜４m，４ｄa，４ｄm（図２参照）に基準電流切換パルスＳＥＬとして送出される。この基準電流切換パルスＳＥＬは、３個の端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3からなる。
なお、ロークロックＲＣＬＫ（図３（ｂ）参照）もリセットコントロールパルスＲＳ（図３(c)参照）も水平走査のためのコントロール信号であり、水平１ラインの走査周波数に対応している。そこで、リングカウンタ７は、ロークロックＲＣＬＫに応じてビット“１”をシフトさせる。

図１に戻り、図１に示す電流源３a〜３mは、カレントミラー回路３の出力側トランジスタＴrb〜Ｔrnを電流源としてそれぞれ表したものである。電流源３aが出力側トランジスタＴrbに対応し、電流源３ｂが出力側トランジスタＴrcに対応し、以下順に電流源３mが出力側トランジスタＴrnに対応する。
図１，図４に示すように、カラムドライバ１０には出力端子Ｘa〜Ｘmに対応する出力のほかに、ダミー出力端子Ｘda，Ｘdmを持つダミー回路Ｄa，Ｄmが設けられている。ダミー回路Ｄa，Ｄmは、最初のマルチプレクサ４aと最後のマルチプレクサ４mには隣接する出力端子がないので、隣接するものとしてぞれぞれに設けられる。
基準電流切換回路４は、出力端子Ｘa〜Ｘmにそれぞれ対応するマルチプレクサ４a〜４mとダミー出力端子Ｘda〜Ｘdmに対応して設けられたマルチプレクサ４ｄa，４ｄmとからなる。このダミー出力端子Ｘda〜Ｘdmは、出力端子Ｘa〜Ｘmに対応するマルチプレクサ４a〜４mが、各出力端子Ｘa〜Ｘmのうち自己に割り当てられた出力端子に対応する基準電流Ｉrとこれの隣接する両側の出力端子に対応する２個の基準電流Ｉrの合計３個のうち１つを選択できるようにするためである。そのため、出力端子Ｘaの前と出力端子Ｘmの後ろとにダミー出力端子とマルチプレクサ４ｄa，４ｄmとが必要になる。

ダミー回路Ｄa，Ｄmは、それぞれカレントミラー回路３の出力側としてトランジスタＴrbの手前にダミーの出力側トランジスタＴdaが設けられ、トランジスタＴrnの後ろにダミーの出力側トランジスタＴdmが設けられている。これらトランジスタのそれぞれを電流源３da，３dmとして表している。
なお、図４では、ダミー回路Ｄa，Ｄmは、説明の都合上、このような配置にはなっていないが、ここでの電流源３a〜３mと電流源３da，３dmは、それぞれにカレントミラー回路３の出力側トランジスタであって、それぞれ分配された基準電流Ｉrを発生するこの発明における電流発生回路に相当する。
これら電流源３da，３dmに対応してＤ／Ａ５と出力段電流源６が同様にダミー回路として設けられ、そして、ダミー回路としての出力段電流源６の出力は、ダミーの出力端子Ｘda，Ｘdmにそれぞれ接続されている。

各マルチプレクサ４a〜４mとマルチプレクサ４ｄa，４ｄmとは、それぞれ３入力−１出力の選択回路である。３個の入力端子は、出力端子Ｘa〜Ｘmにそれぞれ対応するカレントミラー回路３の出力側トランジスタＴrb〜Ｔrmの出力（ドレイン）とこれらトランジスタの最初と最後のトランジスタの両側に配置されているダミー出力端子Ｘda，Ｘdmに対応する出力側トランジスタＴda，Ｔｄmの出力（ドレイン）とのトランジスタ配列においてトランジスタの出力が順次１個づつずれて３個単位で各マルチプレクサの３入力に順次接続されている。各マルチプレクサ４a〜４mの出力は、出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応するＤ／Ａ５の入力にそれぞれ接続されている。
なお、マルチプレクサ４ｄa，４ｄmは、最初の入力端子と最後の入力端子とが接地されている。

マルチプレクサ４aは、リングカウンタ７からの基準電流切換パルスＳＥＬ（端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3）に応じて循環的に順番に３個の入力端子のうちの１つを選択して、各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応する電流源３aと、その両側にある出力端子に対応する電流源３dａと電流源３bとから発生する各基準電流Ｉrのうち１つを自己の出力端子に接続されたＤ／Ａ５（自己に割当てられた出力端子に対応するもの）に送出する。
同様に、マルチプレクサ４bは、リングカウンタ７からの基準電流切換パルスＳＥＬに応じて循環的に順番に３個の入力端子のうちの１つを選択して、自己に割当てられた出力端子に対応する電流源３ｂと、その両側にある出力端子に対応する電流源３aと電流源３ｃとから発生する各基準電流Ｉrのうち１つを自己の出力端子に接続されたＤ／Ａ５（自己に割当てられた出力端子に対応するもの）に送出する。
以下、同様にして、最後のマルチプレクサ４mは、リングカウンタ７からの基準電流切換パルスＳＥＬに応じて循環的に順番に３個の入力端子のうちの１つを選択して、電流源３m-1と電流源３mと電流源３dmとから発生する各基準電流Ｉrのうち１つを自己の出力端子に接続されたＤ／Ａ５（自己に割当てられた出力端子に対応するもの）に送出する。

図２は、基準電流切換回路４におけるマルチプレクサとリングカウンタとの接続関係の説明図である。
各マルチプレクサ４a〜４mとマルチプレクサ４ｄa，４ｄmとのそれぞれとリングカウンタ７との接続関係は同じであるので、これらを代表して１つのマルチプレクサ４０とし、マルチプレクサ４０とリングカウンタ７との接続関係を図２に示してある。
リングカウンタ７は、図２に示すように、３段のフリップフロップの最終段の出力が初段の入力に帰還するように接続されたものであり、その初段の出力から端子選択パルスＳＥＬ1が発生する。次段の出力から端子選択パルスＳＥＬ2が発生する。そして、最終段の出力から端子選択パルスＳＥＬ3が発生する。
リングカウンタ７は、ロークロックＲＣＬＫ（あるいはリセットコントロールパルスＲＳ）を受けて“１”を次段にビットシフトするので、端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3は、そのうち１つが順番に“１”あるいは“Ｈ”（ＨＩＧＨレベル）になり、残りの２つの端子選択パルスが“０”あるいは“Ｌ”（ＬＯＷレベル）になる。これにより、３個の入力端子の１つに接続されたアナログスイッチＳＷA，ＳＷB，ＳＷCが順番にＯＮになり、残りの２つのアナログスイッチがＯＦＦになる。
なお、リングカウンタ７は、垂直同期信号に相当する１フレームごとに発生するパルスであるロースキャンスタートパルスＲＳＴＰに応じて起動される（図３（ａ）参照）。

マルチプレクサ４０は、３個の入力端子Ａ，Ｂ，Ｃと１個の出力端子Ｄとを持っている。入力端子Ａ，Ｂ，Ｃと出力端子Ｄとの間には入力端子Ａ，Ｂ，Ｃに対応してそれぞれにトランスミッションゲート等のアナログスイッチＳＷA，ＳＷB，ＳＷCがそれぞれ設けられている。出力端子Ｄが各出力端子Ｘa〜Ｘmのうち自己に割当られた出力端子に対応するＤ／Ａ５に接続され、入力端子Ｂが自己に割当られた出力端子に対応する電流源３iに接続され、入力端子Ａ，Ｃがこれに隣接する出力端子に対応する図面における左右の電流源３i-1，３i+1にそれぞれ接続されている。

次に、基準電流切換回路４の動作を中心とした全体的な駆動動作について説明する。
図３（ａ）に示すロースキャンスタートパルスＲＳＴＰに応じてリングカウンタ７の初段には、コントロール回路１２（あるいはＭＰＵ１１）から“１”がセットされる。この“１”が図３（ｂ）に示すロークロックＲＣＬＫに応じて順次各段を循環していく。なお、図３（ｃ）は、リセットコントロールパルスＲＳである。
その結果、図３（ｄ）〜（ｆ）に示すように、ロークロックＲＣＬＫの立上がりに応じて端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3の１つが順次“Ｈ”となり、残りは“Ｌ”となる。
これによりアナログスイッチＳＷA，ＳＷB，ＳＷCの順でこれらのうち１つがロークロックＲＣＬＫに応じて順番にＯＮになり、残りがＯＦＦになる。図３（ｇ）に示す３本分のローライン出力（水平方向１ラインのロー側の走査）に対応して各マルチプレクサ４０の３個の入力端子Ａ，Ｂ，Ｃの１つが順番に選択されて出力端子Ｄに接続される。
すなわち、各マルチプレクサ４a〜４mは、端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3によって同時に入力端子Ａ，Ｂ，Ｃのうちの同じ入力端子の側に一度に切換られる。これにより各マルチプレクサにおいて同じ入力端子が同時に選択される。端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3は、例えば、各マルチプレクサの入力端子をＡ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ…の順に切換えるとすると、これにより各マルチプレクサ４a〜４mが、例えば、電流源３i-1、電流源３i、電流源３i+1，電流源３i-1、電流源３i、電流源３i+1…（ただし、ｉ＝a〜m，３a-1＝３da，３m+1＝３dm）の順で入力側の電流源を順次選択し、この選択が繰り返されることになる。
その結果、基準電流切換回路４は、３本分の水平１ラインのロー側走査（垂直方向走査）を単位として各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応する電流源３iからの基準電流Ｉrと、その両側にある出力端子に対応する電流源３i-1，３i+1からの各基準電流Ｉrとの３つのうち１つを順番に選択して自己に割当てられた出力端子に対応するＤ／Ａ５に選択した基準電流Ｉrを水平１ラインの走査期間＋帰線期間の間、送出する。

なお、ローライン出力は、水平１ライン分のＯＥＬ素子の陰極側を所定の電位に同時に接続するものであり、通常、この出力により、水平１ライン分のＯＥＬ素子の陰極側がグランドＧＮＤに接続されて、リセットコントロールパルスＲＳあるいはリセットパルスによる各出力端子Ｘa〜Ｘmのリセットの後に各電流源３a〜３m，３dａ，３dmから駆動電流がカラムラインの各出力端子に送出される。
なお、水平１ライン分の多数のカラムピンへそれぞれ接続される各出力端子は、カラムピン数が多いので、現在のところは複数のカラムドライバ１０が担うことになる。
ところで、この実施例では、ロークロックＲＣＬＫの立上がりに応じて端子選択パルスＳＥＬ1，ＳＥＬ2，ＳＥＬ3の１つが順次“Ｈ”となり、残りは“Ｌ”となる切換えが行われる。しかし、図３（ｃ）に示すように、リセットコントロールパルスＲＳの立上がりもロークロックＲＣＬＫと同じであるので、ロークロックＲＣＬＫに換えて、リセットコントロールパルスＲＳの立上がりに応じて基準電流切換パルスＳＥＬ（ＳＥＬ1，ＳＥＬ2，ＳＥＬ3）を発生させてもよい。

このように、各Ｄ／Ａ５は、垂直方向走査（ロー側走査）における３本単位のローライン（水平ライン）の走査に応じて各出力端子Ｘa〜Ｘmのうち自己に割当てられた出力端子に対応する電流源３iと自己に隣接する左右の電流源３i-1，３i+1とからそれぞれに基準電流Ｉrを受ける。
その結果、それぞれの出力端子Ｘa〜Ｘmには、垂直方向走査（ロー側走査）における３本単位のローライン（水平ライン）の走査において１水平ラインを単位として時分割で選択された基準電流Ｉｒにより発生した駆動電流が流れる。したがって、基準電流Ｉｒが平時間的に平均化され、出力端子Ｘa〜Ｘmの基準電流Ｉｒにより発生する駆動電流で駆動されるＯＥＬ素子の輝度は、水平３ラインにおけるそれぞれの３つの駆動電流によるそのときどきの輝度むらが時間的に積分されて水平３ラインを単位として輝度むらが平均化された輝度になる。
これにより、この実施例では、出力端子に対応する各基準電流にばらつきがあってもあるいはＤ／Ａの電流変換精度が多少悪くて出力端子相互間の駆動電流にばらつきが生じてもＯＥＬ素子の輝度ばらつきや輝度むらが低減される。
特に、この実施例では、基準電流切換回路４がカレントミラー回路３とＤ／Ａ５との間に設けられている。これにより、切換られる電流値は、基準電流としてμＡ程度の小さな電流値となるので、切換によるノイズはほとんどなく、かつ、切換により発生する無駄な電力消費を低減できる。さらに、切換えられる電流値が小さいことで、トランスミッションゲート等のアナログスイッチＳＷA，ＳＷB，ＳＷCの回路規模は小さくて済む。
その結果、基準電流切換回路４の回路規模を抑えることができる。

ところで、実施例の電流分配回路３は、入力側の基準電流Ｉrと同じ値の基準電流ＩrをＤ／Ａの基準電流として分配しているが、各出力端子対応に分配される基準電流は、基準電流Ｉrを増幅したものであってもよく、必ずしも入力側の基準電流Ｉrと同じ値である必要はない。
また、実施例は、３本のロー側の走査ライン（水平１ライン）を単位として３個の基準電流についてマルチプレクサで選択しているが、選択する個数は、３に限定されるものではなく、複数であれば基準電流値Ｉｒが時間的に平均化され、輝度むらが時間的に積分されて輝度むらを平均化することが可能である。
さらに、実施例では、マルチプレクサの切換えタイミングを水平１ラインを単位としているが、マルチプレクサの切換えは、複数のロー側の走査ラインを単位としてｎ×水平１ラインの期間ごとに行ってもよい。すべてのローラインの走査期間を単位にしてフレーム単位でロースキャンスタートパルスＲＳＴＰに応じてあるいはフレーム単位で垂直同期信号に応じてマルチプレクサの切換えを行うこともできる。したがって、マルチプレクサの切換えは、少なくとも水平１ラインのロー側走査（垂直方向走査）での走査に対応して切換えられればよい。
また、実施例では、リングカウンタ７は、ビット“１”をシフトしているが、リングカウンタ７の各段をオール“１”にリセットしてビット“０”をシフトするようにしてもよい。この場合には“Ｈ”、“Ｌ”が逆になるので、必要に応じてインバータを設けてアナログスイッチＳＷA，ＳＷB，ＳＷCを順次ＯＮにすればよい。
ところで、実施例では、カラムドライバ１０は１個しか示されていないが、水平方向１ライン分の数の有機ＥＬパネルのカラムピンは、複数のカラムドライバ１０の各出力端子に割り振られ、複数のカラムドライバ１０で１個の有機ＥＬパネルのカラム方向の駆動を受け持つ場合が多い。したがって、この発明は、カラムドライバ１０が複数個設けられていてもよいことはもちろんである。

以上説明してきたが、実施例では、Ｒ，Ｇ，Ｂについての回路は記載していないが、この発明は、Ｒ，Ｇ，Ｂに対応して基準電流設定回路２、電流分配回路３、基準電流切換回路４、Ｄ／Ａ変換回路（Ｄ／Ａ）５、出力段電流源６が設けられていてもよいことはもちろんである。
また、この発明は、基準電流についてロー側走査に応じて時間的に平均化するものであるので、パッシブマトリックス型の有機ＥＬパネルに限定されることなく、駆動電流でピクセル回路のコンデンサを充電するアクティブマトリックス型の有機ＥＬパネルについても適用できることはもちろんである。
さらに、出力段電流源は、電流吐き出し型のものに限定されるものではなく、電流シンク型のものであってもよいことももちろんである。

図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバにおける基準電流切換回路を中心とするブロック図である。 図２は、基準電流切換回路におけるマルチプレクサとリングカウンタとの接続関係の説明図である。 図３は、基準電流切換処理のタイミング信号の説明図である。 図４は、有機ＥＬパネルのカラムドライバを中心とする全体的なブロック図である。

符号の説明

１…基準電流発生回路、２…基準電流生成回路、
３…電流分配回路、４…基準電流切換回路、
５…Ｄ／Ａ変換回路（Ｄ／Ａ）、６…出力段電流源、
７…リングカウンタ、８…レジスタ、
１０…カラムＩＣドライバ、
１１…ＭＰＵ、１２…コントロール回路、
４a〜４m，４ｄa，４ｄm，４０…マルチプレクサ。

Claims (8)

1. 駆動電流あるいはその基礎となる電流を有機ＥＬパネルの多数のカラムピンあるいは端子ピンにそれぞれ接続される各出力端子対応に発生して前記有機ＥＬパネルを電流駆動する有機ＥＬ駆動回路において、
   各前記出力端子に対応して設けられ所定の電流を各前記出力端子対応にそれぞれ発生する多数の電流発生回路と、
   各前記出力端子に対応して設けられ各前記出力端子対応に各前記電流発生回路からそれぞれに前記所定の電流を受けて前記駆動電流あるいはその基となる電流を各前記出力端子対応にそれぞれ発生する多数の電流源と、
   各前記出力端子に対応して設けられた各前記電流発生回路と各前記電流源との間に各前記出力端子に対応にそれぞれ設けられた多数の選択回路とを備え、
   各前記選択回路が自己が割当てられた前記出力端子に対応する前記電流発生回路の前記所定の電流か、この電流発生回路に隣接する前記出力端子に対応する前記電流発生回路からの前記所定の電流かのいずれかをロー側走査あるいは走査線走査に対応して選択するものであって、
   前記多数の電流発生回路は、基準電流を受けてこれと実質的に同じかあるいはこれを電流増幅した電流をそれぞれの各前記出力端子対応に分配して出力するカレントミラー回路の電流分配回路で構成され、前記多数の電流発生回路における前記所定の電流は、各前記出力端子対応に分配された前記カレントミラー回路の出力側トランジスタの出力電流であり、さらに、前記基準電流を発生する基準電流発生回路を有し、各前記出力端子のうちの最初の出力端子と最後の出力端子にそれぞれ隣接して前記カレントミラー回路の出力側トランジスタによるダミーの電流発生回路がそれぞれ設けられ、それぞれの前記ダミーの電流発生回路の前記所定の電流が前記最初の出力端子と前記最後の出力端子に対応する前記選択回路の少なくともｎ個の入力（ただしｎは２以上の整数）の１つにそれぞれ入力される有機ＥＬ駆動回路。
2. さらに、水平１ラインの前記ロー側走査に対応して所定の制御信号を発生して前記選択回路の選択を切換える制御回路を有し、各前記選択回路は、前記自己に割当てられた出力端子とこれに隣接する前記出力端子とに対応するそれぞれの前記電流発生回路からそれぞれに前記所定の電流を受けこれら受けた前記所定の電流のいずれか１つを前記所定の制御信号に応じて選択して前記自己に割当てられた出力端子に対応する前記電流源に供給する請求項１記載の有機ＥＬ駆動回路。
3. この有機ＥＬ駆動回路はドライバＩＣであって、各前記選択回路は、前記ｎ個の入力と１個の出力とを有し前記ｎ個の入力のそれぞれが前記自己に割当てられた出力端子と前記これに隣接する出力端子とに対応するそれぞれの前記電流発生回路からそれぞれに前記所定の電流値を受け、前記１個の出力が前記ｎ個の入力のうちのいずれかに入力された前記所定の電流を前記自己が割当てられた出力端子に対応する前記電流源に供給するものであり、前記所定の制御信号に応じて前記ｎ個の入力のうちの１つを選択する請求項２記載の有機ＥＬ駆動回路。
4. 前記電流分配回路は、入力側トランジスタと前記出力側トランジスタとの比が１：ｍ（ただしｍは前記出力端子の数かそれ以上の整数）のカレントミラー回路で構成され、前記多数の電流発生回路が多数の前記出力側トランジスタにそれぞれ割当てられ、前記入力側トランジスタに前記基準電流を受けて多数の前記出力側トランジスタに前記所定の電流をそれぞれに発生し、各前記選択回路の前記ｎ個の入力の少なくとも３個は、前記自己が割当てられた出力端子とこの出力端子に隣接する両側の前記出力端子とにそれぞれ対応して設けられた前記出力側トランジスタから出力される電流を前記所定の電流値としてそれぞれ受ける請求項３記載の有機ＥＬ駆動回路。
5. 前記ｎは３であり、前記選択回路は、各前記出力端子対応に設けられた３入力−１出力のマルチプレクサを有し、前記所定の制御信号は、各前記マルチプレクサにそれぞれ送出され、水平３ライン分のロー側走査を単位として繰り返して発生する請求項４記載の有機ＥＬ駆動回路。
6. 各前記電流源は、Ｄ／Ａ変換回路と前記駆動電流を出力する出力段電流源とからなり、前記Ｄ／Ａ変換回路は、前記自己が割当てられた出力端子に対応する前記選択回路により選択された前記所定の電流と表示データとを受けてアナログ変換電流を発生してこれにより前記出力段電流源を駆動する請求項５記載の有機ＥＬ駆動回路。
7. 前記制御回路は、ｎ段のリングカウンタを有し、前記ｎ段の初段から最終段にビット“１”あるいはビット“０”をシフトすることで前記所定の制御信号を発生する請求項６記載の有機ＥＬ駆動回路。
8. 請求項１〜７のうちのいずれか１項記載の有機ＥＬ駆動回路と前記有機ＥＬパネルとを有する有機ＥＬ表示装置。

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