JP2003228333A - 駆動回路及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、多結晶ＴＦＴを用いて絶縁表面を
有する基板上に作製され、且つ、出力電流のばらつきを
抑えた駆動回路（制御電流出力回路）を提供することを
課題とする。 【解決手段】 多結晶ＴＦＴによって形成されたｍ個の
準制御電流出力回路が、それぞれ出力する電流は、ばら
つきを有する。本発明では、制御電流出力回路のｎ（ｎ
はｍ以下の自然数）個の出力端子より、これらｍ個の準
制御電流出力回路の出力電流の平均値が出力されるよう
にする。例えば、制御電流出力回路のｎ（ｎはｍ以下の
自然数）個の出力端子から、これらｍ個の準制御電流出
力回路の出力電流を、順に入れ替えて出力する。こうし
て、出力電流のばらつきを抑えた駆動回路を提供するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁表面上に形成
される半導体集積回路に関する。また、前記半導体集積
回路を駆動回路として有し、絶縁表面上に発光素子が設
けられた表示装置に関する。特に、前記駆動回路を有
し、マトリクス状に複数の画素が配置され、画素毎にス
イッチング素子及び発光素子が配置されたアクティブマ
トリクス型の表示装置に関する。

【０００２】

【従来の技術】複数の画素を有し、前記複数の画素毎に
スイッチング素子及び発光素子を配置した、アクティブ
マトリクス型表示装置が応答性に優れ、低電圧で動作
し、また視野角が広い等の利点を有するため、次世代の
フラットパネルディスプレイとして注目されている。

【０００３】なお、発光素子とは、流れる電流に応じた
輝度で発光する素子を示すものであり、OLED（Organic
Light Emitting Diode）素子や、電界放出（FE:Field E
mission）素子及びMIM（Metal-Insulator-Metal）型素
子に代表される電子源素子を用いた素子等が挙げられ
る。

【０００４】発光素子の構成は、陽極と、陰極と、陽極
と陰極に間に挟まれた有機化合物を含む層（以下、単に
有機化合物層と表記する）とを有している。そして、陽
極と陰極間に電圧を印加することによって、発光素子は
発光する。なお発光素子を発光させることを、発光素子
を駆動させるとも表記する。

【０００５】この有機化合物層は通常、積層構造であ
り、代表的には、コダック・イーストマン・カンパニー
のTangらが提案した「正孔輸送層／発光層／電子輸送
層」という積層構造が挙げられる。また他にも、陽極上
に正孔注入層／正孔輸送層／発光層／電子輸送層、又は
正孔注入層／正孔輸送層／発光層／電子輸送層／電子注
入層の順に積層する構造でも良い。発光層に対して蛍光
性色素等をドーピングしても良い。そして有機化合物層
に、一対の電極（陽極及び陰極）から所定の電圧をかけ
ると、発光層においてキャリアの再結合が起こって発光
する。

【０００６】このときの発光素子の発光輝度は、発光素
子の電極間（陽極と陰極間）を流れる電流に比例する。
そのため、各画素の発光素子を流れる電流を、画素部へ
入力される電流（以下、制御電流と呼ぶ）によって制御
する方式の画素構成が提案されている。この画素構成を
電流制御型の画素と表記する。

【０００７】以上のような電流制御型の画素回路は、例
えば特許文献１に記載されている。

【０００８】

【特許文献１】特開2001-147659号公報

【０００９】また図７に、アクティブマトリクス型の表
示装置であって電流制御型の画素の構成の一例を説明す
る。

【００１０】図７に示すように画素構成は、信号線７０
１と、走査線７０２と、電源線７０３と、配線７１０
と、発光素子７０９と、スイッチング用のトランジスタ
（スイッチングトランジスタ）７０４、電流保持用のト
ランジスタ（電流保持トランジスタ）７０５、カレント
ミラー回路を構成するトランジスタ（カレントトランジ
スタ）７０６、カレントミラー回路を構成し、発光素子
の駆動用のトランジスタ（駆動トランジスタ）７０７
と、保持容量７０８と、を有する。

【００１１】スイッチングトランジスタ７０４のソース
電極又はドレイン電極の一方は、信号線７０１に接続さ
れ、他方は、カレントトランジスタ７０６のドレイン電
極、及び電流保持トランジスタ７０５のソース電極又は
ドレイン電極の一方に接続され、スイッチングトランジ
スタ７０４のゲート電極は走査線７０２に接続されてい
る。

【００１２】またカレントトランジスタ７０６のソース
電極は、電源線７０３に接続されている。電流保持トラ
ンジスタ７０５のソース電極又はドレイン電極のうちス
イッチングトランジスタ７０４と接続されていない側
は、保持容量７０８の一方の電極と、カレントトランジ
スタ７０６のゲート電極と、駆動トランジスタ７０７の
ゲート電極とに接続されている。

【００１３】保持容量７０８の電流保持トランジスタ７
０５と接続されていない側は、電源線７０３に接続され
ている。駆動トランジスタ７０７のソース電極は、電源
線７０３に接続され、ドレイン電極は発光素子７０９の
一方の電極に接続されている。

【００１４】次に、図７に示した構成の画素へ映像信号
が入力され、発光素子が発光する駆動方法（動作方法）
について説明する。なお、画素に入力される映像信号と
しては、画素の表現する輝度に応じた電流値を有する電
流（信号電流）が入力される。図７に示したような構成
の画素では、各画素の発光素子を流れる電流を制御する
電流（制御電流）が映像信号（信号電流）に相当する。

【００１５】走査線７０２に信号が入力され、スイッチ
ングトランジスタ７０４がオンの状態となると、信号線
７０２より入力された信号電流が、画素に入力される。
この際、配線７１０に入力された信号によって、電流保
持トランジスタ７０５は導通状態となっている。

【００１６】信号電流を画素に入力した後十分に時間が
経過すると、信号電流がカレントトランジスタ７０６の
ソース・ドレイン間を流れるようになる。この際、保持
容量７０８には、カレントトランジスタ７０６が、ドレ
イン電流として信号電流を流すためのゲート電圧（ゲー
ト・ソース間電圧）が保持される。その後、配線７１０
の信号が変化し、電流保持トランジスタ７０５が非導通
状態となる。

【００１７】そして、カレントトランジスタ７０６と駆
動トランジスタ７０７の特性が等しい場合、カレントト
ランジスタ７０６のドレイン電流と、駆動トランジスタ
７０７のドレイン電流は等しい。このとき、電源線７０
３より駆動トランジスタ７０７を介して、入力された信
号電流に等しい電流が発光素子７０９に入力される。こ
うして、発光素子７０９は信号電流に対応した輝度で発
光する。

【００１８】なお、信号電流が画素に入力されなくなっ
た後も、保持容量７０８に保持された電圧によって、駆
動トランジスタ７０７は信号電流に等しい電流を流し続
ける。

【００１９】図８は、図７に示したような電流制御型の
画素を有する、アクティブマトリクス型の表示装置の構
成を示すブロック図である。

【００２０】図８において、絶縁表面を有する基板（以
下、画素基板と呼ぶ）８０１上に設けられた、画素部８
０４と、画素部８０４の各画素の走査線に信号を入力す
る走査線駆動回路８０３ａ、８０３ｂと、画素部８０４
の各画素の信号線に信号を入力する信号線駆動回路８０
２とを有している。また、信号線駆動回路８０２はＬＳ
Ｉチップ８０６等から形成され、ＬＳＩチップ８０６は
ＴＡＢ８０５によって画素基板８０１上に貼り付けられ
ている。

【００２１】なお図７に示すような電流制御型の画素に
おいて、制御電流を入力する駆動回路を制御電流出力回
路と表記する。図８に示した構成の表示装置において
は、制御電流出力回路が信号線駆動回路に相当する。

【００２２】また、制御電流出力回路から出力される制
御電流が画素部供給される配線を制御電流線と表記す
る。図７に示した画素部では、制御電流線が信号線７０
１に相当する。

【００２３】

【発明が解決しようとする課題】図８に示すように、電
流制御型の画素に制御電流を入力する駆動回路（制御電
流出力回路）は、単結晶基板上のＬＳＩチップから形成
される。そして制御電流出力回路が形成された単結晶基
板は、画素基板と、ＴＡＢ等を用いて貼り付けられる。
こうして、画素部と制御電流出力回路との電気的接続が
とられる。

【００２４】そのため、制御電流出力回路を貼り付ける
際ののりしろの面積が必要であり、表示装置の小型化が
困難となってしまった。また、電気的接続がとられた制
御電流出力回路と、画素部との配線抵抗や配線容量が大
きくなるため、表示装置の低消費電量化が難しかった。

【００２５】そこで、制御電流出力回路をポリシリコン
トランジスタ（多結晶シリコントランジスタ）を用いて
画素基板上に一体形成することが望まれる。更に、制御
電流出力回路をポリシリコントランジスタで形成するこ
とにより、駆動周波数を高く設定することが可能とな
る。

【００２６】しかし、ポリシリコントランジスタを用い
て作製された制御電流出力回路は、チャネル形成領域の
結晶性のばらつき等の影響によって、出力電流のばらつ
きが大きいという問題がある。ここで前述のように、発
光素子は、流れる電流に比例した輝度で発光する。その
ため、制御電流が画素間でばらつくと、画素の発光素子
の輝度のばらつき（以下、表示ムラともいう）となって
現れ問題となってしまう。

【００２７】そこで、本発明は、出力電流のばらつきが
抑えられたポリシリコントランジスタを用いて作製され
た制御電流出力回路を提供することを課題とする。

【００２８】また、本発明の制御電流出力回路を用いる
ことで、小型化、低消費電量化が可能な表示装置、及び
前記表示装置を用いた電子機器を提供することを課題と
する。

【００２９】

【課題を解決するための手段】本発明の駆動回路（制御
電流出力回路）の構成を以下に説明する。

【００３０】制御電流出力回路は、制御電流出力回路に
入力された基準電流に対応して、ほぼ同じ電流値の電流
を出力するｍ（ｍは自然数）個の電流出力回路（電流源
回路とも呼び、以下、準制御電流出力回路と表記する）
を有する。これらｍ個の準制御電流出力回路は、それぞ
れポリシリコントランジスタ（具体的には多結晶半導体
膜を有するＴＦＴ：多結晶ＴＦＴ）を有する。

【００３１】そして本発明は、ｍ個の準制御電流出力回
路から、制御電流出力回のｎ（ｎはｍ以下の自然数）個
の出力配線（以下、出力端子と表記する）へ出力される
出力電流を平均化して出力されるようにする。

【００３２】例えば、これらｍ個の準制御電流出力回路
から、ｎ個の出力端子へ出力される出力電流を、順に切
り換えて出力する。

【００３３】つまり、これらｍ個の準制御電流出力回路
に接続される出力端子と、ｎ個の出力端子と、の接続の
組み合わせを一定期間毎に切り換える。

【００３４】すなわち、ある一定期間では、ｎ個の出力
端子が、ｍ個の準制御電流出力回路の出力端子のうち、
それぞれ異なる１つの出力端子と接続される構成であれ
ばよい。

【００３５】具体的には、ｎ個の出力端子のうち第１の
出力端子と、第２の出力端子と、第１の準制御電流出力
回路と、第２の準制御電流出力回路とを有する制御電流
出力回路において、第１の出力端子と第１の準制御電流
出力回路の出力端子とが接続し、第２の出力端子と第２
の準制御電流出力回路の出力端子とが接続している状態
と、第１の出力端子と第２の準制御電流出力回路の出力
端子とが接続し、第２の出力端子と第１の準制御電流出
力回路の出力端子とが接続している状態とを選択する手
段を有する。

【００３６】上記構成によって、２つの準制御電流出力
回路の出力電流が時間的に平均化された状態で第１の出
力端子及び第２の出力端子から出力される。

【００３７】このようにして、制御電流出力回路がｎ個
の制御電流線に出力する出力電流（制御電流）は、時間
的に平均化される。

【００３８】従って、出力電流のばらつきを抑えた駆動
回路（制御電流出力回路）を提供することができる。そ
して、本発明の駆動回路（制御電流出力回路）を用いた
表示装置では、制御電流のばらつきによる画素の表示ム
ラを視覚的に低減することができる。

【００３９】更に本発明は、多結晶ＴＦＴを用いて絶縁
表面を有する基板上に作製された制御電流出力回路を、
画素部が形成された基板上に一体形成することができ
る。よって、小型化、低消費電量化が可能な表示装置を
提供することができる。

【００４０】なお、本発明の表示装置は制御電流出力回
路を複数有して信号線駆動回路を構成してもよく、複数
の制御電流出力回路が出力する制御電流の電流値は、異
なっていてもよい。また、複数の制御電流出力回路に入
力する、基準電流は等しくてもよい。

【００４１】なお、本発明の表示装置を構成する複数の
画素は、それぞれ発光素子を有するが、発光素子は、Ｏ
ＬＥＤ素子でも、電子源素子を利用した素子等でもよ
い。

【００４２】なお本発明において、発光素子は、一重項
励起子からの発光（蛍光）を利用するものでも、三重項
励起子からの発光（燐光）を利用するものでも良い。

【００４３】また、発光素子の有機化合物層としては、
低分子材料、高分子材料、中分子材料のいずれの材料で
あってもよい。なお、中分子材料とは、昇華性を有さ
ず、連鎖する分子の長さが、１０μｍ以下のものであ
る。また有機化合物層は無機材料を含む層と有機材料を
含む層との積層体を用いてもよい。具体的には、電荷輸
送層や電荷注入層として炭化珪素等の無機材料を用いる
ことがある。

【００４４】

【発明の実施の形態】（実施の形態１）本発明の制御電
流出力回路及びそれを用いた表示装置について、以下に
説明する。

【００４５】図１は、本発明の制御電流出力回路の構成
例を示す図である。なお本実施の形態では、制御電流出
力回路の４個の出力端子（出力端子部）から、４個の準
制御電流出力回路１１０２＿１〜１１０２＿４の出力電
流を順に切り換えて出力する構成の制御電流出力回路１
１００を例に示す。

【００４６】図１において、制御電流出力回路１１００
は、切り換え回路１１０１と、準制御電流出力回路１１
０２（１１０２＿１〜１１０２＿４）とによって構成さ
れている。

【００４７】準電流出力回路１１０２＿１〜１１０２＿
４は、トランジスタ１１１２＿１〜１１１２＿４を有し
ており、準制御電流出力回路１１０２＿１〜１１０２＿
４の出力端子（第１の端子）Ｃ１〜Ｃ４は、トランジス
タ１１１２＿１〜１１１２＿４それぞれのドレイン端子
に相当する。トランジスタ１１１２＿１〜１１１２＿４
のゲート電極は、基準トランジスタ１１１０のゲート電
極と接続されている。基準トランジスタ１１１０のゲー
ト電極とドレイン端子（電極）は接続され、ソース・ド
レイン間に、基準電流源回路１１１１より入力される基
準電流Ｉ０が流れる。

【００４８】なお、基準トランジスタ１１１０のソース
端子（電極）の電位と、トランジスタ１１１２＿１〜１
１１２＿４のソース端子の電位とは、等しく保たれる。
図１に示した構成では、基準トランジスタ１１１０のソ
ース端子と、トランジスタ１１１２＿１〜１１１２＿４
のソース端子は電源線１１２０に接続され、同じ電位が
与えられている。

【００４９】こうして、基準トランジスタ１１１０のゲ
ート電圧と、トランジスタ１１１２＿１〜１１１２＿４
のゲート電圧は等しく保たれ、トランジスタ１１１２＿
１〜１１１２＿４は、それぞれドレイン電流として、電
流I１〜I４を流す。このとき、トランジスタ１１１２＿
１〜１１１２＿４の電流特性が揃っていれば、電流I１
〜I４の電流値は等しい。しかし、トランジスタ１１１
２＿１〜１１１２＿４は多結晶ＴＦＴであるため、実際
には、電流I１〜I４はばらついてしまう。そこで切り換
え回路１１０１により電流I１〜I４を切り換えて出力す
る。

【００５０】なお、基準トランジスタ１１１０の電流特
性と、トランジスタ１１１２＿１〜１１１２＿４の電流
特性とは、必ずしも同じである必要はない。つまり、基
準トランジスタ１１１０とトランジスタ１１１２（トラ
ンジスタ１１１２＿１〜１１１２＿４のうちのどれかを
示す）に、同じゲート電圧を印加した場合に、流れるド
レイン電流が所定の電流比となるように設計者が設定す
ることが可能である。ただし、移動度や、閾値電圧等の
特性は揃っていることが望まれる。

【００５１】例えば、基準トランジスタ１１１０のゲー
ト長をＬ₀、ゲート幅をＷ₀とする。トランジスタ１１１
２＿１のゲート長をＬ₁、ゲート幅をＷ₁とする。Ｌ₀／
Ｗ₀：Ｌ₁／Ｗ₁を１：２とすることによって、電流I１
を、基準電流I０の１／２程度とすることができる。

【００５２】また、基準トランジスタ１１１０と、トラ
ンジスタ１１０２＿１〜１１０２＿４は、ｎチャネル型
ＴＦＴでも、ｐチャネル型ＴＦＴでもどちらでもかまわ
ないが、基準トランジスタ１１１０と、トランジスタ１
１０２＿１〜１１０２＿４との極性は同じでなくてはな
らない。

【００５３】なお、本発明の制御電流出力回路は、これ
に限定されない。ｍ（ｍは自然数）個の準電流出力回路
と、前記ｍ個の準電流出力回路から一つを選択するｎ
（ｎはｍ以下の自然数）個の切り換え手段とを含み、前
記ｎ個の切り換え手段のそれぞれは、一定期間毎に、前
記ｍ個の準電流出力回路の選択先を変える機能を有して
いてもよい。

【００５４】次に、切り換え回路１１０１の構成につい
て説明する。切り換え回路１１０１は、切り換え手段で
あるスイッチＳＷ１〜ＳＷ４と、端子（第２の端子）１
〜４を一つの群とする複数の端子群によって構成され
る。

【００５５】スイッチＳＷ１〜ＳＷ４はそれぞれ、各端
子群の端子１〜４を順に選択する（但し、実際は端子で
はなくスイッチに接続される配線が選択される）。ここ
で、あるスイッチＳＷｐ（ｐは、１〜４の自然数）にお
いて、端子群から端子ｑ（ｑは、１〜４の自然数）が選
択されている場合は、ＳＷｐ以外のその他のスイッチも
他の端子群の端子ｑが選択されている。

【００５６】ここで、端子１〜４は、それぞれ異なる準
制御電流出力回路１１０２＿１〜１１０２＿４の出力端
子Ｃ１〜Ｃ４と接続されている。また、４本の制御電流
線ＣＳ１〜ＣＳ４に対応する４組の端子１〜４におい
て、同じ番号で示す端子は、それぞれ異なる準制御電流
出力回路１１０２＿１〜１１０２＿４の出力端子Ｃ１〜
Ｃ４と接続されている。

【００５７】次に、切り換え手段であるスイッチＳＷ１
〜ＳＷ４の具体的な回路構成の例を、図２に示す。な
お、図２において、図１と同じ部分は同じ符号を用いて
示す。

【００５８】図２において、スイッチＳＷ１〜ＳＷ４は
それぞれ、４つのスイッチによって構成される。４つの
スイッチは、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに
入力される信号によって、端子１〜４を順に選択し、制
御電流線ＣＳ１〜ＣＳ４と接続する。

【００５９】なお、配線Ａｑ（ｑは、１〜４の自然数）
に入力される信号の極性が反転した信号が、配線Ａｑｂ
に入力される。

【００６０】次に、図１及び図２で示した構成の制御電
流出力回路の駆動方法を説明する。図３には、制御電流
出力回路の駆動方法を示すタイミングチャートを示す。

【００６１】図３に示すＡ１〜Ａ４及びＡ１ｂ〜Ａ４ｂ
は、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに入力され
る信号の電位を示す。またフレーム期間Ｆ１〜Ｆ４は、
１フレーム期間を順に示す。なお、１フレーム期間と
は、表示装置が1画像を表示する期間である。1フレーム
期間は、通常、人間の目がちらつきを感じない様に、１
／６０秒程度に設定されている。

【００６２】第１のフレーム期間Ｆ１において、配線Ａ
１及び配線Ａ１ｂに信号が入力され、ＳＷ１〜ＳＷ４に
おいてそれぞれ、端子１が選択される。

【００６３】第２のフレーム期間Ｆ２において、配線Ａ
２及び配線Ａ２ｂに信号が入力され、ＳＷ１〜ＳＷ４に
おいてそれぞれ、端子２が選択される。

【００６４】同様の動作を繰り返し、フレーム期間Ｆ１
〜Ｆ４が終了する。こうして、ＳＷ１〜ＳＷ４は、それ
ぞれ端子１〜端子４を順に選択する。

【００６５】こうして、上記のように切り換え回路１１
０１を操作することによって、制御電流線ＣＳ１〜ＣＳ
４の出力電流の電流値の時間的な平均値は同じとなる。

【００６６】このように、制御電流線ＣＳ１〜ＣＳ４に
出力される電流は、時間的に平均化され出力される。よ
って、上記構成の制御電流出力回路１１００を表示装置
に用いることによって、制御電流のばらつきによる画素
の表示ムラを、視覚的に低減することができる。

【００６７】なお、図３に示したタイミングチャートで
は、１フレーム期間毎に、各スイッチＳＷ１〜ＳＷ４そ
れぞれを順に切り換え、端子１〜端子４を順に選択する
構成とした。上記駆動方法では、あるスイッチＳＷｑ
（ｑは、１〜４の自然数）において、端子１が選択され
る期間と、端子２が選択される期間と、端子３が選択さ
れる期間と、端子４が選択される期間とは、同じ長さに
設定されている。

【００６８】しかし、本発明はこれに限定されない。任
意の長さの期間毎に、スイッチＳＷ１〜ＳＷ４を切り換
える構成とすることができる。例えば、２フレーム期間
毎に、各スイッチＳＷ１〜ＳＷ４をそれぞれ切り換え、
端子１〜端子４を順に選択する構成とすることも可能で
ある。

【００６９】また１フレームを複数のサブフレームに分
け階調表示を行う場合、サブフレーム毎にスイッチＳＷ
１〜ＳＷ４を切り換えてもよい。但しこのとき、画素に
信号を書き込む期間以外に、スイッチを切り換える必要
がある。つまり、１フレームはサブフレーム期間ＳＦ
１、ＳＦ２、…、ＳＦｍを有し、前記ｍ個のサブフレー
ム期間ＳＦ１、ＳＦ２、…ＳＦｍは、それぞれ書き込み
期間Ｔａ１、Ｔａ２、…、Ｔａｍと表示期間Ｔｓ１、Ｔ
ｓ２、…、Ｔｓｍとを有し、表示期間Ｔｓ１、Ｔｓ２、
…、Ｔｓｍのいずれかにおいて、スイッチを切り換えて
もよい。

【００７０】なお、図１や図２においては、４本の制御
電流線に対応する制御電流出力回路のみを代表で示し
た。しかし実際の表示装置では、各画素に制御電流を入
力する全ての制御電流線を、複数の組に分割し、それぞ
れの組において、図１と同様の構成の制御電流出力回路
より制御電流が出力される構成とすればよい。

【００７１】図１５（Ａ）に、表示装置の各画素に制御
電流を入力する全ての制御電流線ＣＳ１〜ＣＳｘを、複
数の組（第１組〜第ｒ（ｒは自然数）組）に分割し、そ
れぞれの組において、図１に示した制御電流出力回路１
１００と同様の構成の、制御電流出力回路１１００＿Ｂ
１〜１１００＿Ｂｒを配置した構成示す。

【００７２】なお、制御電流出力回路１１００＿Ｂ１〜
１１００＿Ｂｒそれぞれの構成及び駆動方法は、図１や
図２で示した構成及び図３で示した駆動方法と同様であ
るので、ここでは説明は省略する。

【００７３】図１５（Ａ）の構成において、複数の組の
制御電流線それぞれに対応する制御電流出力回路１１０
０＿Ｂ１〜１１００＿Ｂｒにおいて、基準電流Ｉ０は、
共通の基準電流源回路から入力される構成としてもよ
い。更に、制御電流出力回路１１００＿Ｂ１〜１１００
＿Ｂｒにおいて、基準トランジスタを共有する構成とし
てもよい。

【００７４】図１５（Ｂ）に、図１５（Ａ）に示した構
成において、制御電流出力回路１１００＿Ｂ１〜１１０
０＿Ｂｒにおいて、共有の基準電流源回路１１１１及び
基準トランジスタ１１１０を有する構成を示す。

【００７５】なお、制御電流出力回路１１００＿Ｂ１〜
１１００＿Ｂｒにおいて、図１と同じ部分は、同じ符号
を用いて示す。

【００７６】図１５（Ｂ）において、制御電流出力回路
１１００＿Ｂ１を構成する、準制御電流出力回路１１０
２＿１〜１１０２＿４のトランジスタ１１１２＿１〜１
１１２＿４と、制御電流出力回路１１００＿Ｂ２を構成
する、準制御電流出力回路１１０２＿１〜１１０２＿４
のトランジスタ１１１２＿１〜１１１２＿４は、そのソ
ース端子は電源線１１２０に接続され、そのゲート電極
は基準トランジスタ１１１０のゲート電極と接続されて
いる。

【００７７】なお図１５（Ｂ）においては、第１組の制
御電流線ＣＳ１〜ＣＳ４に対応する制御電流出力回路１
１００＿Ｂ１と、第２組の制御電流線ＣＳ５〜ＣＳ８に
対応する制御電流出力回路１１００＿Ｂ２とを代表で示
したが、全ての制御電流出力回路１１００＿Ｂ１〜１１
００＿Ｂｒの、準制御電流出力回路１１０２＿１〜１１
０２＿４を構成するトランジスタ１１１２＿１〜１１１
２＿４は、そのソース端子は電源線１１２０に接続さ
れ、そのゲート電極は基準トランジスタ１１１０のゲー
ト電極と接続されている。

【００７８】こうして、共有の基準トランジスタ１１１
０のゲート電圧と等しい電圧が、全ての制御電流出力回
路１１００＿Ｂ１〜１１００＿Ｂｒの、準制御電流出力
回路１１０２＿１〜１１０２＿４を構成するトランジス
タ１１１２＿１〜１１１２＿４のゲート電圧として印加
される。

【００７９】なお、制御電流出力回路１１００＿Ｂ１〜
１１００＿Ｂｒにおいて、切り換え回路１１０１の駆動
タイミングを同じとすることも可能である。つまり、図
１に示した切り換え回路１１０１を構成するスイッチＳ
Ｗ１〜ＳＷ４が、端子１〜端子４を選択するタイミング
を、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒ
全ての切り換え回路１１０１において同じとすることが
できる。

【００８０】例えば、切り換え回路１１０１の構成とし
て、図２と同様の構成を用いた場合を例に挙げる。この
とき、切り換え回路１１０１の配線Ａ１〜Ａ４及び配線
Ａ１ｂ〜Ａ４ｂを、制御電流出力回路１１００＿Ｂ１〜
１１００＿Ｂｒ全ての切り換え回路１１０１において共
有する構成とする。

【００８１】こうして、図３に示したように、配線Ａ１
〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに信号を入力し、切り換
え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、
端子１〜端子４を選択するタイミングを、制御電流出力
回路１１００＿Ｂ１〜１１００＿Ｂｒ全ての切り換え回
路１１０１において同じとすることができる。

【００８２】上記構成によって、表示装置の画素部（複
数の画素が設けられる領域）に形成された全ての制御電
流線ＣＳ１〜ＣＳｘに、時間的に平均化された制御電流
を出力することができる。こうして、表示装置が有する
各画素の発光素子の輝度の視覚的なばらつきを低減する
ことができる。

【００８３】（実施の形態２）本実施の形態では、実施
の形態１において示した構成とは異なる制御電流出力回
路の構成について、図１４を用いて説明する。

【００８４】図１４において、本実施の形態の制御電流
出力回路１４４０は、制御電流出力回路１１００を有
し、制御電流出力回路１１００の出力端子Ｑ１〜Ｑ４よ
り出力される出力電流は、４つの制御電流出力回路１４
００＿１〜１４００＿４に基準電流として入力されるこ
とを特徴とする。そして、制御電流出力回路１４００＿
１〜１４００＿４より、制御電流線ＣＳ１〜ＣＳ１６に
制御電流が出力される。

【００８５】このように、基準電流を切り換えて制御電
流出力回路１４００＿１〜１４００＿４に供給すること
により、出力電流のばらつきをさらに低減することがで
きる。

【００８６】なお、制御電流出力回路１１００や制御電
流出力回路１４００＿１〜１４００＿４の構成及び駆動
方法は、実施の形態１において、図１や図２に示した構
成及び図３に示した駆動方法と同様とすることができ
る。

【００８７】なお、図１４において、制御電流出力回路
１１００は、４つ準制御電流出力回路１１０２＿１〜１
１０２＿４の出力電流を、切り換え回路１１０１によっ
て一定期間毎に順に入れ換え、４つの出力端子Ｑ１〜Ｑ
４より出力する構成としたが、本発明はこれに限定され
ない。

【００８８】図１４における制御電流出力回路１１００
は、ｍ（ｍは自然数）個の準電流出力回路と、前記ｍ個
の準電流出力回路から一つを選択するｎ（ｎはｍ以下の
自然数）個の切り換え手段とを含み、前記ｎ個の切り換
え手段のそれぞれは、一定期間毎に、前記ｍ個の準電流
出力回路の選択先を変える機能を有していればよい。

【００８９】また、図１４において、制御電流出力回路
１４００＿１〜１４００＿４はそれぞれ、４つの準制御
電流出力回路の出力電流を、切り換え回路１４０１によ
って、一定期間毎に順に入れ換え、４つの出力端子よ
り、４本の制御電流線に出力する構成としたが、本発明
はこれに限定されない。

【００９０】図１４における制御電流出力回路１４００
＿１〜１４００＿４はそれぞれ、f（fは自然数）個の準
電流出力回路と、前記f個の準電流出力回路から一つを
選択するｅ（ｅはf以下の自然数）個の切り換え手段と
を含み、前記ｅ個の切り換え手段のそれぞれは、一定期
間毎に、前記f個の準電流出力回路の選択先を変える機
能を有していればよい。

【００９１】なお、図１４においては、１６本の制御電
流線ＣＳ１〜ＣＳ１６に対応する制御電流出力回路１４
４０のみを説明した。しかし実際の表示装置では、各画
素に制御電流を入力する、全ての制御電流線を、複数の
組に分割し、いくつかの組毎に、図１４と同様の構成の
制御電流出力回路１４４０より制御電流が出力される構
成とすればよい。

【００９２】図１６（Ａ）に、表示装置の各画素に制御
電流を入力する全ての制御電流線ＣＳ１〜ＣＳｘを、複
数の組（第１組〜第ｒ（ｒは自然数）組）に分割し、４
つの組毎に、図１６に示した制御電流出力回路１４４０
と同様の構成の制御電流出力回路１４４０＿１〜１４４
０＿ｒ／４を配置した構成示す。

【００９３】制御電流出力回路１４４０＿１〜１４４０
＿ｒ／４それぞれの構成は、図１４で示した制御電流出
力回路１４４０の構成と同様である。例えば、図１６
（Ａ）において、各制御電流出力回路１４４０＿１の制
御電流出力回路１４００＿Ｂ１〜１４００＿Ｂ４は、図
１４における制御電流出力回路１４００＿１〜１４００
＿４に相当し、制御電流出力回路１１００＿１は、図１
４における制御電流出力回路１１００に相当する。

【００９４】図１６（Ａ）の構成において、複数の組の
制御電流線それぞれに対応する制御電流出力回路１４４
０＿１〜１４４０＿ｒ／４において、基準電流Ｉ０は、
共通の基準電流源回路から入力される構成としてもよ
い。

【００９５】更に、制御電流出力回路１４４０＿１〜１
４４０＿ｒ／４において、基準トランジスタを共有する
構成としてもよい。

【００９６】図１６（Ｂ）に、図１６（Ａ）に示した構
成において、制御電流出力回路１４４０＿１〜１４４０
＿ｒ／４において、共有の基準電流源回路１１１１及び
基準トランジスタ１１１０を有する構成を示す。なお、
制御電流出力回路１４４０＿１〜１４４０＿ｒ／４中
の、制御電流出力回路１１００＿１〜１１００＿２にお
いて、図１４と同じ部分は、同じ符号を用いて示す。

【００９７】図１６（Ｂ）において、制御電流出力回路
１１００＿１を構成する、準制御電流出力回路１１０２
＿１〜１１０２＿４のトランジスタ１１１２＿１〜１１
１２＿４と、制御電流出力回路１１００＿２を構成す
る、準制御電流出力回路１１０２＿１〜１１０２＿４の
トランジスタ１１１２＿１〜１１１２＿４は、そのソー
ス端子は電源線１１２０に接続され、そのゲート電極は
基準トランジスタ１１１０のゲート電極と接続されてい
る。

【００９８】なお図１６（Ｂ）においては、第１組〜第
４組の制御電流線ＣＳ１〜ＣＳ１６に対応する制御電流
出力回路１４４０＿１と、第５組〜第８組の制御電流線
ＣＳ１７〜ＣＳ３２に対応する制御電流出力回路１４４
０＿２とを代表で示した。しかし、全ての制御電流出力
回路１４４０＿１〜１４４０＿ｒ／４の、制御電流出力
回路１１００＿１〜１１００＿ｒ／４の準制御電流出力
回路１１０２＿１〜１１０２＿４を構成するトランジス
タ１１１２＿１〜１１１２＿４は、そのソース端子は電
源線１１２０に接続され、そのゲート電極は基準トラン
ジスタ１１１０のゲート電極と接続されている。

【００９９】こうして、共有の基準トランジスタ１１１
０のゲート電圧と等しい電圧が、全ての制御電流出力回
路１４４０＿１〜１４４０＿ｒ／４の、制御電流出力回
路１１００＿１〜１１００＿ｒ／４の準制御電流出力回
路１１０２＿１〜１１０２＿４を構成するトランジスタ
１１１２＿１〜１１１２＿４のゲート電圧として印加さ
れる。

【０１００】なお、制御電流出力回路１１００＿１〜１
１００＿ｒ／４において、切り換え回路１１０１の駆動
タイミングを同じとすることができる。つまり、図１に
示した切り換え回路１１０１を構成するスイッチＳＷ１
〜ＳＷ４が、端子１〜端子４を選択するタイミングを、
制御電流出力回路１１００＿１〜１１００＿ｒ／４全て
の切り換え回路１１０１において同じとすることができ
る。

【０１０１】例えば、切り換え回路１１０１の構成とし
て、図２と同様の構成を用いた場合を例に挙げる。この
とき、切り換え回路１１０１の配線Ａ１〜Ａ４及び配線
Ａ１ｂ〜Ａ４ｂを、制御電流出力回路１１００＿１〜１
１００＿ｒ／４全ての切り換え回路１１０１において共
有する構成とする。

【０１０２】こうして、図３に示したように、配線Ａ１
〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに信号を入力し、切り換
え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、
端子１〜端子４を選択するタイミングを、制御電流出力
回路１１００＿１〜１１００＿ｒ／４全ての切り換え回
路１１０１において同じとすることができる。

【０１０３】なお、制御電流出力回路１１００＿１〜１
１００＿ｒ／４の切り換え回路１１０１の駆動タイミン
グと、制御電流出力回路１４００＿B１〜１４００＿Bｒ
の切り換え回路１４０１の駆動タイミングは、別のタイ
ミングで実施可能である。

【０１０４】上記構成によって、表示装置の画素部に形
成された全ての制御電流線ＣＳ１〜ＣＳｘに、時間的に
平均化された制御電流を出力することができる。こうし
て、表示装置が有する各画素の発光素子の輝度の視覚的
なばらつきを低減することができる。

【０１０５】ここで、実施の形態１において図１５
（Ｂ）で示した構成では、異なる組の制御電流線に対応
する制御電流出力回路間の出力電流のばらつきを問題と
していなかった。

【０１０６】一方本実施の形態では、図１４に示したよ
うに、時間的に平均化されたばらつきの少ない電流を出
力する、制御電流出力回路１１００の１つの出力端子か
らの出力電流を、制御電流出力回路１４００＿１〜１４
００＿４等を用いて、複数の制御電流線に出力する構成
としている。この際、制御電流出力回路１４００＿１〜
１４００＿４もそれぞれ、時間的に平均化されたばらつ
きの少ない電流を、制御電流として出力する。

【０１０７】そのため本実施の形態２の構成を用いれ
ば、図１６（A）に示した制御電流出力回路１４４０＿
１〜１４４０＿ｒ／４それぞれに対応する、異なる組の
制御電流線への出力電流のばらつきを低減することがで
きる。

【０１０８】本実施の形態において、図１４で示したよ
うに、本発明の制御電流出力回路を複数組み合わせるこ
とによって、出力する電流のばらつきを、より低減した
制御電流出力回路を得ることができる。

【０１０９】

【実施例】（実施例１）本実施例では、制御電流出力回
路を複数備え、それぞれの制御電流出力回路が出力する
制御電流の値が、異なる様に設定された表示装置の例を
説明する。

【０１１０】なお、本実施例では、デジタルビデオ信号
を入力し、入力したデジタルビデオ信号に対応するアナ
ログ電流を、制御電流として画素に入力し、画像表示を
行う表示装置を例に説明する。

【０１１１】ここで、複数の制御電流出力回路がそれぞ
れ出力する制御電流が、階調基準電流に相当する。な
お、階調基準電流とは、デジタルビデオ信号の上位ビッ
ト〜下位ビットの各ビットに対応して、重み付けされた
電流値の電流である。

【０１１２】デジタルビデオ信号によって、対応する階
調基準電流が選択される。こうして、デジタルビデオ信
号は、対応するアナログ電流に変換させる。そして、制
御電流線には、アナログ電流が出力される。

【０１１３】つまり、本実施例で示す、複数の制御電流
出力回路は、画素に信号電流を入力する信号線駆動回路
の一部として機能し、制御電流線は信号線に相当する。

【０１１４】図４に本実施例の表示装置の有する信号線
駆動回路２２０の構成を示す模式図を示す。

【０１１５】図４では、３ビットのデジタルビデオ信号
を入力し、対応するアナログ電流を制御電流として出力
する例を挙げる。

【０１１６】信号線駆動回路２２０は、第１の制御電流
出力回路２００Ａと、第２の制御電流出力回路２００Ｂ
と、第３の制御電流出力回路２００Ｃと、Ｄ／Ａ変換部
２０３と、シフトレジスタ２１１と、第１のラッチ回路
２１２と、第２のラッチ回路２１３とを有する。

【０１１７】第１の制御電流出力回路２００Ａは、４つ
の準制御電流出力回路より構成される第１の準制御電流
出力回路２０２Ａと、第１の切り換え回路２０１Ａとを
有する。

【０１１８】第２の制御電流出力回路２００Ｂは、４つ
の準制御電流出力回路より構成される第２の準制御電流
出力回路２０２Ｂと、第２の切り換え回路２０１Ｂとを
有する。

【０１１９】第３の制御電流出力回路２００Ｃは、４つ
の準制御電流出力回路より構成される第３の準制御電流
出力回路２０２Ｃと、第３の切り換え回路２０１Ｃとを
有する。

【０１２０】図４において、各制御電流出力回路（第１
の制御電流出力回路２００Ａ、第２の制御電流出力回路
２００Ｂ、第３の制御電流出力回路２００Ｃ）の構成
は、実施の形態において示した構成とほぼ同様である。

【０１２１】ただし、第１の制御電流出力回路２００Ａ
の出力する電流（以下、第１の階調基準電流と呼ぶ）の
電流値は、表示装置に入力されるデジタルビデオ信号の
第１位ビットに対応して、重み付けされた電流値に設定
されている。また、第２の制御電流出力回路２００Ｂの
出力する電流（以下、第２の階調基準電流と呼ぶ）の電
流値は、表示装置に入力されるデジタルビデオ信号の第
２位ビットに対応して、重み付けされた電流値に設定さ
れている。第３の制御電流出力回路２００Ｃの出力する
電流（以下、第３の階調基準電流と呼ぶ）の電流値は、
表示装置に入力されるデジタルビデオ信号の第３位ビッ
トに対応して、重み付けされた電流値に設定されてい
る。

【０１２２】また、本実施例では、第１の制御電流出力
回路２００Ａ〜第３の制御電流出力回路２００Ｃそれぞ
れにおいて、制御電流出力回路の４個の出力端子に、準
制御電流出力回路の４つの出力電流を入れ替えて出力す
る構成を例とする。

【０１２３】なお、本発明の制御電流出力回路は、これ
に限定されない。ｍ（ｍは自然数）個の準電流出力回路
と、前記ｍ個の準電流出力回路から一つを選択するｎ
（ｎはｍ以下の自然数）個の切り換え手段とを含み、前
記ｎ個の切り換え手段のそれぞれは、一定期間毎に、前
記ｍ個の準電流出力回路の選択先を変える機能を有して
いてもよい。

【０１２４】本実施例では、第１の制御電流出力回路２
００Ａ〜第３の制御電流出力回路２００Ｃそれぞれの出
力電流は、Ｄ／Ａ変換部２０３に入力される。

【０１２５】また、信号線駆動回路２２０に、配線ＶＤ
１〜ＶＤ３より３ビットのデジタルビデオ信号が入力さ
れる。ここで、ＶＤ１は、デジタルビデオ信号の第１位
（最上位）ビットの信号が入力されるとする。ＶＤ２
は、デジタルビデオ信号の第２位ビットの信号が入力さ
れるとする。ＶＤ３は、デジタルビデオ信号の第３位
（最下位）ビットの信号が入力されるとする。

【０１２６】信号線駆動回路２２０に入力された３ビッ
トのデジタルビデオ信号をサンプリングする動作につい
て、以下に詳細に説明する。

【０１２７】なお本実施例において、表示装置は、ｘ
（ｘは自然数）列の画素を有するものとする。

【０１２８】図６に、図４のシフトレジスタ２１１、第
１のラッチ回路２１２、第２のラッチ回路２１３の回路
の構成例を示す。

【０１２９】シフトレジスタ２１１には、クロックパル
スＳ＿ＣＬＫ、クロックパルスの極性が反転した反転ク
ロックパルスＳ＿ＣＬＫＢ及び、スタートパルスＳ＿Ｓ
Ｐ、走査方向切り換え信号Ｌ／Ｒが入力される。こうし
て、シフトレジスタは順にシフトしたパルス（サンプリ
ングパルス）を端子２１１＿１〜２１１＿ｘに出力す
る。

【０１３０】図６では、第１の画素列に信号を出力する
部分に対応する、第１のラッチ回路の一部２１２＿１
と、第２のラッチ回路の一部２１３＿１のみを代表で示
す。

【０１３１】配線ＶＤ１〜ＶＤ３に入力されたデジタル
ビデオ信号は、シフトレジスタ２１１より２１１＿１に
出力されたサンプリングパルスによって、第１のラッチ
回路２１２＿１の各ブロック２１２ａ＿１〜２１２ａ＿
３に同時に保持される。第１のラッチ回路が、１画素行
分の３ビットのデジタルビデオ信号を保持し終わると、
保持された信号は、ラッチパルスＬＰ及びラッチパルス
の極性が反転した反転ラッチパルスＬＰＢによって第２
のラッチ回路２１３＿１の各ブロック２１３ａ＿１〜２
１３ａ＿３に一斉に転送される。第２のラッチ回路２１
３＿１の各ブロック２１３ａ＿１〜２１３ａ＿３に保持
された信号は、配線Ｓ１ｄ＿１〜配線Ｓ１ｄ＿３に出力
される。

【０１３２】こうして、第２のラッチ回路２１３は、１
画素行の各画素に対応する３ビットのデジタルビデオ信
号を一斉に出力する。

【０１３３】第２のラッチ回路２１３の出力は、Ｄ／Ａ
変換部２０３に入力される。

【０１３４】再び図４を参照する。

【０１３５】Ｄ／Ａ変換部２０３では、第２のラッチ回
路２１３から入力されたデジタルビデオ信号によって、
第１の階調基準電流〜第３の階調基準電流が選択され
る。こうして、Ｄ／Ａ変換部２０３は、デジタルビデオ
信号に対応するアナログ電流（信号電流）を制御電流線
ＣＳ１〜ＣＳ４に出力する。

【０１３６】なお、信号線駆動回路を構成するシフトレ
ジスタ２１１、第１のラッチ回路２１２、第２のラッチ
回路２１３の構成としては、公知の構成の回路を自由に
用いることが可能である。

【０１３７】また、シフトレジスタ２１１の代わりに、
デコーダ等を用いることも可能である。

【０１３８】図４に示した構成の信号線駆動回路２２０
の第１の制御電流出力回路２００Ａ、第２の制御電流出
力回路２００Ｂ、第３の制御電流出力回路２００Ｃ、Ｄ
／Ａ変換部２０３の構成を具体的に示した回路図を図５
に示す。

【０１３９】図５を用いて、信号線駆動回路２２０の構
造及び動作を説明する。

【０１４０】第１の準制御電流出力回路２０２Ａは４つ
の準制御電流出力回路１１１＿１〜１１４＿１によって
構成される。第２の準制御電流出力回路２０２Ｂは、４
つの準制御電流出力回路１１１＿２〜１１４＿２によっ
て構成される。第３の準制御電流出力回路２０２Ｃは、
４つの準制御電流出力回路１１１＿３〜１１４＿３によ
って構成される。

【０１４１】基準トランジスタ１００のゲート電極とド
レイン端子とは接続されているため、基準トランジスタ
１００がドレイン電流を流す際は、飽和領域で動作す
る。ここで、基準電流源回路１１１１から入力される一
定電流I０が、基準トランジスタ１００のソース・ドレ
イン端子間に入力される。こうして、基準トランジスタ
１００は一定電流I０をドレイン電流として流す。

【０１４２】図５において、基準トランジスタ１００
と、第１の準制御電流出力回路２０２Ａを構成する４つ
の準制御電流出力回路１１１＿１〜１１４＿１が有する
トランジスタ１０１＿１〜１０４＿１と、第２の準制御
電流出力回路２０２Ｂを構成する４つの準制御電流出力
回路１１１＿２〜１１４＿２が有するトランジスタ１０
１＿２〜１０４＿２と、第３の準制御電流出力回路２０
２Ｃを構成する４つの準制御電流出力回路１１１＿３〜
１１４＿３が有するトランジスタ１０１＿３〜１０４＿
３とは、そのソース端子は電源線に接続され、また、そ
のゲート電極が電気的に接続されている。

【０１４３】こうして、基準トランジスタ１００のゲー
ト電圧と、トランジスタ１０１＿１〜１０４＿１、１０
１＿２〜１０４＿２、１０１＿３〜１０４＿３のゲート
電圧は等しく保たれる。

【０１４４】トランジスタ１０１＿１〜１０４＿１のド
レイン端子が、第１の準制御電流出力回路の出力端子に
相当し、トランジスタ１０１＿２〜１０４＿２のドレイ
ン端子が、第２の準制御電流出力回路の出力端子に相当
し、トランジスタ１０１＿３〜１０４＿３のドレイン端
子が、第３の準制御電流出力回路の出力端子に相当す
る。

【０１４５】ただし、第１の準制御電流出力回路１１１
＿１〜１１４＿１を構成するトランジスタ１０１＿１〜
１０４＿１のゲート幅W１及びゲート長L１は全て等しく
設定されている。また、第２の準制御電流出力回路１１
１＿２〜１１４＿２を構成するトランジスタ１０１＿２
〜１０４＿２のゲート幅W２及びゲート長L２は全て等し
く設定されている。第３の準制御電流出力回路１１１＿
３〜１１４＿３を構成するトランジスタ１０１＿３〜１
０４＿３のゲート幅W３及びゲート長L３は全て等しく設
定されている。ここで、ゲート幅W１とゲート長L１の比
W１／L１と、ゲート幅W２とゲート長L２の比W２／L２
と、ゲート幅W３とゲート長L３の比W３／L３とは、異な
る値に設定されている。

【０１４６】例えば、W１／L１：W２／L２：W３／L３を
４対２対１とする。この場合、第１の準制御電流出力回
路１１１＿１〜１１４＿１が出力する電流I１＿１〜I４
＿１の電流値の平均値I＿１と、第２の準制御電流出力
回路１１１＿２〜１１４＿２が出力する電流I１＿２〜I
４＿２の電流値の平均値I＿２と、第３の準制御電流出
力回路１１１＿３〜１１４＿３が出力する電流I１＿３
〜I４＿３の電流値の平均値I＿３との比を、４対２対１
とすることができる。

【０１４７】ここで、基準トランジスタ１００と、トラ
ンジスタ１０１＿１〜１０４＿１、１０１＿２〜１０４
＿２、１０１＿３〜１０４＿３は、ｎチャネル型ＴＦＴ
でも、ｐチャネル型ＴＦＴでもどちらでもかまわない
が、基準トランジスタ１００と、トランジスタ１０１＿
１〜１０４＿１、１０１＿２〜１０４＿２、１０１＿３
〜１０４＿３との極性は同じでなくてはならない。

【０１４８】トランジスタ１０１＿１〜１０４＿１の電
流特性が揃っていれば、電流I１＿１〜I４＿１の電流値
は等しい。トランジスタ１０１＿２〜１０４＿２の電流
特性が揃っていれば、電流I１＿２〜I４＿２の電流値は
等しい。トランジスタ１０１＿３〜１０４＿３の電流特
性が揃っていれば、電流I１＿３〜I４＿３の電流値は等
しい。しかし、トランジスタ１０１＿１〜１０４＿１、
１０１＿２〜１０４＿２、１０１＿３〜１０４＿３は多
結晶ＴＦＴであるため、実際には、電流I１＿１〜I４＿
１のばらつき、電流I１＿２〜I４＿２のばらつき、電流
I１＿３〜I４＿３のばらつきは大きい。

【０１４９】次に、スイッチＳＷ１＿１〜ＳＷ１＿３、
ＳＷ２＿１〜ＳＷ２＿３、ＳＷ３＿１〜ＳＷ３＿３、Ｓ
Ｗ４＿１〜ＳＷ４＿３の構成について説明する。

【０１５０】スイッチSW１＿１、SW２＿１、SW３＿１、
SW４＿１によって、第１の準制御電流出力回路１１１＿
１〜１１４＿１の出力電流I１＿１〜I４＿１が、一定期
間毎に、例えば１フレーム期間毎に、PCS１＿１、PCS２
＿１、PCS３＿１、PCS４＿１に入れ替えて出力される。

【０１５１】スイッチSW１＿２、SW２＿２、SW３＿２、
SW４＿２によって、第２の準制御電流出力回路１１１＿
２〜１１４＿２の出力電流I１＿２〜I４＿２が、一定期
間毎に、例えば１フレーム期間毎に、PCS１＿２、PCS２
＿２、PCS３＿２、PCS４＿２に入れ替えて出力される。

【０１５２】スイッチSW１＿３、SW２＿３、SW３＿３、
SW４＿３によって、第３の準制御電流出力回路１１１＿
３〜１１４＿３の出力電流I１＿３〜I４＿３が、一定期
間毎に、例えば１フレーム期間毎に、PCS１＿３、PCS２
＿３、PCS３＿３、PCS４＿３に入れ替えて出力される。

【０１５３】各組の準制御電流出力回路（１１１＿１〜
１１４＿１、１１１＿２〜１１４＿２及び１１１＿３〜
１１４＿３）それぞれに対応するスイッチ（SW１＿ｐ〜
SW４＿ｐ）の構成及びその駆動方法は、実施の形態にお
いて、図２で切り換え手段であるSW１〜SW４で示した構
成及び図３のタイミングチャートと同様とすることがで
きるので、ここでは詳細な説明は省略する。

【０１５４】上記構成によって、第１の階調基準電流に
相当する、PCS１＿１、PCS２＿１、PCS３＿１、PCS４＿
１より出力される電流は、時間的に平均化される。第２
の階調基準電流に相当する、PCS１＿２、PCS２＿２、PC
S３＿２、PCS４＿２より出力される電流は、時間的に平
均化される。第３の階調基準電流に相当する、PCS１＿
３、PCS２＿３、PCS３＿３、PCS４＿３より出力される
電流は、時間的に平均化される。

【０１５５】次に、D／A変換部２０３について説明す
る。

【０１５６】制御電流線CS１に信号電流を出力する部分
は、トランジスタ４０１＿１〜４０１＿３によって構成
される。

【０１５７】トランジスタ４０１＿１のゲート電極に
は、第２のラッチ回路２１３より配線S１ｄ＿１を介し
て、第１位ビットのデジタルビデオ信号が入力される。
トランジスタ４０１＿１のソース端子又はドレイン端子
の一方は、PCS１＿１に接続され、もう一方は、制御電
流線CS１に接続される。

【０１５８】トランジスタ４０１＿２のゲート電極に
は、第２のラッチ回路２１３より配線S１ｄ＿２を介し
て、第２位ビットのデジタルビデオ信号が入力される。
トランジスタ４０１＿２のソース端子又はドレイン端子
の一方は、PCS１＿２に接続され、もう一方は、制御電
流線CS１に接続される。

【０１５９】トランジスタ４０１＿３のゲート電極に
は、第２のラッチ回路２１３より配線S１ｄ＿３を介し
て、第３位ビットのデジタルビデオ信号が入力される。
トランジスタ４０１＿３のソース端子又はドレイン端子
の一方は、PCS１＿３に接続され、もう一方は、制御電
流線CS１に接続される。

【０１６０】制御電流線CS２〜CS４に対応する部分も、
制御電流線CS１に対応する部分と同様である。

【０１６１】制御電流線CS１に信号電流を出力する、D
／A変換部２０３の一部では、トランジスタ４０１＿１
〜４０１＿３のうち、第２のラッチ回路２１３より配線
S１ｄ＿１〜S１ｄ＿３を介して入力されたデジタルビデ
オ信号によって導通状態となったトランジスタを介し
て、第１の階調基準電流〜第３の階調基準電流が選択的
に流れる。こうして、制御電流線CS１に、デジタルビデ
オ信号に対応する、アナログの信号電流が出力される。

【０１６２】制御電流線CS２〜CS４についても、同様
に、デジタルビデオ信号に対応するアナログの信号電流
が出力される。

【０１６３】こうして、各制御電流線CS１〜CS４に出力
されるアナログの信号電流が入力される画素において、
その発光素子の輝度のばらつきを、視覚的に低減するこ
とができる。

【０１６４】なお、本実施例においては、４本の制御電
流線に対応する制御電流出力回路のみを代表で示した。
一般に、表示装置の各画素に制御電流を入力する、全て
の制御電流線を、複数の組に分割し、それぞれの組にお
いて、図４及び図５と同様の構成の制御電流出力回路よ
り制御電流が出力されるようにする。

【０１６５】こうして、表示装置が有する各画素の発光
素子の輝度の視覚的なばらつきを低減することができ
る。

【０１６６】なお、本実施例における表示装置の画素構
成としては、各画素の発光素子の発光輝度を制御する制
御電流として、アナログの信号電流を入力し、表示を行
うタイプの画素を自由に用いることができる。例えば、
従来例において、図７で示したような構成の画素を用い
ることができる。

【０１６７】なお、本実施例では、１つの基準電流源回
路を、複数の制御電流出力回路で共有し、複数の階調基
準電流を生成する構成の信号制御回路を例に示したが、
本発明はこれに限定されない。複数の制御電流出力回路
毎に、異なる電流値の電流を出力する基準電流源回路を
設ける構成の信号線駆動回路にも容易に応用することが
できる。

【０１６８】（実施例２）本実施例では、本発明の表示
装置の画素部及び駆動回路部を、絶縁表面を有する基板
上に、ＴＦＴを用いて作製する手法について説明する。

【０１６９】なお、本実施例では簡単のため、画素を構
成する素子として、画素への信号電流の入力を選択する
スイッチングトランジスタと、発光素子に電流を供給す
る駆動トランジスタと、発光素子とを代表で示す。ま
た、駆動回路部を構成する素子として、ｎチャネル型ト
ランジスタとｐチャネル型トランジスタによって構成さ
れる、ＣＭＯＳ回路を代表で示す。

【０１７０】まず、図９（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、又はアルミノホウケ
イ酸ガラスなどのガラスから成る基板５００１上に酸化
シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜な
どの絶縁膜から成る下地膜５００２を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作
製される酸化窒化シリコン膜５００２ａを１０〜２００
[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳ
ｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜
５００２ｂを５０〜２００[nm]（好ましくは１００〜１
５０[nm]）の厚さに積層形成する。本実施例では下地膜
５００２を２層構造として示したが、前記絶縁膜の単層
膜又は２層以上積層させた構造として形成しても良い。

【０１７１】次に非晶質構造を有する半導体膜を形成
し、島状半導体層５００３〜５００６のようにパターニ
ングする。そして、レーザー結晶化法や公知の熱結晶化
法を用いて非晶質構造を有する半導体膜を結晶化し、結
晶質半導体膜を形成する。この島状半導体層５００３〜
５００６の厚さは２５〜８０[nm]（好ましくは３０〜６
０[nm]）の厚さで形成する。半導体膜の材料に限定はな
いが、好ましくはシリコン又はシリコンゲルマニウム
（ＳｉＧｅ）合金などで形成すると良い。

【０１７２】なお、レーザー結晶化法で結晶質半導体膜
を作製するには、パルス発振型又は連続発光型のエキシ
マレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用い
る。これらのレーザーを用いる場合には、レーザー発振
器から放射されたレーザー光を光学系で線状に集光し半
導体膜に照射する方法を用いると良い。結晶化の条件は
実施者が適宣選択するものであるが、エキシマレーザー
を用いる場合はパルス発振周波数３０[Hz]とし、レーザ
ーエネルギー密度を１００〜４００[mJ/cm²](代表的に
は２００〜３００[mJ/cm²])とする。また、ＹＡＧレー
ザーを用いる場合にはその第２高調波を用いパルス発振
周波数１〜１０[kHz]とし、レーザーエネルギー密度を
３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ
/cm²])とすると良い。そして幅１００〜１０００[μ
m]、例えば４００[μm]で線状に集光したレーザー光を
基板全面に渡って照射し、この時の線状レーザー光の重
ね合わせ率（オーバーラップ率）を５０〜９８[％]とし
て行う。

【０１７３】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法又はスパッタ法を用い、厚
さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形
成する。本実施例では、１２０[nm]の厚さで酸化窒化シ
リコン膜を形成する。勿論、ゲート絶縁膜はこのような
酸化窒化シリコン膜に限定されるものでなく、他のシリ
コンを含む絶縁膜を単層又は積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜
４００[℃]とし、高周波（１３．５６[MHz]）、電力密
度０．５〜０．８[W/cm²]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、
その後４００〜５００[℃]の熱アニールによりゲート絶
縁膜として良好な特性を得ることが出来る。

【０１７４】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。

【０１７５】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することは出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【０１７６】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【０１７７】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、又は前記元素を主成分とする合
金材料もしくは化合物材料で形成してもよい。また、リ
ン等の不純物元素をドーピングした多結晶シリコン膜に
代表される半導体膜を用いてもよい。本実施例以外の組
み合わせの一例で望ましいものとしては、第１の導電膜
５００８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５００９をＷとする組み合わせ、第１の導電膜５０
０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＡｌとする組み合わせ、第１の導電膜５００
８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５
００９をＣｕとする組み合わせが挙げられる。

【０１７８】次に、レジストによりマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【０１７９】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図９（Ｂ））

【０１８０】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。ドーピングの方法
はイオンドープ法もしくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０¹³〜５×１
０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]と
して行う。ｎ型を付与する不純物元素として１５族に属
する元素、典型的にはリン（Ｐ）又は砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１５がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２５が形成される。第１の不純物領域５０１
７〜５０２５には１×１０²⁰〜１×１０²¹[atoms/cm³]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図９（Ｂ））

【０１８１】次に、図９（Ｃ）に示すように、レジスト
マスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２６〜５０３１
（第１の導電層５０２６ａ〜５０３１ａと第２の導電層
５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２６〜５０３１で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。

【０１８２】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカル又はイオン
種と反応生成物の蒸気圧から推測することが出来る。Ｗ
とＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗの
フッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、
ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄と
Ｃｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングさ
れる。しかし、この混合ガスに適量のＯ₂を添加すると
ＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル又は
Ｆイオンが多量に発生する。その結果、フッ化物の蒸気
圧が高いＷ膜のエッチング速度が増大する。一方、Ｔａ
はＦが増大しても相対的にエッチング速度の増加は少な
い。また、ＴａはＷに比較して酸化されやすいので、Ｏ
₂を添加することでＴａの表面が酸化される。Ｔａの酸
化物はフッ素や塩素と反応しないためさらにＴａ膜のエ
ッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエ
ッチング速度に差を作ることが可能となりＷ膜のエッチ
ング速度をＴａ膜よりも大きくすることが可能となる。

【０１８３】そして、図１０（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図９（Ｂ）で島状半導体層に形成
された第１の不純物領域の内側に新たな不純物領域を形
成する。ドーピングは、第２の形状の導電層５０２６〜
５０３０を不純物元素に対するマスクとして用い、第１
の導電層５０２６ａ〜５０３０ａの下側の領域にも不純
物元素が添加されるようにドーピングする。こうして、
第３の不純物領域５０３２〜５０３６が形成される。こ
の第３の不純物領域５０３２〜５０３６に添加されたリ
ン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０
ａのテーパー部の膜厚に従って緩やかな濃度勾配を有し
ている。なお、第１の導電層５０２６ａ〜５０３０ａの
テーパー部と重なる半導体層において、第１の導電層５
０２６ａ〜５０３０ａのテーパー部の端部から内側に向
かって若干、不純物濃度が低くなっているものの、ほぼ
同程度の濃度である。

【０１８４】図１０（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ₃を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層５０２６ａ〜５
０３１ａのテーパー部を部分的にエッチングして、第１
の導電層が半導体層と重なる領域が縮小される。第３の
エッチング処理によって、第３の形状の導電層５０３７
〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第
２の導電層５０３７ｂ〜５０４２ｂ）を形成する。この
とき、ゲート絶縁膜５００７においては、第３の形状の
導電層５０３７〜５０４２で覆われない領域はさらに２
０〜５０[nm]程度エッチングされ薄くなった領域が形成
される。

【０１８５】第３のエッチング処理によって、第３のエ
ッチング前の第３の不純物領域５０３２〜５０３６にお
いては、第１の導電層５０３７ａ〜５０４１ａと重なる
第３の不純物領域５０３２ａ〜５０３６ａと、第１の不
純物領域と第３の不純物領域の間の第２の不純物領域５
０３２ｂ〜５０３６ｂとが形成される。

【０１８６】そして、図１０（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４、５０
０６に第1の導電型とは逆の導電型の第４の不純物領域
５０４３〜５０５４を形成する。第３の形状の導電層５
０３８ｂ、５０４１ｂを不純物元素に対するマスクとし
て用い、自己整合的に不純物領域を形成する。このと
き、ｎチャネル型ＴＦＴを形成する島状半導体層５００
３、５００５および配線部５０４２はレジストマスク５
２００で全面を被覆しておく。不純物領域５０４３〜５
０５４には既にそれぞれ異なる濃度でリンが添加されて
いるが、ジボラン（Ｂ₂Ｈ₆）を用い、イオンドープ法
で、そのいずれの領域においても不純物濃度が２×１０
²⁰〜２×１０²¹[atoms/cm³]となるように形成する。

【０１８７】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３７〜５０４１がゲート電極として
機能する。また、５０４２は島状の信号線として機能す
る。

【０１８８】レジストマスク５２００を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、又はラピッドサーマル
アニール法（ＲＴＡ法）を適用することが出来る。熱ア
ニール法では酸素濃度が１[ppm]以下、好ましくは０．
１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代
表的には５００〜６００[℃]で行うものであり、本実施
例では５００[℃]で４時間の熱処理を行う。ただし、第
３の形状の導電層５０３７〜５０４２に用いた配線材料
が熱に弱い場合には、配線等を保護するため層間絶縁膜
（シリコンを主成分とする）を形成した後で活性化を行
うことが好ましい。

【０１８９】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１９０】次いで、図１１（Ａ）に示すように、第１
の層間絶縁膜５０５５を酸化窒化シリコン膜から１００
〜２００[nm]の厚さで形成する。その上に有機絶縁物材
料から成る第２の層間絶縁膜５０５６を形成した後、第
１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、
およびゲート絶縁膜５００７に対してコンタクトホール
を形成し、各配線（接続配線、信号線を含む）５０５７
〜５０６２、５０６４をパターニング形成した後、接続
配線５０６２に接する画素電極５０６３をパターニング
形成する。

【０１９１】第２の層間絶縁膜５０５６としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０５６は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。好ましくは１〜５[μm]（さらに好ま
しくは２〜４[μm]）とすれば良い。

【０１９２】コンタクトホールの形成は、ドライエッチ
ング又はウエットエッチングを用い、ｎ型の不純物領域
５０１７、５０１８、５０２１、５０２３やｐ型の不純
物領域５０４３〜５０５４に達するコンタクトホール、
配線５０４２に達するコンタクトホール、電源線に達す
るコンタクトホール（図示せず）、およびゲート電極に
達するコンタクトホール（図示せず）をそれぞれ形成す
る。

【０１９３】また、配線（接続配線）５０５７〜５０６
２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含む
アルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパ
ッタ法で連続形成した３層構造の積層膜を所望の形状に
パターニングしたものを用いる。勿論、他の導電膜を用
いても良い。

【０１９４】また、本実施例では、画素電極５０６３と
してＩＴＯ膜を１１０[nm]の厚さに形成し、パターニン
グを行った。画素電極５０６３を接続配線５０６２と接
して重なるように配置することでコンタクトを取ってい
る。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０６３が発光素子の陽極となる。（図１１
（Ａ））

【０１９５】次に、図１１（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の
厚さに形成し、画素電極５０６３に対応する位置に開口
部を形成して、バンクとして機能する第３の層間絶縁膜
５０６５を形成する。開口部を形成する際、ウエットエ
ッチング法を用いることで容易にテーパー形状の側壁と
することが出来る。開口部の側壁が十分になだらかでな
いと段差に起因する有機化合物層の劣化が顕著な問題と
なってしまうため、注意が必要である。

【０１９６】次に、有機化合物層５０６６および陰極
（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気
解放しないで連続形成する。なお、有機化合物層５０６
６の膜厚は８０〜２００[nm]（典型的には１００〜１２
０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]
（典型的には２００〜２５０[nm]）とすれば良い。

【０１９７】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機化合物層および陰極を形成する。但し、有機化
合物層は溶液に対する耐性に乏しいためフォトリソグラ
フィ技術を用いずに各色個別に形成しなくてはならな
い。そこでメタルマスクを用いて所望の画素以外を隠
し、必要箇所だけ選択的に有機化合物層および陰極を形
成するのが好ましい。

【０１９８】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機化合物層を選択的に形成する。次いで、緑色に対応
する画素以外を全て隠すマスクをセットし、そのマスク
を用いて緑色発光の有機化合物層を選択的に形成する。
次いで、同様に青色に対応する画素以外を全て隠すマス
クをセットし、そのマスクを用いて青色発光の有機化合
物層を選択的に形成する。なお、ここでは全て異なるマ
スクを用いるように記載しているが、同じマスクを使い
まわしても構わない。

【０１９９】ここではＲＧＢに対応した３種類の発光素
子を形成する方式を用いたが、白色発光の発光素子とカ
ラーフィルタを組み合わせた方式、青色又は青緑発光の
発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組
み合わせた方式、陰極（対向電極）に透明電極を利用し
てＲＧＢに対応した発光素子を重ねる方式などを用いて
も良い。

【０２００】なお、有機化合物層５０６６としては公知
の材料を用いることが出来る。公知の材料としては、駆
動電圧を考慮すると有機材料を用いるのが好ましい。例
えば正孔注入層、正孔輸送層、発光層および電子注入層
でなる４層構造を有機化合物層とすれば良い。

【０２０１】次に、陰極５０６７を形成する。なお本実
施例では陰極５０６７としてＭｇＡｇを用いたが、本発
明はこれに限定されない。陰極５０６７として他の公知
の材料を用いても良い。

【０２０２】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０６８を３００[nm]の厚さに形成する。パッシベ
ーション膜５０６８を形成しておくことで、有機化合物
層５０６６を水分等から保護することができ、発光素子
の信頼性をさらに高めることが出来る。

【０２０３】こうして図１１（Ｂ）に示すような構造の
表示装置が完成する。なお、本実施例における表示装置
の作製工程においては、回路の構成および工程の関係
上、ゲート電極を形成している材料であるＴａ、Ｗによ
って信号線を形成し、ドレイン・ソース電極を形成して
いる配線材料であるＡｌによってゲート信号線を形成し
ているが、異なる材料を用いても良い。

【０２０４】ところで、本実施例の表示装置は、画素部
だけでなく駆動回路部にも最適な構造のＴＦＴを配置す
ることにより、非常に高い信頼性を示し、動作特性も向
上しうる。また結晶化工程においてＮｉ等の金属触媒を
添加し、結晶性を高めることも可能である。それによっ
て、信号線駆動回路の駆動周波数を１０[MHz]以上にす
ることが可能である。

【０２０５】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。

【０２０６】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間
に挟んでゲート電極と重なるオーバーラップＬＤＤ領域
（Ｌ _OV領域）、ゲート絶縁膜を間に挟んでゲート電極と
重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）および
チャネル形成領域を含む。

【０２０７】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。

【０２０８】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。また駆動回路において、オフ電流を極
力低く抑える必要のあるＣＭＯＳ回路が用いられる場
合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌ
_OV領域を有していることが好ましい。

【０２０９】なお、実際には図１１（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
と発光素子の信頼性が向上する。

【０２１０】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。

【０２１１】また、本実施例で示す工程に従えば、表示
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。

【０２１２】本実施例は、実施例１と自由に組み合わせ
て実施することが可能である。

【０２１３】（実施例３）本実施例では、表示装置の封
止の手法について、図１２を用いて説明する。ここで、
画素部とその周辺に設けられる駆動回路部とは、絶縁基
板上にＴＦＴを用いて形成されている。

【０２１４】図１２（Ａ）は、表示装置の上面図であ
り、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ’における
断面図、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ’におけ
る断面図である。

【０２１５】基板４００１上に設けられた画素部４００
２と、信号線駆動回路４００３と、走査線駆動回路４０
０４（第１の走査線駆動回路４００４ａと第２の走査線
駆動回路４００４ｂ）とを囲むようにして、シール材４
００９が設けられている。また画素部４００２と、信号
線駆動回路４００３と、走査線駆動回路４００４との上
に、シーリング材４００８が設けられている。よって画
素部４００２と、信号線駆動回路４００３と、走査線駆
動回路４００４とは、基板４００１とシール材４００９
とシーリング材４００８とによって、充填材４２１０で
密封されている。

【０２１６】また基板４００１上に設けられた画素部４
００２と、信号線駆動回路４００３と、第１の走査線駆
動回路４００４ａ、及び第２の信号線駆動回路４００４
ｂとは、複数のＴＦＴを有している。図１２（Ｂ）では
代表的に、下地膜４０１０上に形成された、信号線駆動
回路４００３に含まれる駆動回路トランジスタ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示する）４２０１及び画素部４００２に含まれる駆動ト
ランジスタ４２０２を図示した。

【０２１７】本実施例では、駆動回路トランジスタ４２
０１には公知の方法で作製されたｐチャネル型ＴＦＴ又
はｎチャネル型ＴＦＴが用いられ、駆動トランジスタ４
２０２には公知の方法で作製されたｐチャネル型ＴＦＴ
が用いられる。また、画素部４００２には駆動トランジ
スタ４２０２のゲートに接続された保持容量（図示せ
ず）が設けられる。

【０２１８】駆動回路トランジスタ４２０１及び駆動ト
ランジスタ４２０２上には層間絶縁膜（平坦化膜）４３
０１が形成され、その上に駆動トランジスタ４２０２の
ドレインと電気的に接続する画素電極（陽極）４２０３
が形成される。画素電極４２０３としては仕事関数の大
きい透明導電膜が用いられる。透明導電膜としては、酸
化インジウムと酸化スズとの化合物、酸化インジウムと
酸化亜鉛との化合物、酸化亜鉛、酸化スズ又は酸化イン
ジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。

【０２１９】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機化合物層４２０４が
形成される。有機化合物層４２０４は公知の有機材料又
は無機材料を用いることができる。また、有機材料には
低分子系（モノマー系）材料と、高分子系（ポリマー
系）材料があるがどちらを用いても良い。

【０２２０】有機化合物層４２０４の形成方法は公知の
蒸着技術もしくは塗布法技術を用いれば良い。また、有
機化合物層の構造は正孔注入層、正孔輸送層、発光層、
電子輸送層又は電子注入層を自由に組み合わせて積層構
造又は単層構造とすれば良い。

【０２２１】有機化合物層４２０４の上には遮光性を有
する導電膜（代表的にはアルミニウム、銅もしくは銀を
主成分とする導電膜又はそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機化合物層４２０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、有機
化合物層４２０４を窒素又は希ガス雰囲気で形成し、酸
素や水分に触れさせないまま陰極４２０５を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。そして陰極４２０
５は所定の電圧が与えられている。

【０２２２】以上のようにして、画素電極（陽極）４２
０３、有機化合物層４２０４及び陰極４２０５からなる
発光素子４３０３が形成される。そして発光素子４３０
３を覆うように、絶縁膜４３０２上に保護膜４３０３が
形成されている。保護膜４３０３は、発光素子４３０３
に酸素や水分等が入り込むのを防ぐのに効果的である。

【０２２３】４００５ａは電源線に接続された引き回し
配線であり、駆動トランジスタ４２０２のソース領域に
電気的に接続されている。引き回し配線４００５ａはシ
ール材４００９と基板４００１との間を通り、異方導電
性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。

【０２２４】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルム又
はアクリル樹脂フィルムを用いることができる。また、
アルミニウムホイルをＰＶＦフィルムやマイラーフィル
ムで挟んだ構造のシートを用いることもできる。

【０２２５】但し、発光素子４３０３からの光の放射方
向がカバー材側に向かう場合にはカバー材は透明でなけ
ればならない。その場合には、ガラス板、プラスチック
板、ポリエステルフィルム又はアクリルフィルムのよう
な透明物質を用いる。

【０２２６】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂又は熱
硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロ
ライド）、アクリル、ポリイミド、エポキシ樹脂、シリ
コーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ
（エチレンビニルアセテート）を用いることができる。
本実施例では充填材として窒素を用いた。

【０２２７】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質又は酸素を
吸着しうる物質４２０７を配置する。そして、吸湿性物
質又は酸素を吸着しうる物質４２０７が飛び散らないよ
うに、凹部カバー材４２０８によって吸湿性物質又は酸
素を吸着しうる物質４２０７は凹部４００７に保持され
ている。なお凹部カバー材４２０８は目の細かいメッシ
ュ状になっており、空気や水分は通し、吸湿性物質又は
酸素を吸着しうる物質４２０７は通さない構成になって
いる。吸湿性物質又は酸素を吸着しうる物質４２０７を
設けることで、発光素子４３０３の劣化を抑制できる。

【０２２８】図１２（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。

【０２２９】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。

【０２３０】本実施例は、実施例１〜実施例２と自由に
組み合わせて実施することが可能である。

【０２３１】（実施例４）本実施例では、本発明の表示
装置を画素の断面図を、図１７を用いて説明する。な
お、本実施例では、表示装置の画素を構成する素子とし
て、発光素子及び発光素子の画素電極と接続されたトラ
ンジスタのみを示す。

【０２３２】図１７（Ａ）において、画素基板１６００
上に、トランジスタ（駆動トランジスタ）１６０１が形
成されている。

【０２３３】駆動トランジスタ１６０１は、ゲート電極
１６０３と、絶縁膜１６０５と、チャネル形成領域１６
０４ｂとを有する。駆動トランジスタ１６０１のソース
領域とドレイン領域は、一方は１６０４ａ、もう一方は
１６０４ｃである。チャネル形成領域１６０４ｂと、そ
れぞれソース領域又はドレイン領域に対応する１６０４
ａと、１６０４ｃとは、薄膜半導体層によって形成され
ている。駆動トランジスタ１６０１上には、層間膜１６
０６が形成されている。

【０２３４】なお、駆動トランジスタ１６０１として
は、図に示した構成に限定されず、公知の構成のＴＦＴ
を自由に用いることができる。例えば、駆動トランジス
タ１６０１は、シングルゲート型ＴＦＴとしたが、マル
チゲート型ＴＦＴでもかまわない。また、駆動トランジ
スタ１６０１は、トップゲート型ＴＦＴとしたが、ボト
ムゲート型ＴＦＴであってもよい。更に、チャネル領域
の上下に、ゲート絶縁膜と介して配置された２つのゲー
ト電極を有する、デュアルゲート型ＴＦＴであっても良
い。

【０２３５】次に、反射性を有する材料を、所望の形状
にパターニングして、画素電極１６０８を形成する。こ
こで、画素電極１６０８は、陽極である。層間膜１６０
６に、駆動トランジスタのソース領域及びドレイン領
域、１６０４ａ、１６０４ｃに達するコンタクトホール
を形成し、Ｔｉ、Ｔｉを含むＡｌとＴｉとでなる積層膜
を成膜し、所望の形状にパターニングして、配線１６０
７及び配線１６０９を形成する。配線１６０９と、画素
電極１６０８とは、接触させることによって、導通をと
っている。

【０２３６】続いて、感光性アクリル等の有機樹脂材料
等でなる絶縁膜を形成し、発光素子１６１４の画素電極
１６０８に対応する位置に開口部を形成して絶縁膜１６
１０を形成する。

【０２３７】このとき絶縁膜の開口部の下端部は、画素
電極１６０８の上面に接し、画素電極と前記下端部との
接線の上方の曲率中心（Ｏ₁）及び第１の曲率半径
（Ｒ₁）により決まる曲面状の側面を有する。そして、
絶縁膜の開口部の上端部は、上端部と絶縁膜上面との接
線の下方の曲率中心（Ｏ₂）及び第２の曲率半径（Ｒ₂）
により決まる曲面状の側面を有する。なおプロセス的
に、酸、塩基等の水溶液を用いたエッチングにしろ、反
応性ガスを用いたエッチングにしても、実工程で制御可
能な曲率半径として、第１の曲率半径（Ｒ₁）を０．２
μｍ以上３．０μｍ以下とすることが好ましい。

【０２３８】絶縁膜の開口部の下端部は連続的に変化す
るようななだらかな曲面形状を有するため、開口部に形
成される発光層のカバレッジが良くなり、下端部におけ
る発光層の断線を防止することができる。これにより、
発光層の断線による画素電極と陰極の短絡が低減する。
また、発光層が部分的に薄くなることを防止でき、発光
層における局部的な電界の集中を防ぐことができる。

【０２３９】次に、有機化合物層１６１１を形成した
後、発光素子１６１４の対向電極（陰極）１６１２を、
２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下
の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成
する。発光素子１６１４の対向電極１６１２の膜厚を極
めて薄くすることにより、発光層１６１１で発生した光
は対向電極１６１２を透過して、画素基板１６００とは
逆の方向に出射される。次いで、発光素子１６１４の保
護を目的として、保護膜１６１３を成膜する。

【０２４０】このように、画素基板１６００とは逆の方
向に光を放射する表示装置の場合、発光素子１６１４に
対して、画素基板１６００側に形成された、駆動トラン
ジスタ１６０１をはじめとする素子を介して、発光素子
１６１４の発光を視認する必要が無いため、開口率を大
きくすることが可能である。

【０２４１】なお、画素電極１６０８の材料として、Ｔ
ｉＮ等を用い、画素電極を陰極とし、対向電極１６１２
をＩＴＯ等を代表とする透明導電膜を用いて形成し陽極
とする。こうして、陽極側から画素基板１６００とは逆
の方向に、有機化合物層１６１１が発光した光を放射す
る構成としてもよい。

【０２４２】図１７（Ｂ）は、図１７（Ａ）と異なる構
成の発光素子を有する画素の構成を示す断面図である。
図１７（Ｂ）において、図１７（Ａ）と同じ部分は同
じ符号を用いて説明し、駆動トランジスタ１６０１を形
成し、層間膜１６０６を形成するまでは、図１７（Ａ）
で示した構成と同様に作製することができる。

【０２４３】次に、層間膜１６０６に、駆動トランジス
タ１６０１のソース領域及びドレイン領域、１６０４
ａ、１６０４ｃに達するコンタクトホールを形成する。
その後、Ｔｉ又はＴｉを含むＡｌとＴｉとでなる積層膜
を成膜し、続いて、ＩＴＯ等を代表とする透明導電膜を
成膜する。Ｔｉ又はＴｉを含むＡｌとＴｉとでなる積層
膜と、ＩＴＯ等を代表とする透明導電膜とを、所望の形
状にパターニングして、１６１７及び１６１８によって
構成される配線１６２１と、配線１６１９と、画素電極
１６２０を形成する。画素電極１６２０が発光素子１６
２４の陽極に相当する。

【０２４４】続いて、感光性アクリル等の有機樹脂材料
等でなる絶縁膜を形成し、発光素子１６２４の画素電極
１６２０に対応する位置に開口部を形成して絶縁膜１６
１０を形成する。ここで、開口部の側壁の段差に起因す
る有機化合物層の劣化、段切れ等の問題を回避するた
め、開口部は、図１７（Ａ）に示すように十分になだら
かなテーパー形状の側壁を有するように形成する。

【０２４５】次に、有機化合物層１６１１を形成した
後、発光素子１６２４の対向電極（陰極）１６１２を、
２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下
の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成
する。発光素子１６２４の対向電極１６１２の膜厚を極
めて薄くすることにより、発光層１６１１で発生した光
は対向電極１６１２を透過して、画素基板１６００とは
逆の方向に出射される。次いで、発光素子１６２４の保
護を目的として、保護膜１６１３を成膜する。

【０２４６】このように、画素基板１６００とは逆の方
向に光を放射する表示装置の場合、発光素子１６２４に
対して、画素基板１６００側に形成された、駆動トラン
ジスタ１６０１をはじめとする素子を介して、発光素子
１６２４の発光を視認する必要が無いため、開口率を大
きくすることが可能である。

【０２４７】図１７（Ｂ）の構成では、図１７（Ａ）の
構成と比較して、駆動トランジスタのソース領域又はド
レイン領域と接続される配線１６１９と、画素電極１６
２０を、共通のフォトマスクを用いてパターニン形成す
ることができるため、作製工程において必要となるフォ
トマスクの削減及び工程の簡略化が可能となる。

【０２４８】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０２４９】（実施例５）本実施例では、図１７に示し
た構成とは異なる構成の本発明の表示装置の画素の断面
図を、図１８を用いて説明する。なお、図１７と同じ部
分は同じ符号を用いて示す。

【０２５０】本実施例では、表示装置の画素を構成する
素子として、発光素子及び発光素子の画素電極と接続さ
れたトランジスタのみを示す。

【０２５１】図１８において、画素基板１６００上に、
トランジスタ（駆動トランジスタ）１６０１が形成され
ている。駆動トランジスタ１６０１は、ゲート電極１６
０３と、絶縁膜１６０５と、チャネル形成領域１６０４
ｂとを有する。駆動トランジスタ１６０１のソース領域
とドレイン領域は、一方は１６０４ａ、もう一方は１６
０４ｃである。チャネル形成領域１６０４ｂと、それぞ
れソース領域又はドレイン領域に対応する１６０４ａ
と、１６０４ｃとは、薄膜半導体層によって形成されて
いる。駆動トランジスタ１６０１上には、第１の層間膜
１６０６が形成されている。

【０２５２】なお、駆動トランジスタ１６０１として
は、図に示した構成に限定されず、公知の構成のＴＦＴ
を自由に用いることができる。例えば、図１８において
駆動トランジスタ１６０１は、シングルゲート型ＴＦＴ
としたが、マルチゲート型ＴＦＴでもかまわない。ま
た、図１８において駆動トランジスタ１６０１は、トッ
プゲート型ＴＦＴとしたが、ボトムゲート型ＴＦＴであ
ってもよい。更に、チャネル領域の上下に、ゲート絶縁
膜と介して配置された２つのゲート電極を有する、デュ
アルゲート型ＴＦＴであっても良い。

【０２５３】第１の層間膜１６０６に、駆動トランジス
タ１６０１のソース領域及びドレイン領域、１６０４
ａ、１６０４ｃに達するコンタクトホールを形成し、配
線層を形成し、所望の形状にパターニングして、配線１
６６７ａ及び１６６７ｂを形成する。そして配線１６６
７ａ及び１６６７ｂ上に、第２の層間膜１６６６を形成
する。

【０２５４】次に、反射性を有する材料を、所望の形状
にパターニングして、画素電極１６０８を形成する。こ
こで、画素電極１６０８は、陽極である。第２の層間膜
１６６６に、配線１６６７ｂに達するコンタクトホール
を形成し、Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層
膜を成膜し、所望の形状にパターニングして、配線１６
６９を形成する。配線１６６９と画素電極１６０８と
は、接触させることによって、導通をとっている。

【０２５５】続いて、感光性アクリル等の有機樹脂材料
等でなる絶縁膜を形成し、発光素子１６１４の画素電極
１６０８に対応する位置に開口部を形成して絶縁膜１６
１０を形成する。ここで、開口部の側壁の段差に起因す
る有機化合物層の劣化、段切れ等の問題を回避するた
め、開口部は、図１７（Ａ）に示すように、十分になだ
らかなテーパー形状の側壁を有するように形成する。

【０２５６】次に、有機化合物層１６１１を形成した
後、発光素子１６１４の対向電極（陰極）１６１２を、
２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下
の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成
する。発光素子１６１４の対向電極１６１２の膜厚を極
めて薄くすることにより、発光層１６１１で発生した光
は対向電極１６１２を透過して、画素基板１６００とは
逆の方向に出射される。次いで、発光素子１６１４の保
護を目的として、保護膜１６１３を成膜する。

【０２５７】このように、画素基板１６００とは逆の方
向に光を放射する表示装置の場合、発光素子１６１４に
対して、画素基板１６００側に形成された、駆動トラン
ジスタ１６０１をはじめとする素子を介して、発光素子
１６１４の発光を視認する必要が無いため、開口率を大
きくすることが可能である。

【０２５８】なお、画素電極１６０８の材料として、Ｔ
ｉＮ等を用い、画素電極を陰極とし、対向電極１６１２
をＩＴＯ等を代表とする透明導電膜を用いて形成し、陽
極とする。こうして、陽極側から画素基板１６００とは
逆の方向に、発光層１６１１が発光した光を放射する構
成としてもよい。

【０２５９】なお、本実施例において図１８で示した構
成では、実施例４において図１７で示した構成と比較し
て、配線層を増やし、配線１６６７ａを形成している。
そのため、図１７の構造と比較して、図１８の構造で
は、配線１６６７ａの上方にも画素電極を形成すること
ができる。こうして、開口率を大きくすることができ
る。

【０２６０】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０２６１】（実施例６）本実施例では、本発明の表示
装置をカラー表示する例を、図１９を用いて説明する。
図１９には、表示装置の画素の断面図を示す。

【０２６２】本実施例では、ＯＬＥＤ表示装置の３画素
分のみを代表で示し、それぞれの画素を構成する素子と
して、発光素子及び発光素子の画素電極と接続されたト
ランジスタのみを示す。

【０２６３】図１９において、画素基板１９００上に、
トランジスタ（駆動トランジスタ）１９０１＿Ｒ、１９
０１＿Ｇ、１９０１＿Ｂが形成されている。駆動トラン
ジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂ上に
は、第１の層間膜１９１０が形成されている。

【０２６４】なお、駆動トランジスタ１９０１＿Ｒ、１
９０１＿Ｇ、１９０１＿Ｂとしては、図に示した構成に
限定されず、公知の構成のＴＦＴを自由に用いることが
できる。例えば、図１９において駆動トランジスタ１９
０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂは、シングルゲ
ート型ＴＦＴとしたが、マルチゲート型ＴＦＴでもかま
わない。また、図１９において駆動トランジスタ１９０
１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂは、トップゲート
型ＴＦＴとしたが、ボトムゲート型ＴＦＴであってもよ
い。更に、チャネル領域の上下に、ゲート絶縁膜と介し
て配置された２つのゲート電極を有する、デュアルゲー
ト型ＴＦＴであっても良い。

【０２６５】第１の層間膜１９１０に、駆動トランジス
タ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂのソース
領域又はドレイン領域に達するコンタクトホールを形成
し、配線層を形成し、所望の形状にパターニングして、
配線１９１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂを形成
する。そして配線１９１９＿Ｒ、１９１９＿Ｇ、１９１
９＿Ｂ上に、第２の層間膜１９１１を形成する。

【０２６６】次に、第２の層間膜１９１１に、配線１９
１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂに達するコンタ
クトホールを形成し、画素電極１９１２＿Ｒ、１９１２
＿Ｇ、１９１２＿Ｂを形成する。ここで、画素電極１９
１２＿Ｒ、１９１２＿Ｇ、１９１２＿Ｂは、陽極であ
る。

【０２６７】なお、第２の層間膜１９１１を設けない構
成であっても良い。つまり、配線１９１９＿Ｒ、１９１
９＿Ｇ、１９１９＿Ｂと同じ層に、画素電極１９１２＿
Ｒ、１９１２＿Ｇ、１９１２＿Ｂを形成する構成であっ
てもよい。

【０２６８】次に、赤色発光の有機化合物層１９１４＿
Ｒを形成する。次に、緑色発光の有機化合物層１９１４
＿Ｇを形成する。次に、青色発光の有機化合物層１９１
４＿Ｂを形成する。その後、発光素子１６１４の対向電
極１９１５を形成する。

【０２６９】こうして、画素電極１９１２＿Ｒと、赤色
発光の有機化合物層１９１４＿Ｒと、対向電極１９１５
とよって構成される赤色発光する発光素子が形成され
る。画素電極１９１２＿Ｇと、緑色発光の有機化合物層
１９１４＿Ｇと、対向電極１９１５とよって構成される
緑色発光する発光素子が形成される。画素電極１９１２
＿Ｂと、青色発光の有機化合物層１９１４＿Ｂと、対向
電極１９１５とよって構成される青色発光する発光素子
が形成される。

【０２７０】本実施例のように、有機化合物層１９１４
＿Ｒ、１９１４＿Ｇ、１９１４＿Ｂを形成する（塗り分
ける）際に、各有機化合物層１９１４＿Ｒ、１９１４＿
Ｇ、１９１４＿Ｂをその境界において重ねる構成とす
る。

【０２７１】上記構成によって、有機化合物層の塗り分
けのマージンを縮小し、画素における発光領域の面積を
大きくとることが可能である。

【０２７２】本実施例は、実施例１〜実施例５と自由に
組み合わせて実施することが可能である。

【０２７３】（実施例７）本実施例では、本発明の電子
機器の例について、図１３を用いて説明する。

【０２７４】本発明の電子機器としては、携帯情報端
末、パーソナルコンピュータ、画像再生装置、テレビ、
ヘッドマウントディスプレイ、ビデオカメラ等が挙げら
れる。

【０２７５】図１３（Ａ）に本発明の携帯情報端末の模
式図を示す。携帯情報端末は、本体４６０１ａ、操作ス
イッチ４６０１ｂ、電源スイッチ４６０１ｃ、アンテナ
４６０１ｄ、表示部４６０１ｅ、外部入力ポート４６０
１ｆによって構成されている。実施の形態及び実施例１
〜実施例６で示した構成の表示装置を、表示部４６０１
ｅに用いる。

【０２７６】図１３（Ｂ）に本発明のパーソナルコンピ
ュータの模式図を示す。パーソナルコンピュータは、本
体４６０２ａ、筐体４６０２ｂ、表示部４６０２ｃ、操
作スイッチ４６０２ｄ、電源スイッチ４６０２ｅ、外部
入力ポート４６０２ｆによって構成されている。実施の
形態及び実施例１〜実施例６で示した構成の表示装置
を、表示部４６０２ｃに用いる。

【０２７７】図１３（Ｃ）に本発明の画像再生装置の模
式図を示す。画像再生装置は、本体４６０３ａ、筐体４
６０３ｂ、記録媒体４６０３ｃ、表示部４６０３ｄ、音
声出力部４６０３ｅ、操作スイッチ４６０３ｆによって
構成されている。実施の形態及び実施例１〜実施例６で
示した構成の表示装置を、表示部４６０３ｄに用いる。

【０２７８】図１３（Ｄ）に本発明のテレビの模式図を
示す。テレビは、本体４６０４ａ、筐体４６０４ｂ、表
示部４６０４ｃ、操作スイッチ４６０４ｄによって構成
されている。実施の形態及び実施例１〜実施例６で示し
た構成の表示装置を、表示部４６０４ｃに用いる。

【０２７９】図１３（Ｅ）に本発明のヘッドマウントデ
ィスプレイの模式図を示す。ヘッドマウントディスプレ
イは、本体４６０５ａ、モニター部４６０５ｂ、頭部固
定バンド４６０５ｃ、表示部４６０５ｄ、光学系４６０
５ｅによって構成されている。実施の形態及び実施例１
〜実施例６で示した構成の表示装置を、表示部４６０５
ｄに用いる。

【０２８０】図１３（Ｆ）に本発明のビデオカメラの模
式図を示す。ビデオカメラは、本体４６０６ａ、筐体４
６０６ｂ、接続部４６０６ｃ、受像部４６０６ｄ、接眼
部４６０６ｅ、バッテリー４６０６ｆ、音声入力部４６
０６ｇ、表示部４６０６ｈによって構成されている。実
施の形態及び実施例１〜実施例６で示した構成の表示装
置を、表示部４６０６ｈに用いる。

【０２８１】本発明は、上記電子機器に限定されず、実
施の形態及び実施例１〜実施例６で示した構成の表示装
置を用いた、様々な電子機器とすることができる。

【０２８２】（実施例８）本実施例では、実施の形態１
で示した本発明の信号線駆動回路（制御電流出力回路）
の実際の構成について、図２０を用いて説明する。

【０２８３】図２０は、信号線駆動回路の一部の上面図
であり、複数の電流源（図１における準制御電流出力回
路１１０２に相当）と、電流源に接続される切り換え回
路（図１における１１０１に相当）とが記載される。な
お図１では電流源を構成するトランジスタ（図１の１１
１２に相当）が４つで一つの組をなしているが、図２０
ではフルカラー表示を行うため、各ＲＧＢ分配置された
１２つのトランジスタが一つの組をなしている（但し、
図面の制約上、図２０には７つのトランジスタしか記載
していない）。

【０２８４】そして、切り換え回路には、図２に示した
ような複数のアナログスイッチが配線を用いて接続され
ている。この切り換え回路、すなわちアナログスイッチ
や配線の接続により、電流源と信号線（図２０には記載
されない）との電気的な接続が切り換えられる。

【０２８５】また図２１（Ａ）には、ｎチャネル型薄膜
トランジスタとｐチャネル型薄膜トランジスタとを有す
るアナログスイッチを示す。更に図２１（Ｂ）には電流
源のｎチャネル型薄膜トランジスタを示す。なお、電流
源の薄膜トランジスタはそのばらつきを低減するため、
ＴＦＴのチャネル形成領域のチャネル長（Ｌ）及びチャ
ネル幅（Ｗ）を大きくとっている（特にチャネル長を１
００μｍとしている）。

【０２８６】以上のようなｐチャネル型薄膜トランジス
タ及びｎチャネル型薄膜トランジスタは実施例２に記載
の作製方法を用いて形成すればよい。

【０２８７】

【発明の効果】本発明は、上記構成によって、多結晶TF
Tを用いて作製し、且つ出力する制御電流のばらつきを
抑えた制御電流出力回路を提供することができる。

【０２８８】また、前記制御電流出力回路を用いた表示
装置では、画素の発光素子の発光輝度のばらつきを、視
覚的に低減することが可能である。こうして、小型化、
低消費電量化が可能な表示装置及びそれを用いた電子機
器を提供することができる。

【０２８９】

【図面の簡単な説明】

【図１】 本発明の制御電流出力回路の構成を示す
図。

【図２】 本発明の制御電流出力回路の構成を示す
図。

【図３】 本発明の制御電流出力回路の駆動方法を示
すタイミングチャートを示す図。

【図４】 本発明の制御電流出力回路の構成を示す模
式図。

【図５】 本発明の制御電流出力回路の構成を示す
図。

【図６】 本発明の制御電流出力回路の構成を示す
図。

【図７】 表示装置の画素の構成を示す図。

【図８】 従来の表示装置の構成を示すブロック図。

【図９】 本発明の表示装置の作製工程を示す図。

【図１０】 本発明の表示装置の作製工程を示す図。

【図１１】 本発明の表示装置の作製工程を示す図。

【図１２】 本発明の表示装置の構造を示す上面図及び
断面図。

【図１３】 本発明の電子機器を示す図。

【図１４】 本発明の制御電流出力回路の構成を示す
図。

【図１５】 本発明の制御電流出力回路の構成を示す
図。

【図１６】 本発明の制御電流出力回路の構成を示す
図。

【図１７】 本発明の表示装置の構造を示す断面図。

【図１８】 本発明の表示装置の構造を示す断面図。

【図１９】 本発明の表示装置の構造を示す断面図。

【図２０】 本発明の表示装置の構造を示す上面図。

【図２１】 本発明の表示装置の構造を示す上面図。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｅ ６４１Ｋ ６４２ ６４２Ａ 3/22 3/22 Ｅ Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１２Ｂ Ｆターム(参考） 3K007 AB17 BA06 BB07 DB03 GA04 5C080 AA06 AA08 AA18 BB05 DD05 DD26 EE28 FF11 JJ02 JJ03 JJ04 JJ06 KK07 KK43 5F110 AA30 BB02 BB04 CC02 CC08 DD02 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE30 EE44 EE45 FF02 FF04 FF28 FF30 FF36 GG01 GG02 GG13 GG25 HJ01 HJ04 HJ12 HJ13 HJ23 HL04 HL06 HL07 HL11 HL23 HM15 NN03 NN04 NN22 NN23 NN27 NN71 NN72 PP03 PP04 PP05 PP06 QQ04 QQ11 QQ24 QQ25

Claims (14)

【特許請求の範囲】
1. 【請求項１】ｍ（ｍは自然数）個の電流出力回路と、 前記ｍ個の電流出力回路から一つを選択するｎ（ｎはｍ
   以下の自然数）個の切り換え手段と、を有する駆動回路
   であって、 前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、
   前記ｍ個の電流出力回路の選択先を変える機能を有する
   ことを特徴とする駆動回路。
2. 【請求項２】ｍ（ｍは自然数）個の電流出力回路と、 前記ｍ個の電流出力回路からそれぞれ異なる一つを選択
   する、ｎ（ｎはｍ以下の自然数）個の切り換え手段と、
   を有する駆動回路であって、 前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、
   前記ｍ個の電流出力回路の選択先を変える機能を有する
   ことを特徴とする駆動回路。
3. 【請求項３】ｍ（ｍは自然数）個の電流出力回路と、 前記ｍ個の電流出力回路に接続されたｍ個の第１の端子
   と、 複数の第２の端子を有し、前記ｍ個の第１の端子に接続
   されるｎ（ｎはｍ以下の自然数）個の端子群と、 一定期間毎に、前記第１の端子と前記第２の端子との接
   続を切り換える、ｎ個の切り換え手段と、を有する駆動
   回路であって、 前記切り換え手段により前記第１の端子に接続される第
   ２の端子は、それぞれ異なる前記端子群から選択される
   ことを特徴とする駆動回路。
4. 【請求項４】ｍ（ｍは自然数）個の薄膜トランジスタ
   と、 前記ｍ個の薄膜トランジスタから一つを選択するｎ（ｎ
   はｍ以下の自然数）個の切り換え手段と、を有する駆動
   回路であって、 前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、
   前記ｍ個の薄膜トランジスタの選択先を変え、当該薄膜
   トランジスタのドレイン電流を出力する機能を有し、 前記ｍ個の薄膜トランジスタは、同じ極性で、且つ同じ
   ゲート電圧が印加されることを特徴とする駆動回路。
5. 【請求項５】ｍ（ｍは自然数）個の薄膜トランジスタ
   と、 前記ｍ個の薄膜トランジスタから異なる一つをそれぞれ
   選択する、ｎ（ｎはｍ以下の自然数）個の切り換え手段
   と、を有する駆動回路であって、 前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、
   前記ｍ個の薄膜トランジスタの選択先を変え、当該薄膜
   トランジスタのドレイン電流を出力する機能を有し、 前記ｍ個の薄膜トランジスタは、同じ極性で、且つ同じ
   ゲート電圧が印加されることを特徴とする駆動回路。
6. 【請求項６】ｍ（ｍは自然数）個の薄膜トランジスタ
   と、 前記ｍ個の薄膜トランジスタのそれぞれのドレイン電流
   が出力されるｍ個の第１の端子と、 複数の第２の端子を有し、前記ｍ個の第１の端子に接続
   されるｎ（ｎはｍ以下の自然数）個の端子群と、 一定期間毎に、前記第１の端子と前記第２の端子との接
   続を切り換える、ｎ個の切り換え手段と、を有する駆動
   回路であって、 前記ｍ個の薄膜トランジスタは、同じ極性で、且つ同じ
   ゲート電圧が印加され、 前記切り換え手段により前記第１の端子に接続される第
   ２の端子は、それぞれ異なる前記端子群から選択される
   ことを特徴とする駆動回路。
7. 【請求項７】ｍ（ｍは自然数）個の薄膜トランジスタ
   と、 前記ｍ個の薄膜トランジスタのそれぞれのドレイン電流
   が出力されるｍ個の第１の端子と、 複数の第２の端子を有し、前記第１の端子に接続される
   ｎ（ｎはｍ以下の自然数）個の端子群と、 一定期間毎に、前記第１の端子と前記第２の端子と１対
   １の接続を切り換える、ｎ個の切り換え手段と、を有す
   る駆動回路であって、 前記ｍ個の薄膜トランジスタは、同じ極性で、且つ同じ
   ゲート電圧が印加され、 前記切り換え手段により前記第１の端子に接続される第
   ２の端子は、それぞれ異なる前記端子群から選択される
   ことを特徴とする駆動回路。
8. 【請求項８】請求項４乃至請求項７のいずれか一におい
   て、 前記ｍ個の薄膜トランジスタのゲート長とゲート幅の比
   は、全て等しいことを特徴とする駆動回路。
9. 【請求項９】請求項４乃至請求項８のいずれか一におい
   て、 前記ｍ個の薄膜トランジスタのドレイン端子とゲート電
   極は接続されており、前記ｍ個の薄膜トランジスタのソ
   ース・ドレイン間に電流を入力する第２の薄膜トランジ
   スタを有し、 前記第２の薄膜トランジスタのゲート電圧と、前記ｍ個
   の薄膜トランジスタのゲート電圧とは等しく、且つ同極
   性であることを特徴とする駆動回路。
10. 【請求項１０】請求項４乃至請求項８のいずれか一にお
    いて、 前記ｍ個の薄膜トランジスタのドレイン端子とゲート電
    極は接続されており、前記ｍ個の薄膜トランジスタのソ
    ース・ドレイン間に電流を入力する第２の薄膜トランジ
    スタを有し、 前記第２の薄膜トランジスタと、前記ｍ個の薄膜トラン
    ジスタそれぞれとは、カレントミラー回路を構成するこ
    とを特徴とする駆動回路。
11. 【請求項１１】請求項１乃至請求項１０のいずれか一に
    おいて、前記切り換える手段はアナログスイッチを有す
    ることを特徴とする駆動回路。
12. 【請求項１２】ｍ（ｍは自然数）個の薄膜トランジスタ
    と、 前記ｍ個の薄膜トランジスタから一つを選択するｎ（ｎ
    はｍ以下の自然数）個の切り換え手段と、 前記切り換え手段に接続される信号線とを有する駆動回
    路の駆動方法であって、 前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、
    前記ｍ個の薄膜トランジスタの選択先を変え、当該薄膜
    トランジスタのドレイン電流を出力することを特徴とす
    る駆動回路の駆動方法。
13. 【請求項１３】請求項１２において、前記一定期間は前
    記信号線へ入力されるビデオ信号の同期タイミングに対
    応する単位フレーム期間内に設けられることを特徴とす
    る駆動回路の駆動方法。
14. 【請求項１４】請求項１３において、 前記単位フレーム期間はｍ（ｍは２以上の自然数）個の
    サブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍを有し、
    前記ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍ
    は、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍ
    と表示期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍとを有し、前記
    一定期間は前記表示期間内に設けられることを特徴とす
    る駆動回路の駆動方法。