JP4906563B2 - Semiconductor device, wiring board, and manufacturing method thereof - Google Patents

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Description

本発明は、搭載基板上に少なくとも一体の電子部品をはんだバンプ接続により搭載した半導体装置およびそれに用いる配線基板に関する。   The present invention relates to a semiconductor device in which at least an electronic component is mounted on a mounting substrate by solder bump connection, and a wiring substrate used therefor.

半導体装置の小型化や多端子化を実現するために、フリップチップ接続等のバンプによる接続構造が用いられている。すなわち、半導体チップ等の電子部品を配線基板に搭載する際に、半導体チップの電極ポストを配線基板に配設されたはんだバンプに接合する。この接合は、半導体チップの各電極ポストを、対応する配線基板上の各はんだバンプ上に載置した状態で加熱してはんだをリフロー（溶融）させた後に冷却してはんだを凝固させることにより行なう。リフロー時には、溶融したはんだはランド上で表面張力によりボールを形成しており、半導体チップの電極ポストはこの溶融はんだボール中で荷重と浮力の釣り合う深さまで沈み込み、冷却過程ではんだの凝固によりその位置に固定される。   In order to reduce the size and increase the number of terminals of a semiconductor device, a connection structure using bumps such as flip chip connection is used. That is, when an electronic component such as a semiconductor chip is mounted on a wiring board, the electrode posts of the semiconductor chip are bonded to solder bumps provided on the wiring board. This bonding is performed by heating each electrode post of the semiconductor chip on each solder bump on the corresponding wiring board to reflow (melt) the solder and then cooling to solidify the solder. . During reflow, the molten solder forms a ball on the land due to surface tension, and the electrode post of the semiconductor chip sinks to a depth that balances the load and buoyancy in the molten solder ball, and the solder solidifies during the cooling process. Fixed in position.

半導体チップのファインピッチ化に伴い、配線基板のはんだバンプピッチも縮小する。一般にはんだバンプの形成は、配線基板に配設されたランド上にはんだペーストを、メタルマスクを用いて印刷することにより行なう（例えば特許文献１、２）。そのため、バンプピッチの縮小に伴い、はんだリフロー時のバンプ間ブリッジ発生の防止、メタルマスクの作製限界、ペーストの性能などにより、個々のバンプのサイズを小さく（個々のバンプを構成するはんだ量を少なく）せざるを得ない。   As the semiconductor chip becomes finer, the solder bump pitch of the wiring board is also reduced. In general, solder bumps are formed by printing a solder paste on lands arranged on a wiring board using a metal mask (for example, Patent Documents 1 and 2). For this reason, with the reduction in bump pitch, the size of individual bumps is reduced due to the prevention of bump-to-bump generation during solder reflow, metal mask fabrication limits, paste performance, etc. ) I have to do it.

しかし、バンプサイズが小さくなると、その上に半導体チップを載せてリフローした際に、溶融はんだボールの高さよりも荷重と浮力の釣り合う深さが大きくなり、半導体チップの電極ポストは溶融はんだボール底部のランドに直接接触してしまう。そのため電極ポストとランドとの接触領域ははんだによる接合が行なわれず、接続信頼性が低下する。   However, when the bump size is reduced, when the semiconductor chip is placed thereon and reflowed, the depth of the balance between the load and the buoyancy becomes larger than the height of the molten solder ball, and the electrode post of the semiconductor chip is located at the bottom of the molten solder ball. It touches the land directly. For this reason, the contact area between the electrode post and the land is not joined by solder, and the connection reliability is lowered.

これに対して、特許文献３には、はんだペースト印刷に用いるマスクの開口部を、一辺がランド径より大きい正方形とすることで、ランド外周から周囲のソルダーレジスト上にはみ出した正方形のはんだバンプを形成し、リフロー時の表面張力を利用して大きな体積の溶融はんだボールを形成することが提案されている。しかしこの方法では、結局、実質的にはんだバンプサイズを大きくしたことに変わりはなく、ファインピッチ化に対応するには適さない。   On the other hand, in Patent Document 3, a square solder bump that protrudes from the outer periphery of the land onto the surrounding solder resist is formed by making the opening of the mask used for solder paste printing a square with one side larger than the land diameter. It has been proposed to form and form a large volume of molten solder balls using surface tension during reflow. However, this method does not change the fact that the solder bump size is substantially increased, and is not suitable for the fine pitch.

また、特許文献４には、搭載基板上に、実質的に同一サイズで配設ピッチの異なる複数のランド（パッド）が、配設ピッチの大きさによって区分された複数の区域に配設され、個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されており、配設ピッチおよびそれに対応してバンプサイズが異なる複数の区域毎に、それぞれ別個の半導体チップがはんだバンプ接続されている配線基板が開示されている。   Further, in Patent Document 4, a plurality of lands (pads) having substantially the same size and different arrangement pitches are arranged on a mounting substrate in a plurality of areas divided according to the size of the arrangement pitch. Solder bumps are formed on the lands of the individual areas with bump sizes that correspond to the magnitude relation of the arrangement pitch in comparison between areas, and the arrangement pitch and the corresponding bump size are A wiring board is disclosed in which a separate semiconductor chip is connected by solder bumps for each of a plurality of different areas.

しかし、上記提案の方法では、配設ピッチおよびそれに対応してバンプサイズが異なる個々の区域には、それぞれ別個の半導体チップがはんだバンプ接続されているので、それぞれの半導体チップのファインピッチ化によりはんだバンプサイズが縮小した場合には、リフロー時に溶融はんだボール中への電極ポストの沈み込み深さがボール高さを超えてしまいランド（パッド）に電極ポストが直接接触してしまう、という上記従来の問題はなんら解消されることがない。   However, in the above proposed method, since individual semiconductor chips are connected to solder bumps in individual areas having different arrangement pitches and corresponding bump sizes, soldering can be achieved by increasing the fine pitch of each semiconductor chip. In the case where the bump size is reduced, the electrode post sinks into the molten solder ball at the time of reflow exceeds the ball height, and the electrode post directly contacts the land (pad). The problem is never solved.

特開２００４−１５５１８５号公報JP 2004-155185 A 特開２００１−２３０５３７号公報JP 2001-230537 A 特開２００３−７７６３号公報JP 20037763 A 特開２００２−１４１３６７号公報JP 2002-141367 A

本発明は、配線基板に搭載する半導体チップ等の電子部品のファインピッチ化に伴い、配線基板のランド上に形成されるはんだバンプが小さくなっても、はんだリフロー時に電子部品の電極ポストと配線基板のランドとの直接接触の発生を防止して、良好な接続信頼性を維持できる構造を備えた半導体装置およびそれに用いる配線基板を提供することを目的とする。   In accordance with the fine pitch of electronic components such as semiconductor chips to be mounted on a wiring board, the present invention provides an electronic component electrode post and wiring board at the time of solder reflow even if solder bumps formed on the land of the wiring board are reduced. An object of the present invention is to provide a semiconductor device having a structure capable of preventing the occurrence of direct contact with the land and maintaining good connection reliability, and a wiring board used therefor.

上記の目的を達成するために、本発明の半導体装置は、配線基板上に少なくとも一体の電子部品をはんだバンプ接続により搭載した半導体装置において、
上記配線基板上に、実質的に同一サイズで配設ピッチの異なる複数のランドが、配設ピッチの大きさによって区分された複数の区域に配設され、
個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されており、
配設ピッチが異なり、それに対応してバンプサイズが異なる複数の区域に亘って、前記一体の電子部品がはんだバンプ接続されていることを特徴とする。 In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device in which at least an integrated electronic component is mounted on a wiring board by solder bump connection.
On the wiring board, a plurality of lands having substantially the same size and different arrangement pitches are arranged in a plurality of areas divided by the size of the arrangement pitch,
Solder bumps are formed on the lands of the individual areas with bump sizes that correspond to the magnitude relation of the arrangement pitch in the comparison between the areas,
The integrated electronic component is connected by solder bumps over a plurality of areas having different arrangement pitches and correspondingly different bump sizes.

また、本発明の配線基板は、実質的に同一サイズで配設ピッチの異なる複数のランドが、配設ピッチの大きさによって区分された複数の区域に配設され、
個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されていることを特徴とする。 In the wiring board of the present invention, a plurality of lands having substantially the same size and different arrangement pitches are arranged in a plurality of areas divided by the size of the arrangement pitch,
Solder bumps are formed on the lands of the individual areas with bump sizes that have a magnitude relationship corresponding to the magnitude relationship of the arrangement pitch in comparison between the areas.

本発明によれば、配設ピッチが異なり、それに対応してバンプサイズが異なる複数の区域に亘って、一体の電子部品がはんだバンプ接続されているので、はんだリフロー時に、大ピッチの区域で形成される大サイズの溶融はんだボールによる浮力により、小ピッチの区域で形成される小サイズの溶融はんだボール中での電極ポストの沈み込みが抑制され、搭載基板上のランドと電極ポストとの直接接触が防止される。   According to the present invention, since the integrated electronic components are connected to the solder bumps over a plurality of areas having different arrangement pitches and correspondingly different bump sizes, they are formed in a large pitch area during solder reflow. Due to the buoyancy caused by the large size molten solder ball, the sinking of the electrode post in the small size molten solder ball formed in the small pitch area is suppressed, and direct contact between the land on the mounting substrate and the electrode post is achieved. Is prevented.

本発明において、配線基板にバンプ接続する電子部品は典型的には半導体チップであるが、特にこれに限定する必要はなく、ウェハであってもよいし、回路基板であってもよい。以下、説明の便宜上、搭載対象である電子部品を半導体チップとして説明する。   In the present invention, the electronic component to be bump-connected to the wiring board is typically a semiconductor chip, but is not particularly limited to this, and may be a wafer or a circuit board. Hereinafter, for convenience of explanation, an electronic component to be mounted will be described as a semiconductor chip.

本発明において、ランドサイズとは、はんだバンプ形成の基礎となるランド表面のサイズであり、ソルダーレジストに覆われない露出部分のサイズ（表面積）を言う。ランドサイズが同一とは、製造上の許容誤差内で同一サイズであることを言う。バンプサイズについても同様であり、バンプサイズが同一とは、製造上の許容誤差内で同一サイズであることを言う。   In the present invention, the land size is the size of the land surface that forms the basis of solder bump formation, and refers to the size (surface area) of the exposed portion that is not covered with the solder resist. The same land size means the same size within a manufacturing tolerance. The same applies to the bump size. The same bump size means the same size within a manufacturing tolerance.

本発明においては、ランドの配設ピッチの異なる区域間では、ランドサイズは同一であるが、ランド上に形成されるはんだバンプのサイズは、製造上の許容誤差を超えて異なっている。   In the present invention, the land size is the same between areas having different land arrangement pitches, but the size of the solder bump formed on the land differs beyond the manufacturing tolerance.

図１に従来のはんだバンプを用いた配線基板および半導体装置を示し、図２に本発明のはんだバンプを用いた配線基板および半導体装置を示す。   FIG. 1 shows a conventional wiring board and semiconductor device using solder bumps, and FIG. 2 shows a wiring board and semiconductor device using solder bumps according to the present invention.

図１（１）に、従来の配線基板１０を示す。配線基板１０は基材１１の半導体チップ搭載面１１Ａに同一サイズの複数のランド１２が配設されている。ランド１２は、周囲を覆うソルダーレジスト１３によって実効的なサイズを規定されている。半導体チップ搭載面１１Ａは、搭載する半導体チップの電極ポストの配設ピッチに応じて、ランド１２が大ピッチＰ１で配設された大ピッチ区域Ｑ１と、ランド１２が小ピッチＰ２で配設された小ピッチ区域Ｑ２とに区分けされている。   FIG. 1A shows a conventional wiring board 10. In the wiring substrate 10, a plurality of lands 12 having the same size are disposed on the semiconductor chip mounting surface 11 </ b> A of the base 11. The land 12 has an effective size defined by a solder resist 13 covering the periphery. The semiconductor chip mounting surface 11A has a large pitch area Q1 in which the lands 12 are disposed at a large pitch P1 and a land 12 is disposed at a small pitch P2 in accordance with the arrangement pitch of the electrode posts of the semiconductor chip to be mounted. It is divided into small pitch areas Q2.

従来は、図示したように、ランド１２上のはんだバンプ１４は配設ピッチの異なる区域であっても、最小ピッチの区域内でのバンプ間ブリッジが発生しない同一の小サイズで形成されていた。そのため、半導体チップのファインピッチ化が進んで、ランドの配設ピッチが小さくなると、それに応じてはんだバンプ１４のサイズも縮小していた。   Conventionally, as shown in the figure, the solder bumps 14 on the lands 12 are formed in the same small size that does not generate a bridge between the bumps in the area of the minimum pitch even in the area where the arrangement pitch is different. For this reason, when the fine pitch of the semiconductor chip is advanced and the land arrangement pitch is reduced, the size of the solder bumps 14 is reduced accordingly.

その結果、従来の半導体装置２０は、図１（２）に示すように、半導体チップ１６の搭載時にはんだリフローを行なうと、溶融はんだ１４’の高さが不足し、半導体チップ１６の電極ポスト１８の沈み込み深さが溶融はんだ１４の浮力で相殺できなくなり、電極ポスト１８の下端がランド１２の表面に直接接触してしまう。図１（３）にこの状態を拡大して示す。   As a result, in the conventional semiconductor device 20, as shown in FIG. 1 (2), when the solder reflow is performed when the semiconductor chip 16 is mounted, the height of the molten solder 14 'is insufficient, and the electrode post 18 of the semiconductor chip 16 is lost. The sinking depth cannot be offset by the buoyancy of the molten solder 14, and the lower end of the electrode post 18 comes into direct contact with the surface of the land 12. FIG. 1 (3) shows this state in an enlarged manner.

そのため、電極ポスト１８とランド１２との直接接触部は、溶融はんだ１４’が不在になり、両者のはんだ接続が行なわれず、接続信頼性を低下させる。   Therefore, in the direct contact portion between the electrode post 18 and the land 12, the molten solder 14 'is absent, the solder connection between the two is not performed, and the connection reliability is lowered.

図２を参照して、上記従来の問題を解消した本発明の特徴を説明する。   With reference to FIG. 2, the feature of the present invention that solves the above-described conventional problems will be described.

図２（１）に示すように、本発明の配線基板１００は、基材１１の半導体チップ搭載面１１Ａに同一サイズの複数のランド１２が配設されている。ランド１２は、周囲を覆うソルダーレジスト１３によって実効的なサイズを規定されている。半導体チップ搭載面１１Ａは、搭載する半導体チップの電極ポストの配設ピッチに応じて、ランド１２が大ピッチＰ１で配設された大ピッチ区域Ｑ１と、ランド１２が小ピッチＰ２で配設された小ピッチ区域Ｑ２とに区分けされている。以上の構造は従来の配線基板１０と同様である。   As shown in FIG. 2 (1), in the wiring substrate 100 of the present invention, a plurality of lands 12 having the same size are disposed on a semiconductor chip mounting surface 11 A of a base material 11. The land 12 has an effective size defined by a solder resist 13 covering the periphery. The semiconductor chip mounting surface 11A has a large pitch area Q1 in which the lands 12 are disposed at a large pitch P1 and a land 12 is disposed at a small pitch P2 in accordance with the arrangement pitch of the electrode posts of the semiconductor chip to be mounted. It is divided into small pitch areas Q2. The above structure is the same as that of the conventional wiring board 10.

ここで本発明の特徴として、ランド１２上のはんだバンプ１４１、１４２は、配設ピッチの区域毎に異なるバンプサイズで形成されている。すなわち、大ピッチＰ１の区域Ｑ１のはんだバンプ１４１は大サイズに、小ピッチＰ２の区域Ｑ２のはんだバンプ１４２は小サイズに形成されている。これは、小ピッチ区域Ｑ２のはんだバンプ１４２のサイズを図示のように従来の配線基板１０のはんだバンプ１４のように小さくしても、大ピッチ区域Ｑ１のはんだバンプ１４１は大ピッチＰ１で許容される大サイズに形成できるからである。   Here, as a feature of the present invention, the solder bumps 141 and 142 on the land 12 are formed with different bump sizes for each area of the arrangement pitch. That is, the solder bump 141 in the area Q1 of the large pitch P1 is formed in a large size, and the solder bump 142 in the area Q2 of the small pitch P2 is formed in a small size. This is because even if the size of the solder bump 142 in the small pitch area Q2 is made as small as the solder bump 14 of the conventional wiring board 10 as shown in the figure, the solder bump 141 in the large pitch area Q1 is allowed at the large pitch P1. This is because it can be formed in a large size.

このようにしたことにより、本発明の半導体装置２００は、図２（２）に示すように、半導体チップ１６の搭載時にリフローを行なった際に、大ピッチ区域Ｑ１の溶融はんだ１４１’の高さが大きいため、半導体チップ１６の電極ポスト１８の沈み込み深さを溶融はんだ１４１’と溶融はんだ１４２’の合計の浮力で相殺することができ、電極ポスト１８の下端は、ランド１２の上方の溶融はんだ１４１’内および溶融はんだ１４２’内で保持され、ランド１２と直接接触することが無い。図２（３）にこの状態を拡大して示す。   By doing so, as shown in FIG. 2B, the semiconductor device 200 of the present invention has a height of the molten solder 141 ′ in the large pitch area Q1 when reflow is performed when the semiconductor chip 16 is mounted. Therefore, the sinking depth of the electrode post 18 of the semiconductor chip 16 can be offset by the total buoyancy of the molten solder 141 ′ and the molten solder 142 ′, and the lower end of the electrode post 18 is melted above the land 12. It is held in the solder 141 ′ and the molten solder 142 ′ and does not come into direct contact with the land 12. FIG. 2 (3) shows this state in an enlarged manner.

そのため、電極ポスト１８とランド１２とは両者間に十分はんだが充填され、良好なはんだ接続が行なわれ、良好な接続信頼性が確保される。   For this reason, the electrode post 18 and the land 12 are sufficiently filled with solder, a good solder connection is performed, and a good connection reliability is ensured.

なお、本発明の電極ポスト１８とは、半導体チップ１６の電極に形成された、バンプやポストである。
一例として、バンプは、
・はんだめっきや、はんだボールの搭載により形成された、はんだバンプ、
・金めっきや、金線のワイヤボンディングにより形成された、金バンプ、
等からなる。
また、ポストは、
・めっきにより形成された、銅等の金属ポスト
からなる。 The electrode post 18 of the present invention is a bump or post formed on the electrode of the semiconductor chip 16.
As an example, bumps are
-Solder bumps formed by solder plating or mounting of solder balls,
-Gold bumps formed by gold plating or wire bonding of gold wires,
Etc.
Also, the post
-It consists of metal posts, such as copper, formed by plating.

図３に、はんだペーストの印刷により本発明のはんだバンプを形成するために用いるメタルマスクの平面図を示す。図示したメタルマスク３００は、配線基板１００の大ピッチ領域Ｑ１に対応する大ピッチ領域Ｍ１に大径の開口ｄ１が配列され、配線基板１００の小ピッチ領域Ｑ２に対応する小ピッチ領域Ｍ２に小径の開口ｄ２が配列されている。このマスク３００を用いてはんだペーストを印刷することにより、図２（１）に示したように、配線基板１００の大ピッチ領域Ｑ１には大サイズのはんだバンプ１４１が形成され、配線基板１００の小ピッチ領域Ｑ２には小サイズのはんだバンプ１４２が形成される。なお、はんだバンプ１４１、１４２およびマスク開口ｄ１、ｄ２の配列は、ファインピッチ化に有利な千鳥配列とするのが一般的であるが、図では便宜上正方格子配列として示した。   FIG. 3 shows a plan view of a metal mask used for forming the solder bump of the present invention by printing solder paste. In the illustrated metal mask 300, large-diameter openings d1 are arranged in a large pitch region M1 corresponding to the large pitch region Q1 of the wiring substrate 100, and a small diameter is formed in the small pitch region M2 corresponding to the small pitch region Q2 of the wiring substrate 100. The openings d2 are arranged. By printing the solder paste using the mask 300, large-sized solder bumps 141 are formed in the large pitch region Q1 of the wiring board 100 as shown in FIG. Small-sized solder bumps 142 are formed in the pitch region Q2. The solder bumps 141 and 142 and the mask openings d1 and d2 are generally arranged in a staggered pattern that is advantageous for fine pitching.

図３の線II−IIにおけるマスク断面が、図２（１）の配線基板の断面と位置的に対応している。   The mask cross section taken along line II-II in FIG. 3 corresponds to the cross section of the wiring board in FIG.

先ず、従来法により、小径開口（φ１１０μｍ）のみを有するメタルマスクを用いてはんだペーストを印刷することにより、はんだバンプを形成した。   First, solder bumps were formed by printing a solder paste using a metal mask having only a small diameter opening (φ110 μm) by a conventional method.

これに対して本発明により、大径開口（φ１４０μｍ）と小径開口（φ１１０μｍ）とを有するメタルマスクを用いてはんだペーストを印刷することにより、はんだバンプを形成した。   On the other hand, according to the present invention, a solder bump was formed by printing a solder paste using a metal mask having a large-diameter opening (φ140 μm) and a small-diameter opening (φ110 μm).

図４に、各方法により得られたはんだバンプの高さの分布を示す。   FIG. 4 shows the height distribution of the solder bumps obtained by each method.

図４（１）は従来法により得られたはんだバンプの高さの分布であり、平均３５．３８μｍ、標準偏差２．０９０μｍのバンプ高さを有する小サイズのバンプが形成されたことが確認された。これは印刷上の許容誤差内で１種類のサイズである。   FIG. 4 (1) shows the height distribution of solder bumps obtained by the conventional method. It was confirmed that small bumps having an average bump height of 35.38 μm and a standard deviation of 2.090 μm were formed. It was. This is one type of size within a printing tolerance.

これに対して、図４（２）は本発明により得られたバンプ高さの分布であり、平均３５．９５μｍ、標準偏差２．２１４μｍのバンプ高さを有する小サイズのバンプと、平均４９．９８μｍ、標準偏差２．１４６μｍのバンプ高さを有する大サイズのバンプとが形成されたことが確認された。これらは印刷上の許容誤差を超えてサイズの異なる２種類のサイズである。   On the other hand, FIG. 4 (2) shows the bump height distribution obtained by the present invention. The average bump size is 35.95 μm and the standard deviation is 2.214 μm. It was confirmed that a large bump having a bump height of 98 μm and a standard deviation of 2.146 μm was formed. These are two types of sizes that exceed the allowable error in printing and differ in size.

本発明によれば、配線基板に搭載する半導体チップ等の電子部品のファインピッチ化に伴い、配線基板のランド上に形成されるはんだバンプが小さくなっても、はんだリフロー時に電子部品の電極ポストと配線基板のランドとの直接接触の発生を防止して、良好な接続信頼性を維持できる構造を備えた半導体装置およびそれに用いる配線基板が提供される。   According to the present invention, with the fine pitch of electronic components such as semiconductor chips mounted on a wiring board, even if the solder bumps formed on the land of the wiring board are reduced, the electrode posts of the electronic parts are Provided are a semiconductor device having a structure capable of preventing occurrence of direct contact with a land of a wiring board and maintaining good connection reliability, and a wiring board used therefor.

従来の配線基板および半導体装置の断面図である。It is sectional drawing of the conventional wiring board and semiconductor device. 本発明の配線基板および半導体装置の断面図である。It is sectional drawing of the wiring board and semiconductor device of this invention. 図２の配線基板のはんだバンプを形成するための印刷マスクの平面図である。It is a top view of the printing mask for forming the solder bump of the wiring board of FIG. 従来および本発明のはんだバンプの高さの分布を示すグラフである。It is a graph which shows distribution of the height of the solder bump of the past and this invention.

符号の説明Explanation of symbols

１０ 従来の配線基板
１１ 基材
１１Ａ 半導体チップ搭載面
１２ ランド
１３ ソルダーレジスト
１４、１４１、１４２ はんだバンプ
１４’、１４１’、１４２’ 溶融はんだ
１６ 半導体チップ
１８ 電極ポスト
２０ 従来の半導体装置
１００ 本発明の配線基板
２００ 本発明の半導体装置
３００ 本発明のメタルマスク
Ｐ１ 大ピッチ
Ｐ２ 小ピッチ
Ｑ１ 配線基板の大ピッチ区域
Ｑ２ 配線基板の小ピッチ区域
Ｍ１ メタルマスクの大ピッチ区域
Ｍ２ メタルマスクの小ピッチ区域
ｄ１ メタルマスクの大径開口
ｄ２ メタルマスクの小径開口 DESCRIPTION OF SYMBOLS 10 Conventional wiring board 11 Base material 11A Semiconductor chip mounting surface 12 Land 13 Solder resist 14, 141, 142 Solder bump 14 ', 141', 142 'Molten solder 16 Semiconductor chip 18 Electrode post 20 Conventional semiconductor device 100 of this invention Wiring board 200 Semiconductor device of the present invention 300 Metal mask of the present invention P1 Large pitch P2 Small pitch Q1 Large pitch area of the wiring board Q2 Small pitch area of the wiring board M1 Large pitch area of the metal mask M2 Small pitch area of the metal mask d1 Metal Large-diameter opening of mask d2 Small-diameter opening of metal mask

Claims (12)

配線基板上に半導体チップをはんだバンプ接続により搭載した半導体装置において、
前記配線基板上には、互いに同一の表面積を有する複数のランドが配設され、
前記複数のランドは、ランド間の配設ピッチの大きさによって複数の区域に区分され、
前記複数の区域にそれぞれ配設されるランド上には、はんだバンプが形成され、
前記ランド上に形成されるはんだバンプの高さは、前記配設ピッチの大きさの大小関係に対応する高さであり、
前記半導体チップは、前記複数の区域に亘って、はんだバンプ接続され、
前記配線基板上にはんだバンプ接続される半導体チップは、複数の電極を有し、
前記複数の電極は、前記複数の区域に形成されるはんだバンプを介して前記ランドとはんだバンプ接続されることを特徴とする半導体装置。 In a semiconductor device in which a semiconductor chip is mounted on a wiring board by solder bump connection,
The said wiring board is disposed a plurality of lands having the same surface area from each other,
The plurality of lands are divided into a plurality of areas according to the arrangement pitch between the lands,
Solder bumps are formed on the lands arranged in the plurality of areas ,
The height of the solder bump formed on the land is a height corresponding to the size relationship of the arrangement pitch,
The semiconductor chip is, over the plurality of zones, are solder bump connection,
The semiconductor chip connected to the solder bump on the wiring board has a plurality of electrodes,
The semiconductor device, wherein the plurality of electrodes are connected to the lands by solder bumps via solder bumps formed in the plurality of areas . 前記複数の電極は、ポスト又はバンプで形成され、The plurality of electrodes are formed of posts or bumps,
前記複数の電極に前記はんだバンプを介してはんだバンプ接続されるランドと前記複数の電極との間にはそれぞれ、前記はんだバンプを形成するはんだが充填される請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein a solder that forms the solder bump is filled between a land that is solder bump-connected to the plurality of electrodes via the solder bump and the plurality of electrodes. 前記複数の電極は、ポスト又はバンプで形成され、The plurality of electrodes are formed of posts or bumps,
前記複数の電極を形成するポスト又はバンプは互いに同一の大きさを有する請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein posts or bumps forming the plurality of electrodes have the same size. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、Each of the plurality of lands has an exposed portion that is not covered with the solder resist,
前記複数のランドの露出部は、互いに同一の表面積を有する請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein the exposed portions of the plurality of lands have the same surface area. 互いに同一の表面積を有する複数のランドを有し、
前記複数のランドは、ランド間の配設ピッチの大きさによって複数の区域に区分され、
前記複数の区域にそれぞれ配設されるランド上には、はんだバンプが形成され、
前記ランド上に形成されるはんだバンプの高さは、前記配設ピッチの大きさの大小関係に対応する高さであることを特徴とする配線基板。 Having a plurality of lands having the same surface area to each other ;
The plurality of lands are divided into a plurality of areas according to the arrangement pitch between the lands,
Solder bumps are formed on the lands arranged in the plurality of areas ,
The wiring board according to claim 1, wherein a height of the solder bump formed on the land is a height corresponding to a size relationship of the arrangement pitch . 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、Each of the plurality of lands has an exposed portion that is not covered with the solder resist,
前記複数のランドの露出部は、互いに同一の表面積を有する請求項５に記載の配線基板。The wiring board according to claim 5, wherein the exposed portions of the plurality of lands have the same surface area. 互いに同一の表面積を有する複数のランドがランド間の配設ピッチの大きさによって複数の区域に区分されて形成された配線基板を用意し、
前記配線ピッチの大きさに対応する大きさの開口径を有する複数の開口部を備えるマスクを用いて、前記配設ピッチの大きさの大小関係に対応する高さに相当するはんだペーストを前記複数のランド上にそれぞれ供給し、
前記複数のランド上にそれぞれ供給されたはんだペーストにより、前記配設ピッチの大きさの大小関係に対応する高さを有するはんだバンプを形成し、
前記形成されたはんだバンプを介して、半導体チップの複数の電極と前記複数のランドとをそれぞれ接続することにより、前記半導体チップを前記配線基板に搭載する、
ことを特徴とする半導体装置の製造方法。 Preparing a wiring board formed by dividing a plurality of lands having the same surface area into a plurality of areas according to the arrangement pitch between the lands;
A plurality of solder pastes corresponding to a height corresponding to the size relationship of the arrangement pitch are used by using a mask having a plurality of openings having an opening diameter corresponding to the size of the wiring pitch. Supply each on the land
A solder bump having a height corresponding to the magnitude relationship of the arrangement pitch is formed by the solder paste supplied on each of the plurality of lands ,
The semiconductor chip is mounted on the wiring board by connecting the plurality of electrodes of the semiconductor chip and the plurality of lands through the formed solder bumps, respectively.
A method for manufacturing a semiconductor device. 前記複数の電極は、ポスト又はバンプで形成され、The plurality of electrodes are formed of posts or bumps,
前記複数の電極に前記はんだバンプを介してはんだバンプ接続されるランドと前記複数の電極との間にはそれぞれ、前記はんだバンプを形成するはんだが充填される請求項７に記載の半導体装置の製造方法。The manufacturing of a semiconductor device according to claim 7, wherein a solder that forms the solder bump is filled between a land that is connected to the plurality of electrodes via the solder bump and a solder bump. Method. 前記複数の電極は、ポスト又はバンプで形成され、The plurality of electrodes are formed of posts or bumps,
前記複数の電極を形成するポスト又はバンプは互いに同一の大きさを有する請求項７に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 7, wherein posts or bumps forming the plurality of electrodes have the same size. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、Each of the plurality of lands has an exposed portion that is not covered with the solder resist,
前記複数のランドの露出部は、互いに同一の表面積を有する請求項７に記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the exposed portions of the plurality of lands have the same surface area. 互いに同一の表面積を有する複数のランドがランド間の配設ピッチの大きさによって複数の区域に区分されて形成された配線基板を用意し、Preparing a wiring board formed by dividing a plurality of lands having the same surface area into a plurality of areas according to the arrangement pitch between the lands;
前記配線ピッチの大きさに対応する大きさの開口径を有する複数の開口部を備えるマスクを用いて、前記配設ピッチの大きさの大小関係に対応する高さに相当するはんだペーストを前記複数のランド上にそれぞれ供給し、A plurality of solder pastes corresponding to a height corresponding to the size relationship of the arrangement pitch are used by using a mask having a plurality of openings having an opening diameter corresponding to the size of the wiring pitch. Supply each on the land
前記複数のランド上にそれぞれ供給されたはんだペーストにより、前記配設ピッチの大きさの大小関係に対応する高さを有するはんだバンプを形成するステップを有することを特徴とする配線基板の製造方法。A method of manufacturing a wiring board, comprising: forming solder bumps having a height corresponding to the magnitude relationship of the arrangement pitch by using solder paste supplied onto each of the plurality of lands. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、Each of the plurality of lands has an exposed portion that is not covered with the solder resist,
前記複数のランドの露出部は、互いに同一の表面積を有する請求項１１に記載の配線基板の製造方法。The method for manufacturing a wiring board according to claim 11, wherein the exposed portions of the plurality of lands have the same surface area.
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