KR20090089017A - Semiconductor package having coin ball - Google Patents

Semiconductor package having coin ball Download PDF

Info

Publication number
KR20090089017A
KR20090089017A KR1020080014321A KR20080014321A KR20090089017A KR 20090089017 A KR20090089017 A KR 20090089017A KR 1020080014321 A KR1020080014321 A KR 1020080014321A KR 20080014321 A KR20080014321 A KR 20080014321A KR 20090089017 A KR20090089017 A KR 20090089017A
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
ball
package
chip
Prior art date
Application number
KR1020080014321A
Other languages
Korean (ko)
Other versions
KR100914172B1 (en
Inventor
김태성
김봉찬
정운갑
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020080014321A priority Critical patent/KR100914172B1/en
Publication of KR20090089017A publication Critical patent/KR20090089017A/en
Application granted granted Critical
Publication of KR100914172B1 publication Critical patent/KR100914172B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

A semiconductor package using a coin ball is provided to increase the number of input and output terminals by narrowing the interval between coin balls. An upper package(100a) and a lower package(100b) are laminated. The upper package has a chip attaching area in the center of the upper surface. A conductive pattern(24) for bonding a wire is formed in a position adjacent to the chip attaching area. A ball land is formed in a lower boundary region to conduct with the conductive pattern for bonding the wire. One chip(12) or more are attached to the chip attaching area of the upper printed circuit board. A wire(14) is connected between bonding pads of the chip. The upper molding compound resin(16a) is molded in the upper surface of the upper printed circuit board.

Description

코인볼을 이용한 반도체 패키지{Semiconductor package having coin ball}Semiconductor package having coin ball}

본 발명은 코인볼을 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 코인 형상의 전도성 코인볼을 이용하여, 기존에 반도체 패키지 적층시 전도성 솔더볼의 피치 간격에 대한 제약과, 하부 반도체 패키지의 몰드 캡 두께 조절에 대한 제약을 모두 해결할 수 있도록 한 코인볼을 이용한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package using a coin ball, and more particularly, using a coin-shaped conductive coin ball, constraints on the pitch spacing of the conductive solder balls when the semiconductor package is stacked, and the mold cap thickness of the lower semiconductor package. The present invention relates to a semiconductor package using a coin ball to solve all the restrictions on regulation.

주지된 바와 같이, 반도체 패키지는 메모리, 비메모리 칩 등 각종 소자들을 감싸면서 리드프레임, 인쇄회로기판, 회로필름 등 여러가지 기판을 이용하여 다양한 구조로 제조되고 있다.As is well known, a semiconductor package is manufactured in various structures using various substrates such as lead frames, printed circuit boards, and circuit films while wrapping various elements such as memory and non-memory chips.

특히, 전자기기의 고집적화, 고성능화 등에 따라, 반도체 칩이 적층된 패키지, 반도체 패키지가 자체가 적층된 적층형 패키지 등이 제조되고 있으며, 그 일례의 반도체 패키지는 도 에 도시된 바와 같다.In particular, according to high integration, high performance, and the like of electronic devices, packages in which semiconductor chips are stacked, stacked packages in which semiconductor packages are themselves stacked, and the like are manufactured. An example of the semiconductor package is illustrated in FIG.

첨부한 도 5에 도시된 적층형 패키지(400)는 상부쪽에 소위 SCSP라 하는 패 키지(이하, 상부 패키지라 칭함)가 배치되고, 하부쪽에 소위 PS-vfBGA 패키지(이하, 하부 패키지라 칭함)가 배치되어, 서로 전기적 신호 교환 가능하게 적층된 구조를 갖는다.In the attached stacked package 400 shown in FIG. 5, a package (hereinafter referred to as an upper package) is disposed on an upper side, and a so-called PS-vfBGA package (hereinafter referred to as a lower package) is disposed on a lower side. And a stacked structure in which electrical signals can be exchanged with each other.

상기 상부 패키지(400a)는 상부 인쇄회로기판(20a)의 상면 중앙 영역을 이루는 칩부착영역에 하부칩이 부착되고, 이 하부칩상에 상부칩이 적층 부착된 칩 적층형 패키지로서, 상기 상부 및 하부칩(12)의 본딩패드와, 상기 인쇄회로기판(20a)의 상면 테두리 영역에 노출된 와이어 본딩용 전도성패턴(24)이 와이어(14)로 서로 연결되고, 상기 인쇄회로기판(20a)의 저면 테두리 영역에 노출된 볼랜드(26)에 입출력수단인 전도성의 제1솔더볼(18a)이 융착된 구조를 이루고 있다.The upper package 400a is a chip stacked package in which a lower chip is attached to a chip attaching region that forms a central region of the upper surface of the upper printed circuit board 20a, and the upper chip is stacked and attached to the lower chip. The bonding pad of (12) and the conductive pattern 24 for wire bonding exposed to the upper edge region of the printed circuit board 20a are connected to each other with a wire 14, and the bottom edge of the printed circuit board 20a. A conductive first solder ball 18a serving as an input / output means is fused to the ball land 26 exposed to the region.

또한, 상기 상부 패키지(400a)는 상부 및 하부칩(12), 와이어(14) 등을 포함하는 인쇄회로기판(20a)의 상면 전체가 상부 몰딩 컴파운드 수지(16a)로 몰딩된다.In addition, the entire upper surface of the upper package 400a of the printed circuit board 20a including the upper and lower chips 12, the wire 14, and the like is molded with the upper molding compound resin 16a.

상기 하부 패키지(400b)는 하부 인쇄회로기판(20b)의 상면 중앙 영역을 이루는 칩부착영역에 부착된 단일 칩(12)과, 상기 단일 칩(12)의 본딩패드와 상기 인쇄회로기판(20b)의 와이어 본딩용 전도성패턴(24)간에 연결된 와이어(14)와, 상기 인쇄회로기판(20b)의 저면에 노출된 볼랜드(26)에 융착된 전도성 제2솔더볼(18b)을 포함하여 구성되어 있다.The lower package 400b may include a single chip 12 attached to a chip attaching area forming a center area of an upper surface of the lower printed circuit board 20b, a bonding pad of the single chip 12, and the printed circuit board 20b. And a wire 14 connected between the wire bonding conductive patterns 24 and a conductive second solder ball 18b fused to the ball land 26 exposed on the bottom surface of the printed circuit board 20b.

특히, 상기 와이어(14) 및 이 와이어(14)가 연결된 와이어 본딩용 전도성패턴(24), 단일 칩(12)을 포함하는 하부 인쇄회로기판(20b)의 상면 중앙 영역이 하부 몰딩 컴파운드 수지(16b)로 몰딩되고, 이 몰딩 컴파운드 수지(16b)의 바깥쪽 위치 즉, 인쇄회로기판(20b)의 상면 테두리 영역에는 상부패키지(400a)와의 적층 연결을 위한 적층용 전도성패턴(30)이 노출되어 있다.In particular, the center region of the upper surface of the lower printed circuit board 20b including the wire 14, the wire bonding conductive pattern 24 to which the wire 14 is connected, and the single chip 12 is the lower molding compound resin 16b. ), And the conductive pattern 30 for lamination with the upper package 400a is exposed at an outer position of the molding compound resin 16b, that is, an upper edge region of the printed circuit board 20b. .

따라서, 상기 상부패키지(400a)에 포함된 제1솔더볼(18a)의 하단부가 상기 하부 패키지(400b)에 포함된 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 융착됨으로써, 상기 상부 및 하부패키지(400a,400b)가 서로 전기적 신호 교환 가능하게 적층되어진다.Therefore, the lower end of the first solder ball 18a included in the upper package 400a is fused to the conductive pattern 30 for stacking the printed circuit board 20b included in the lower package 400b, thereby allowing the upper and The lower packages 400a and 400b are stacked to exchange electrical signals with each other.

이때, 첨부한 도 5에 도시된 바와 같이 상기 제1솔더볼(18a)의 상하 높이는 상기 하부 패키지(400b)의 몰딩 컴파운드 수지(16b)의 높이보다 더 크게 해야 한다.In this case, as illustrated in FIG. 5, the vertical height of the first solder ball 18a should be greater than the height of the molding compound resin 16b of the lower package 400b.

다시 말해서, 상부 패키지와 하부 패키지(400a,400b)를 제1솔더볼(18a)을 이용하여 적층하기 위해서는 최소한 상부 패키지(400a)의 제1솔더볼(18a)의 리플로우(reflow) 공정후 그 높이가 하부 패키지(400b)의 몰딩 컴파운드 수지(16b: 몰드 캡)의 높이보다 약 30um 정도 더 커야 하며, 그 이유는 상부 및 하부 패키지(400a,400b)간의 적층시 하부 패키지(400b)의 몰딩 컴파운드 수지(16b) 상면이 상부 패키지(400a)의 저면에 직접 닿지 않게 하기 위함에 있다.In other words, in order to stack the upper package and the lower package 400a and 400b by using the first solder ball 18a, the height of at least after the reflow process of the first solder ball 18a of the upper package 400a is increased. It should be about 30 um larger than the height of the molding compound resin 16b (mold cap) of the lower package 400b, because the molding compound resin of the lower package 400b is laminated when the upper and lower packages 400a and 400b are stacked. 16b) to prevent the upper surface from directly contacting the bottom of the upper package 400a.

그러나, 상기한 구조의 적층형 패키지는 다음과 같은 단점이 있다.However, the stacked package of the above structure has the following disadvantages.

상부 패키지와 하부 패키지간의 적층시, 구형의 제1솔더볼을 이용하여 전기적 접속을 하고 있는 바, 제1솔더볼이 구형임에 따라 그 좌우폭을 어느 정도 가짐과 아울러 피치 간격을 좁힐 수 없기 때문에 입출력 단자수, 즉 제1솔더볼의 수를 늘릴 수 없는 단점이 있다.When the upper package and the lower package are stacked, the electrical connection is made by using the first solder ball. Since the first solder ball is spherical, the pitch of the input and output terminals cannot be narrowed because the first solder ball has a certain width. That is, there is a disadvantage in that the number of first solder balls cannot be increased.

즉, 상기 제1솔더볼의 상단부가 융착되는 상부패키지용 인쇄회로기판의 저면 에 형성된 볼랜드 피치 간격과, 상기 제1솔더볼의 하단부가 융착되는 하부패키지용 인쇄회로기판에 형성된 적층용 전도성패턴의 피치 간격이 넓게 형성될 수 밖에 없으므로, 제1솔더볼의 간격을 줄이는 동시에 및 그 수를 늘릴 수 없는 단점이 있다.That is, the pitch interval of the ball land formed on the bottom surface of the printed circuit board for the upper package fusion welded the upper end of the first solder ball, and the pitch interval of the laminated conductive pattern formed on the lower package printed circuit board fused to the lower end of the first solder ball Since this can only be formed wide, there is a disadvantage that can not increase the number and at the same time reduce the interval of the first solder ball.

참고로, 상기 상부패키지용 인쇄회로기판 저면의 볼랜드 간격과, 상기 하부패키지용 인쇄회로기판 상면의 적층용 전도성패턴 피치 간격은 현재 최소(Min) 0.65mm로 적용되고 있다.For reference, the spacing of the lands of the bottom surface of the printed circuit board for the upper package and the conductive pattern pitch spacing of the upper surface of the lower package printed circuit board are applied to a minimum of 0.65 mm.

또한, 상부 패키지와 하부 패키지간의 적층시, 구형의 제1솔더볼의 높이에 따라 하부 패키지의 몰드 캡 두께를 최대한 낮게 제어해야 하므로, 하부 패키지의 몰드 캡 두께 제어를 미리 설계시부터 고려해야 하는 등 설계상 난점이 있다.In addition, when stacking the upper package and the lower package, since the mold cap thickness of the lower package should be controlled as low as possible according to the height of the spherical first solder ball, the control of the mold cap thickness of the lower package should be considered before designing. There is a difficulty.

참조로, 상기 하부패키지의 몰드 캡 두께는 최대(Max) 0.27mm로 적용되고 있다.For reference, the mold cap thickness of the lower package is applied to a maximum of 0.27 mm.

여기서, 종래의 적층형 패키지의 다른 예를 살펴보면 다음과 같다.Here, another example of the conventional stacked package is as follows.

첨부한 도 6에 도시된 바와 같은 적층형 패키지(500)에 있어서, 그 하부 패키지(500b)도 인쇄회로기판(20b)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(16b)로 몰딩된 경우, 이를 상부 패키지(500a)와 전기적 접속 가능하게 적층하기 위하여, 상기 하부 패키지(500b)의 하부 몰딩 컴파운드 수지(16b)에 레이저홀(36)을 가공한다.In the stacked package 500 as shown in FIG. 6, when the lower package 500b is also molded with the molding compound resin 16b over the entire upper surface of the printed circuit board 20b, the upper package ( The laser hole 36 is processed in the lower molding compound resin 16b of the lower package 500b so as to be electrically connected to 500a.

이어서, 상기 레이저 홀(36)에 전도성 충진재(38)를 충진함으로써, 전도성 충진재(38)의 하단은 하부 인쇄회로기판(16b)의 상면에 형성된 전도성패턴과 통전되고, 동시에 전도성 충진재(38)의 상단면에 상부패키지(500a)의 제1솔더볼(18a)을 전기적으로 연결함으로써, 상부 및 하부패키지(500a,500b)간의 전기적 접속이 이루어지게 된다.Subsequently, by filling the conductive filler 38 in the laser hole 36, the lower end of the conductive filler 38 is energized with the conductive pattern formed on the upper surface of the lower printed circuit board 16b, and at the same time, the conductive filler 38 By electrically connecting the first solder ball 18a of the upper package 500a to the upper surface, electrical connection between the upper and lower packages 500a and 500b is made.

그러나, 레이저를 이용하여 몰딩 컴파운드 수지에 레이저 가공홀을 뚫는 작업이 쉽지 않고, 공정수도 늘어나게 되는 단점이 있다.However, it is not easy to drill a laser processing hole in the molding compound resin using a laser, and the number of processes is also increased.

이러한 점을 감안하여, 상부 및 하부 패키지를 연결하는 입출력단자수를 늘릴 수 있고, 하부 패키지의 몰드 캡 두께 제어를 유연하게 대처할 수 있는 방안이 모색되고 있다.In view of this point, the number of input / output terminals connecting the upper and lower packages can be increased, and a method of flexibly coping with the mold cap thickness control of the lower package has been sought.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기존의 구형 솔더볼에 비하여, 좌우폭은 작고 상하 높이는 큰 코인 형상의 솔더볼을 상부 및 하부 패키지간의 적층시 전기적 신호 연결 수단으로 채택함으로써, 코인 솔더볼간의 간격을 좁혀서 입출력 단자의 갯수를 증대시킬 수 있고, 높이가 큰 코인 솔더볼의 사용으로 하부 패키지의 몰드 캡 두께를 여유있게 조절할 수 있도록 한 코인볼을 이용한 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above, and compared to the conventional spherical solder ball, by adopting a coin-shaped solder ball having a small left and right width and a high and high height as the electrical signal connection means when stacking between the upper and lower packages, The purpose of the present invention is to provide a stack type semiconductor package using a coin ball and a method of manufacturing the same, in which the number of input / output terminals can be increased by narrowing the gap, and the mold cap thickness of the lower package can be easily adjusted by using a large coin solder ball. There is this.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: One embodiment of the present invention for achieving the above object is:

상부 및 하부패키지를 적층 구성하되, 상기 상부 패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역에 인접하는 위치에 와이어 본딩용 전도성패턴이 형성되며, 저면 테두리 영역에는 상기 와이어 본딩용 전도성패턴과 통전 가능하게 볼랜드가 형성된 구조의 상부 인쇄회로기판과; 상기 상부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 상부 인쇄회로기판의 와이어 본딩용 전도성패턴과, 상기 칩의 본딩패드간에 연결된 와이어와; 상기 칩, 와이어를 포함하는 상부 인쇄회로기판의 상면 전체에 몰딩된 상부 몰딩 컴파운드 수지; 를 포함하여 구성되고,The upper package and the lower package may be laminated, wherein the upper package includes: a chip attaching region is defined at an upper center portion, a conductive pattern for wire bonding is formed at a position adjacent to the chip attaching region, and a bottom edge region is used for the wire bonding. An upper printed circuit board having a ball land formed therein so as to conduct electricity with the conductive pattern; One or more chips attached to the chip attaching region of the upper printed circuit board; A wire connected between the conductive pattern for wire bonding of the upper printed circuit board and the bonding pad of the chip; An upper molding compound resin molded over the entire upper surface of the upper printed circuit board including the chip and the wire; It is configured to include,

상기 하부패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 몰딩영역이 구획되어 있으며, 이 몰딩영역 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 몰딩영역내에 형성된 와이어 본딩용 전도성패턴간에 연결된 와이어와; 상기 칩과, 와이어를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 솔더볼; 을 포함하여 구성되며,The lower package includes: a chip attaching region is partitioned at the center of the upper surface, a molding region is partitioned outside of the chip attaching region, and a conductive pattern for lamination is exposed on the outer side of the molding region, and a bottom surface is formed of a ball land structure. A lower printed circuit board; One or more chips attached to a chip attaching region of the lower printed circuit board; A wire connected between the bonding pad of the chip and the conductive pattern for wire bonding formed in the molding region of the lower printed circuit board; A lower molding compound resin molded in a molding region of a lower printed circuit board including the chip and wires; A solder ball fused to a ball land formed on a bottom surface of the lower printed circuit board; It is configured to include,

상기 상부 인쇄회로기판의 볼랜드와, 상기 하부 인쇄회로기판의 적층용 전도성패턴간을 코인 형상을 갖는 전도성 코인볼로 연결시켜, 상기 상부 및 하부 패키지간의 적층 연결이 이루어질 수 있도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.A semiconductor comprising: a conductive coin ball having a coin shape is connected between the ball land of the upper printed circuit board and the conductive pattern for stacking the lower printed circuit board, so that the stacked connection between the upper and lower packages can be made. Provide the package.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: Another embodiment of the present invention for achieving the above object is:

상부 및 하부패키지를 적층 구성하되, 하부 패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 전도성패턴간에 연결된 범프와; 상기 칩과, 범프를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 제2솔더볼과; 상기 하부 인쇄회로기판의 적층용 전도성패턴에 융착되는 코인 형상의 전도성 코인볼; 을 포함하여 구성되고, 상기 상부 패키지용 상부 인쇄회로기판의 저면에 형성된 볼랜드에 상기 코인볼의 상단을 직접 융착시키거나, 제1솔더볼을 매개로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.The upper and lower packages are laminated, and the lower package includes: a chip attaching region is defined at the center of the upper surface, a conductive pattern for lamination is exposed on the outside of the chip attaching region, and a lower printed circuit board having a ball land formed at the bottom thereof. and; One or more chips attached to a chip attaching region of the lower printed circuit board; A bump connected between the bonding pad of the chip and the conductive pattern of the lower printed circuit board; A lower molding compound resin molded in the molding region of the lower printed circuit board including the chip and the bump; A second solder ball fused to a ball land formed on a bottom surface of the lower printed circuit board; A coin-shaped conductive coin ball fused to the conductive pattern for lamination of the lower printed circuit board; It comprises a, and provides a semiconductor package characterized in that the upper end of the coin ball directly fused to the ball land formed on the bottom surface of the upper printed circuit board for the upper package, or connected through the first solder ball.

바람직한 구현예로서, 상기 전도성 코인볼은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어진 것을 특징으로 한다.In a preferred embodiment, the conductive coin ball is made of any one material selected from a conductive polymer and a conductive metal.

더욱 바람직한 구현예로서, 상기 전도성 금속은 구리인 것을 특징으로 한다.In a more preferred embodiment, the conductive metal is copper.

바람직한 다른 구현예로서, 구리 재질로 만들어진 상기 전도성 코인볼의 상단 일부는 상기 하부패키지의 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 것을 특징으로 한다.In another preferred embodiment, the upper portion of the conductive coin ball made of copper is characterized in that it protrudes through the upper surface of the lower molding compound resin of the lower package.

더욱 바람직한 다른 구현예로서, 상기 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 구리 재질의 전도성 코인볼은 산화방지를 위해 솔더 플레이팅 된 것을 특징으로 한다.In another preferred embodiment, the conductive coin ball of the copper material protruding through the upper surface of the lower molding compound resin is characterized in that the solder plating to prevent oxidation.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.

인쇄회로기판을 이용한 상부 및 하부패키지를 적층 구성시킨 적층형 패키지에 있어서, 상부 및 하부패키지간의 전기적 접속 연결을 기존의 구형 솔더볼에 비하여, 좌우폭은 작고 상하 높이는 큰 코인 형상의 전도성 코인볼을 이용하여 적층함으로써, 코인볼간의 간격을 좁혀서 입출력 단자의 갯수를 증대시킬 수 있다.In the stacked package in which the upper and lower packages are laminated using a printed circuit board, the electrical connection connection between the upper and lower packages is laminated using a large coin-shaped conductive coin ball having a smaller left and right width and a higher and lower height than the existing solder balls. Thus, the number of input / output terminals can be increased by narrowing the interval between coin balls.

또한, 전도성 코인볼의 높이가 기존 솔더볼에 비하여 크기 때문에 하부 패키지의 몰드 캡 두께를 제약없이 여유있게 조절할 수 있다.In addition, since the height of the conductive coin ball is larger than the conventional solder ball, the thickness of the mold cap of the lower package can be freely adjusted without restriction.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제1실시예를 나타내는 단면도이다.1 is a cross-sectional view showing a first embodiment of a semiconductor package using a coin ball according to the present invention.

본 발명의 제1실시예에 따른 반도체 패키지(100)는 인쇄회로기판을 이용한 상부 및 하부패키지가 적층된 구조로서, 상부 및 하부패키지(100a,100b)가 코인 형상의 전도성 코인볼(10)에 의하여 전기적 신호 교환 가능하게 적층된 점에 주안점이 있다.The semiconductor package 100 according to the first embodiment of the present invention has a structure in which upper and lower packages are stacked using a printed circuit board, and upper and lower packages 100a and 100b are formed on a coin shaped conductive coin ball 10. The main point is that they are stacked so that electrical signals can be exchanged.

제1실시예에 따른 상부 패키지 구조를 그 제조 순서별로 살펴보면 다음과 같다.Looking at the upper package structure according to the first embodiment according to the manufacturing order as follows.

먼저, 상부 패키지(100a) 제조를 위한 상부 인쇄회로기판(20a)이 구비되는 바, 이 상부 인쇄회로기판(20a)의 상면 중앙부에는 칩부착영역(22)이 구획되어 있고, 이 칩부착영역(22)에 인접하는 위치에 와이어 본딩용 전도성패턴(24)이 노출되어 있으며, 그 저면 테두리 영역에는 상기 와이어 본딩용 전도성패턴(24)과 통전 가능하게 볼랜드(26)가 형성된다.First, an upper printed circuit board 20a for manufacturing the upper package 100a is provided. A chip attaching region 22 is partitioned at the center of the upper surface of the upper printed circuit board 20a, and the chip attaching region ( The wire bonding conductive pattern 24 is exposed at a position adjacent to the wire 22, and a ball land 26 is formed in the bottom edge region of the wire bonding so as to conduct electricity with the wire bonding conductive pattern 24.

물론, 상기 와이어 본딩용 전도성 패턴(24)과 볼랜드(26)는 인쇄회로기판(20a)을 관통하여 형성된 전도성 비아홀(32)에 의하여 통전 가능하게 연결되어 있다.Of course, the wire bonding conductive pattern 24 and the borland 26 are electrically connected to each other by the conductive via hole 32 formed through the printed circuit board 20a.

이에, 상기 상부 인쇄회로기판(20a)의 칩부착영역(22)에는 하나의 칩이 부착되거나, 또는 두 개 이상의 칩이 적층 부착된다.Thus, one chip is attached to the chip attaching region 22 of the upper printed circuit board 20a or two or more chips are stacked and attached.

이어서, 상기 상부 인쇄회로기판(20a)의 와이어 본딩용 전도성패턴(24)과, 상기 각 칩(12)의 본딩패드는 전도성의 와이어(14)로 연결된다.Subsequently, the conductive pattern 24 for wire bonding of the upper printed circuit board 20a and the bonding pads of the chips 12 are connected with conductive wires 14.

다음으로, 상기 칩(12), 와이어(14)를 포함하는 상부 인쇄회로기판(20a)의 상면 전체에 걸쳐 상부 몰딩 컴파운드 수지(16a)가 몰딩되어, 상부 패키지(100a)가 완성된다.Next, the upper molding compound resin 16a is molded over the entire upper surface of the upper printed circuit board 20a including the chip 12 and the wire 14 to complete the upper package 100a.

제1실시예에 따른 하부패키지 구조를 그 제조 순서별로 살펴보면 다음과 같다.Looking at the lower package structure according to the first embodiment according to the manufacturing order as follows.

먼저, 하부 패키지(100b) 제조를 위한 하부 인쇄회로기판(20b)이 구비되는 바, 이 하부 인쇄회로기판(20b)의 상면 중앙부에 칩부착영역(22)이 구획되어 있고, 이 칩부착영역(22)의 바깥쪽에는 몰딩영역(28)이 구획되어 있으며, 또한 몰딩영역(28)내에는 와이어 본딩용 전도성패턴(24)이 형성되고, 몰딩영역(28) 바깥쪽에는 적층용 전도성패턴(30)이 노출되어 있으며, 저면에는 상기 와이어 본딩용 전도성패턴(22) 및 적층용 전도성패턴(30)과 비아홀(32)에 의하여 통전 가능한 볼랜드(26)가 형성된다.First, the lower printed circuit board 20b for manufacturing the lower package 100b is provided, and the chip attaching region 22 is partitioned at the center of the upper surface of the lower printed circuit board 20b. A molding region 28 is partitioned outside the 22, and a conductive pattern 24 for wire bonding is formed in the molding region 28, and a conductive pattern 30 for lamination is formed outside the molding region 28. ) Is exposed, and a ball land 26 that is energized by the wire bonding conductive pattern 22, the stacking conductive pattern 30, and the via hole 32 is formed on the bottom surface thereof.

이에, 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)에는 하나의 칩이 부착되거나, 또는 두 개 이상의 칩이 적층 부착된다.Thus, one chip is attached to the chip attaching area 22 of the lower printed circuit board 20b or two or more chips are stacked and attached.

이어서, 상기 칩(12)의 본딩패드와, 상기 하부 인쇄회로기판(20b)의 몰딩영역(28)내에 형성된 와이어 본딩용 전도성패턴(24)이 전도성의 와이어(14)로 연결된다.Subsequently, a bonding pad of the chip 12 and a conductive pattern 24 for wire bonding formed in the molding region 28 of the lower printed circuit board 20b are connected to the conductive wire 14.

다음으로, 상기 칩(12)과, 와이어(14)를 포함하는 하부 인쇄회로기판(20b)의 몰딩영역(28)이 하부 몰딩 컴파운드 수지(16b)로 몰딩되어, 하부 패키지(100b)가 완성된다.Next, the molding region 28 of the chip 12 and the lower printed circuit board 20b including the wire 14 is molded with the lower molding compound resin 16b, thereby completing the lower package 100b. .

한편, 상기 하부 인쇄회로기판(20b)의 저면에 형성된 볼랜드(26)에 입출력단자로서 솔더볼(18)이 융착된다.On the other hand, the solder ball 18 is welded to the ball land 26 formed on the bottom surface of the lower printed circuit board 20b as an input / output terminal.

여기서, 제1실시예에 따른 상기 상부 및 하부패키지를 적층 구성하는 바, 상기 상부 인쇄회로기판(20a)의 볼랜드(26)와, 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)간을 코인 형상을 갖는 다수의 전도성 코인볼(10)로 연결시킨다.Here, the upper and lower packages according to the first embodiment are stacked to form a ball land 26 of the upper printed circuit board 20a and the conductive pattern 30 for laminating the lower printed circuit board 20b. The liver is connected to a plurality of conductive coin balls 10 having a coin shape.

즉, 첨부한 도 4의 현미경 사진에서 보는 바와 같이, 코인 형상을 갖는 전도 성 코인볼(10)을 수직으로 세워서, 그 상단이 상기 상부 인쇄회로기판(20a)의 볼랜드(26)에, 그 하단이 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 융착되도록 함으로써, 상기 상부 및 하부 패키지(20a,20b)간의 적층 연결이 이루어지게 된다.That is, as shown in the attached micrograph of FIG. 4, the conductive coin ball 10 having a coin shape is erected vertically, the upper end of which is located on the ball land 26 of the upper printed circuit board 20a, and the lower end thereof. By being fused to the stacking conductive pattern 30 of the lower printed circuit board 20b, a stack connection between the upper and lower packages 20a and 20b is achieved.

바람직하게는, 상기 전도성 코인볼(10)은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어지며, 더욱 바람직하게는 통전성이 좋은 구리 재질의 금속을 이용하여 제작한 것을 사용하는 것이 좋다.Preferably, the conductive coin ball 10 is made of any one material selected from a conductive polymer and a conductive metal, and more preferably, one made using a metal made of a copper material having good electrical conductivity.

이와 같이, 코인 형상의 코인볼(10)을 이용하여 상부 및 하부패키지(100a,100b)를 적층 연결함으로써, 기존의 구형의 솔더볼에 비하여 그 폭이 협소하여 입출력 단자수의 증가를 실현할 수 있고, 그 높이가 높아 하부 패키지의 몰딩 컴파운드 수지의 두께에 대한 설계 자유도가 유연하게 부여될 수 있다.As described above, by stacking the upper and lower packages 100a and 100b using the coin-shaped coin balls 10, the width thereof is narrower than that of the existing spherical solder balls, thereby increasing the number of input / output terminals. Its high height allows flexibility in design freedom with respect to the thickness of the molding compound resin of the bottom package.

다시 말해서, 상기 코인볼(10)간의 피치 간격은 기존 구형 솔더볼 피치 간격 최소 0.65mm에 비하여 최소 0.30mm로 축소되므로, 입출력단자가 되는 코인볼(10)의 수를 증가시킬 수 있고, 또한 하부 패키지(200b)의 몰드 캡 즉, 하부 몰딩 컴파운드 수지(16b)의 두께를 제약없이 최대 1.0mm까지 설계할 수 있다.In other words, since the pitch spacing between the coin balls 10 is reduced to at least 0.30 mm compared to the existing spherical solder ball pitch spacing of at least 0.65 mm, the number of coin balls 10 serving as input / output terminals can be increased, and the lower package The thickness of the mold cap 200b, that is, the lower molding compound resin 16b, can be designed up to 1.0 mm without limitation.

여기서, 본 발명의 제2실시예에 따른 반도체 패키지를 그 제조 순서별로 설명하면 다음과 같다.Herein, the semiconductor package according to the second embodiment of the present invention will be described according to the manufacturing order thereof.

첨부한 도 2는 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제2실시예를 나타내는 단면도이다.2 is a cross-sectional view showing a second embodiment of a semiconductor package using a coin ball according to the present invention.

제2실시예에 따른 반도체 패키지(200)도 제1실시예와 같이, 상부 패키 지(200a) 및 하부 패키지(200b)를 적층 구성하되, 코인 형태의 전도성 코일볼(10)을 이용하여 상부 및 하부패키지(200a,200b)를 전기적으로 연결시킨 점에 특징이 있으며, 제2실시예에 따른 반도체 패키지의 상부 패키지(200a)는 상기한 제1실시예와 동일한 구조를 가지므로 그 구체적인 설명은 생략하기로 한다.In the semiconductor package 200 according to the second embodiment, the upper package 200a and the lower package 200b are stacked, as in the first embodiment, and the upper and lower portions of the semiconductor package 200 are formed by using a conductive coil ball 10 having a coin shape. The lower packages 200a and 200b are electrically connected to each other. The upper package 200a of the semiconductor package according to the second embodiment has the same structure as that of the first embodiment, and thus a detailed description thereof is omitted. Let's do it.

제2실시예에 따른 반도체 패키지(200)의 하부 패키지(200b)용 하부 인쇄회로기판(20b)은 상면 중앙부에 칩부착영역(22)이 구획되고, 이 칩부착영역(22)의 바깥쪽에 적층용 전도성패턴(30)이 노출되어 있으며, 저면에는 볼랜드(26)가 형성된 구조로 구비된다.In the lower printed circuit board 20b of the lower package 200b of the semiconductor package 200 according to the second exemplary embodiment, a chip attaching region 22 is partitioned at an upper center of the semiconductor package 200, and stacked outside the chip attaching region 22. The conductive pattern 30 is exposed, and the bottom surface is provided with a structure in which the ball land 26 is formed.

이어서, 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)에 칩(12)이 부착되는 바, 이때 칩(12)의 본딩패드와 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)내에 형성된 전도성패턴간이 전도성 범프(34)에 의하여 전기적으로 연결된다.Subsequently, the chip 12 is attached to the chip attaching region 22 of the lower printed circuit board 20b, wherein the bonding pad of the chip 12 and the chip attaching region 22 of the lower printed circuit board 20b are attached thereto. Between the conductive patterns formed in the) is electrically connected by the conductive bump (34).

다음으로, 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 코인 형상의 전도성 코인볼(10)을 융착시킨다.Next, a coin-shaped conductive coin ball 10 is fused to the conductive pattern 30 for stacking the lower printed circuit board 20b.

이어서, 상기 칩(12)과, 범프(34), 전도성 코인볼(10) 등을 포함하는 하부 인쇄회로기판(20b)의 전체 표면에 걸쳐 하부 몰딩 컴파운드 수지(16b)가 몰딩되는 바, 이 하부 몰딩 컴파운드 수지(16b)의 상면은 상기 전도성 코인볼(10)의 상면과 평행하게 되어, 전도성 코인볼(10)의 상면이 외부로 노출되도록 한다.Subsequently, the lower molding compound resin 16b is molded over the entire surface of the lower printed circuit board 20b including the chip 12, the bumps 34, the conductive coin balls 10, and the like. The upper surface of the molding compound resin 16b is parallel to the upper surface of the conductive coin ball 10, so that the upper surface of the conductive coin ball 10 is exposed to the outside.

한편, 상기 하부 인쇄회로기판(20b)의 저면에 형성된 볼랜드(26)에 전자기기의 마더보드에 연결되어 최종 입출력단자가 되는 제2솔더볼(18b)이 융착된다.On the other hand, the second solder ball 18b which is connected to the motherboard of the electronic device and becomes the final input / output terminal is fused to the ball land 26 formed on the bottom surface of the lower printed circuit board 20b.

이와 같이 하여, 제2실시예에 따른 하부 패키지(200b)상에 상기한 구조의 상 부 패키지(200a)가 적층되는 바, 상기 상부 패키지(200a)용 상부 인쇄회로기판(20a)의 저면에 형성된 볼랜드(26)에 제1솔더볼(18a)의 상부를 융착시키고, 이 제1솔더볼(18a)의 하부를 상기 하부 패키지(200b)의 하부 몰딩 컴파운드 수지(16b) 표면 위로 노출된 코인볼(10)의 상면에 융착시킴으로써, 상부 및 하부 패키지(200a,200b)간의 적층이 이루어진다.In this way, the upper package 200a having the above structure is stacked on the lower package 200b according to the second embodiment, and is formed on the bottom surface of the upper printed circuit board 20a for the upper package 200a. An upper portion of the first solder ball 18a is fused to the ball land 26, and a lower portion of the first solder ball 18a is exposed to the surface of the lower molding compound resin 16b of the lower package 200b. By fusion on the upper surface of the stack, the upper and lower packages 200a and 200b are laminated.

제1실시예와 마찬가지로, 상기 전도성 코인볼(10)은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어지며, 더욱 바람직하게는 통전성이 좋은 구리 재질의 금속을 이용하여 제작한 것을 사용하는 것이 좋다.As in the first embodiment, the conductive coin ball 10 is made of any one material selected from a conductive polymer and a conductive metal, and more preferably using a metal made of a copper material having good electrical conductivity. good.

이와 같이, 제2실시예에 따른 반도체 패키지의 경우, 기존에 하부 패키지의 몰딩 컴파운드 수지에 별도의 레이저홀을 가공하여, 이 홀에 전도성 충진재를 충진시켜 상부 패키지를 적층하였던과 달리, 전도성 코인볼(10)을 이용하여 상부 및 하부 패키지(200a,200b)의 적층을 보다 용이하게 실현할 수 있으며, 또한 전도성 코인볼(10)은 그 폭이 작기 때문에 다수개를 적용하여 입출력 단자수의 증가를 실현할 수 있다.As described above, in the case of the semiconductor package according to the second embodiment, unlike the conventional process of manufacturing a separate laser hole in the molding compound resin of the lower package and filling the hole with the conductive filler to stack the upper package, the conductive coin ball By using 10, stacking of the upper and lower packages 200a and 200b can be more easily realized. Also, since the conductive coin balls 10 are small in width, a plurality of them can be applied to realize an increase in the number of input / output terminals. Can be.

여기서, 본 발명의 제3실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.Here, the semiconductor package structure according to the third embodiment of the present invention will be described.

첨부한 도 3은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제3실시예를 나타내는 단면도이다.3 is a cross-sectional view illustrating a third embodiment of a semiconductor package using a coin ball according to the present invention.

본 발명의 제3실시예에 따른 반도체 패키지(300)는 제2실시예의 구조와 유사하고, 단지 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면 위로 전도성 코인볼(10)의 상단 일부가 돌출된 점에 특징이 있다.The semiconductor package 300 according to the third embodiment of the present invention is similar to the structure of the second embodiment, and only the upper end of the conductive coin ball 10 over the upper surface of the lower molding compound resin 16b of the lower package 300b. It is characterized by some protruding points.

이렇게 전도성 코인볼(10)의 상단 일부를 돌출시킴으로써, 상부 패키지(300a)의 인쇄회로기판(20a)의 저면에 형성된 볼랜드(26)에 별도의 솔더볼을 매개로 하지 않고도 직접 전도성 코인볼(10)을 융착시킬 수 있다.By protruding a portion of the upper end of the conductive coin ball 10, the conductive coin ball 10 is directly connected to the ball land 26 formed on the bottom surface of the printed circuit board 20a of the upper package 300a without a separate solder ball. Can be fused.

즉, 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면을 통해 돌출된 상기 전도성 코인볼(10)의 상단을 상기 상부 패키지(300a)의 인쇄회로기판(16a) 저면에 형성된 볼랜드(26)에 융착시킴으로써, 상부 및 하부 패키지(300a,300b)간의 적층이 이루어진다.That is, an upper end of the conductive coin ball 10 protruding through the upper molding compound resin 16b of the lower package 300b may be formed on the bottom surface of the printed circuit board 16a of the upper package 300a. By fusion to 26, lamination between the upper and lower packages 300a and 300b is achieved.

한편, 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면을 통해 돌출된 구리 재질의 전도성 코인볼(10)을 산화 방지를 위해 솔더 플레이팅하는 공정이 적층 공정 이전에 미리 더 진행될 수 있다.Meanwhile, a process of solder plating copper conductive balls 10 protruding through the upper surface of the lower molding compound resin 16b of the lower package 300b to prevent oxidation may be further performed before the lamination process. have.

도 1은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제1실시예를 나타내는 단면도,1 is a cross-sectional view showing a first embodiment of a semiconductor package using a coin ball according to the present invention;

도 2는 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제2실시예를 나타내는 단면도,2 is a cross-sectional view showing a second embodiment of a semiconductor package using a coin ball according to the present invention;

도 3은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제3실시예를 나타내는 단면도,3 is a cross-sectional view showing a third embodiment of a semiconductor package using a coin ball according to the present invention;

도 4는 본 발명에 따른 코인볼의 실제 모습을 확대하여 촬영한 현미경 사진,Figure 4 is a microscope picture taken to enlarge the actual appearance of the coin ball according to the present invention,

도 5 및 도 6은 종래의 반도체 패키지를 나타내는 단면도.5 and 6 are cross-sectional views showing a conventional semiconductor package.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 코인볼 12 : 칩10: coin ball 12: chip

14 : 와이어 16a : 상부 몰딩 컴파운드 수지14 wire 16a upper molding compound resin

16b : 하부 몰딩 컴파운드 수지 18 : 솔더볼16b: lower molding compound resin 18: solder ball

18a : 제1솔더볼 18b : 제2솔더볼18a: 1st solder ball 18b: 2nd solder ball

20a : 상부 인쇄회로기판 20b : 하부 인쇄회로기판20a: upper printed circuit board 20b: lower printed circuit board

22 : 칩부착영역 24 : 와이어 본딩용 전도성패턴22: chip attachment area 24: conductive pattern for wire bonding

26 : 볼랜드 28 : 몰딩영역26: Borland 28: molding area

30 : 적층용 전도성패턴 32 : 비아홀30: laminated conductive pattern 32: via hole

34 : 전도성 범프 100,200,300 : 반도체 패키지34: conductive bump 100,200,300: semiconductor package

100a,200a,300a : 상부 패키지 100b,200b,300b : 하부 패키지100a, 200a, 300a: upper package 100b, 200b, 300b: lower package

Claims (6)

상부 및 하부패키지를 적층 구성하되, The upper and lower packages are laminated, 상기 상부 패키지는:The upper package is: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역에 인접하는 위치에 와이어 본딩용 전도성패턴이 형성되며, 저면 테두리 영역에는 상기 와이어 본딩용 전도성패턴과 통전 가능하게 볼랜드가 형성된 구조의 상부 인쇄회로기판과; An upper printed circuit having a chip attaching region is partitioned at an upper center portion, a conductive pattern for wire bonding is formed at a position adjacent to the chip attaching region, and a ball land formed at the bottom edge region so as to conduct electricity with the conductive pattern for wire bonding. A substrate; 상기 상부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; One or more chips attached to the chip attaching region of the upper printed circuit board; 상기 상부 인쇄회로기판의 와이어 본딩용 전도성패턴과, 상기 칩의 본딩패드간에 연결된 와이어와;A wire connected between the conductive pattern for wire bonding of the upper printed circuit board and the bonding pad of the chip; 상기 칩, 와이어를 포함하는 상부 인쇄회로기판의 상면 전체에 몰딩된 상부 몰딩 컴파운드 수지;An upper molding compound resin molded over the entire upper surface of the upper printed circuit board including the chip and the wire; 를 포함하여 구성되고,It is configured to include, 상기 하부패키지는:The bottom package is: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 몰딩영역이 구획되어 있으며, 이 몰딩영역 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과;The chip attaching region is partitioned at the center of the upper surface, and the molding region is partitioned outside of the chip attaching region, and the conductive pattern for lamination is exposed at the outer side of the molding region, and the lower printed circuit board having a structure having a ball land formed at the bottom thereof. ; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; One or more chips attached to a chip attaching region of the lower printed circuit board; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 몰딩영역내에 형성된 와이어 본딩용 전도성패턴간에 연결된 와이어와;A wire connected between the bonding pad of the chip and the conductive pattern for wire bonding formed in the molding region of the lower printed circuit board; 상기 칩과, 와이어를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와;A lower molding compound resin molded in a molding region of a lower printed circuit board including the chip and wires; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 솔더볼; 을 포함하여 구성되며,A solder ball fused to a ball land formed on a bottom surface of the lower printed circuit board; It is configured to include, 상기 상부 인쇄회로기판의 볼랜드와, 상기 하부 인쇄회로기판의 적층용 전도성패턴간을 코인 형상을 갖는 전도성 코인볼로 연결시켜, 상기 상부 및 하부 패키지간의 적층 연결이 이루어질 수 있도록 한 것을 특징으로 하는 반도체 패키지.A semiconductor comprising: a conductive coin ball having a coin shape is connected between the ball land of the upper printed circuit board and the conductive pattern for stacking the lower printed circuit board, so that the stacked connection between the upper and lower packages can be made. package. 상부 및 하부패키지를 적층 구성하되,The upper and lower packages are laminated, 하부 패키지는:Bottom package is: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과;A lower printed circuit board having a chip attaching region in a central portion of an upper surface thereof, a conductive pattern for lamination being exposed outside the chip attaching region, and a bottom surface formed with a ball land; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; One or more chips attached to a chip attaching region of the lower printed circuit board; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 전도성패턴간에 연결된 범프와; A bump connected between the bonding pad of the chip and the conductive pattern of the lower printed circuit board; 상기 칩과, 범프를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와;A lower molding compound resin molded in the molding region of the lower printed circuit board including the chip and the bump; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 제2솔더볼과;A second solder ball fused to a ball land formed on a bottom surface of the lower printed circuit board; 상기 하부 인쇄회로기판의 적층용 전도성패턴에 융착되는 코인 형상의 전도성 코인볼;A coin-shaped conductive coin ball fused to the conductive pattern for lamination of the lower printed circuit board; 을 포함하여 구성되고,It is configured to include, 상기 상부 패키지용 상부 인쇄회로기판의 저면에 형성된 볼랜드에 상기 코인볼의 상단을 직접 융착시키거나, 제1솔더볼을 매개로 연결시킨 것을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the upper end of the coin ball directly fused to the ball land formed on the lower surface of the upper printed circuit board for the upper package, or connected through the first solder ball. 청구항 1 또는 청구항 2에 있어서, 상기 전도성 코인볼은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어진 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the conductive coin ball is made of any one material selected from a conductive polymer and a conductive metal. 청구항 1 또는 청구항 2에 있어서, 상기 전도성 금속은 구리인 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1 or 2, wherein the conductive metal is copper. 청구항 2에 있어서, 구리 재질로 만들어진 상기 코인볼의 상단 일부는 하부 패키지의 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein a portion of the upper end of the coin ball made of copper protrudes through an upper surface of the lower molding compound resin of the lower package. 청구항 2 또는 청구항 5에 있어서, 상기 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 구리 재질의 전도성 코인볼 상단부는 산화방지를 위해 솔더 플레이팅 된 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 2 or 5, wherein an upper portion of the conductive coin ball protruding from the upper surface of the lower molding compound resin is solder plated to prevent oxidation.
KR1020080014321A 2008-02-18 2008-02-18 Semiconductor package having coin ball KR100914172B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080014321A KR100914172B1 (en) 2008-02-18 2008-02-18 Semiconductor package having coin ball

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080014321A KR100914172B1 (en) 2008-02-18 2008-02-18 Semiconductor package having coin ball

Publications (2)

Publication Number Publication Date
KR20090089017A true KR20090089017A (en) 2009-08-21
KR100914172B1 KR100914172B1 (en) 2009-08-28

Family

ID=41207388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080014321A KR100914172B1 (en) 2008-02-18 2008-02-18 Semiconductor package having coin ball

Country Status (1)

Country Link
KR (1) KR100914172B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041200B2 (en) 2013-06-03 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor devices having solder terminals spaced apart from mold layers and related methods
CN106165554A (en) * 2014-02-06 2016-11-23 Lg伊诺特有限公司 Printed circuit board (PCB), base plate for packaging and manufacture method thereof
CN110867421A (en) * 2019-12-23 2020-03-06 无锡青栀科技有限公司 Integrated circuit packaging structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101677739B1 (en) 2010-09-29 2016-11-21 삼성전자주식회사 package for semiconductor device and manufacturing method of the same
KR102229202B1 (en) 2013-11-07 2021-03-17 삼성전자주식회사 Semicondcutor packages having trench type opening and methods for fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702968B1 (en) * 2005-11-24 2007-04-03 삼성전자주식회사 Semiconductor package having floated heat sink, stack package using the same and manufacturing method thereof
US20070152310A1 (en) * 2005-12-29 2007-07-05 Tessera, Inc. Electrical ground method for ball stack package
KR100800478B1 (en) * 2006-07-18 2008-02-04 삼성전자주식회사 Stack type semiconductor package and method of fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041200B2 (en) 2013-06-03 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor devices having solder terminals spaced apart from mold layers and related methods
CN106165554A (en) * 2014-02-06 2016-11-23 Lg伊诺特有限公司 Printed circuit board (PCB), base plate for packaging and manufacture method thereof
CN106165554B (en) * 2014-02-06 2020-04-03 Lg伊诺特有限公司 Printed circuit board, package substrate and manufacturing method thereof
CN110867421A (en) * 2019-12-23 2020-03-06 无锡青栀科技有限公司 Integrated circuit packaging structure

Also Published As

Publication number Publication date
KR100914172B1 (en) 2009-08-28

Similar Documents

Publication Publication Date Title
US7777351B1 (en) Thin stacked interposer package
US8283767B1 (en) Dual laminate package structure with embedded elements
US6740964B2 (en) Semiconductor package for three-dimensional mounting, fabrication method thereof, and semiconductor device
US10032705B2 (en) Semiconductor package and manufacturing method thereof
TWI426586B (en) Bga package with traces for plating pads under the chip
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US20150156880A1 (en) Printed wiring board and method for manufacturing printed wiring board
JP2011142185A (en) Semiconductor device
KR100914172B1 (en) Semiconductor package having coin ball
CN111933590B (en) Packaging structure and manufacturing method thereof
US20150318256A1 (en) Packaging substrate and semiconductor package having the same
KR20070019475A (en) Printed circuit board, and semiconductor package and multi-stacked semiconductor package using the same
US20090057917A1 (en) Semiconductor device
CN104465580A (en) Semiconductor package
JP2011054652A (en) Semiconductor device and method of manufacturing the same
KR100722634B1 (en) High density semiconductor package and the manufacturing method thereof
US7171744B2 (en) Substrate frame
KR20060074146A (en) Semiconductor package module
KR101534849B1 (en) Flip chip package and method for packaging the same
JP2006253167A (en) Method of manufacturing cavity structure printed wiring board and mounting structure
CN212342619U (en) Three-dimensional package structure that piles up of wafer level chip fan-out
CN212461680U (en) Three-dimensional package structure that piles up of wafer level chip fan-out
KR20050006547A (en) PCB for fabricating semiconductor package and semiconductor package using the same
EP4071792A1 (en) Three-dimensional pad structure and interconnection structure for electronic devices
JP4906563B2 (en) Semiconductor device, wiring board, and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180808

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190813

Year of fee payment: 11