KR101534849B1 - Flip chip package and method for packaging the same - Google Patents

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Abstract

본 발명은 플립칩 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a flip chip package and a manufacturing method thereof.

본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴 상에 형성된 제1도전층; 상기 제2도전패턴과 제1도전층 사이에 형성된 제2도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.A flip chip package according to an embodiment of the present invention includes: a printed circuit board on which a first conductive pattern and a second conductive pattern are formed on a first surface; A first conductive layer formed on the second conductive pattern; A second conductive layer formed between the second conductive pattern and the first conductive layer; A semiconductor element provided on the first conductive layer and electrically connected to the first conductive layer; And an underfill resin filled between the printed circuit board and the semiconductor element.

플립칩 Flip chip

Description

플립칩 패키지 및 그 제조방법{FLIP CHIP PACKAGE AND METHOD FOR PACKAGING THE SAME}FIELD OF THE INVENTION [0001] The present invention relates to a flip chip package,

본 발명은 플립칩 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a flip chip package and a manufacturing method thereof.

일반적으로 전자 부품을 인쇄회로기판 상에 전기적으로 접속시키는 방법은 전자 부품의 형태에 따라 여러 기술들이 적용되고 있다. 예를 들어, 전자 부품의 내부에 있는 반도체 다이 또는 웨이퍼와 같은 반도체 소자에 전극을 연결하여 인쇄회로기판에 접속하는 방법이 활용되고 있다.2. Description of the Related Art [0002] Generally, various techniques are applied to a method of electrically connecting electronic components on a printed circuit board depending on the type of electronic components. For example, a method of connecting an electrode to a semiconductor element such as a semiconductor die or a wafer inside the electronic part and connecting the same to a printed circuit board is utilized.

상기 반도체 소자를 인쇄회로기판에 접속하는 방법에 따라 상기 반도체 소자와 외부의 부품 리드를 와이어로 연결하는 와이어 접속 방법과, 상기 반도체 소자를 직접 접속하는 플립칩 접속 방법이 있다.There is a wire connecting method of connecting a semiconductor element with an external component lead by a wire according to a method of connecting the semiconductor element to a printed circuit board and a flip chip connecting method of directly connecting the semiconductor element.

한편, 종래의 플립칩 접속 방법은 인쇄회로기판 및 반도체 소자에 각각 범프(bump)를 형성하여야 하기 때문에 공정이 복잡하고 비용이 증가되는 문제가 있다.On the other hand, the conventional flip chip connection method has a problem that the process is complicated and the cost is increased because a bump must be formed in each of the printed circuit board and the semiconductor device.

본 발명은 플립칩 패키지 및 그 제조방법을 제공한다.The present invention provides a flip chip package and a method of manufacturing the same.

본 발명은 반도체 소자에 범프를 형성하지 않아도 되므로 비용이 감소될 수 있는 플립칩 패키지 및 그 제조방법을 제공한다.BRIEF SUMMARY OF THE INVENTION The present invention provides a flip chip package and a method of manufacturing the same that can be reduced in cost since no bumps are formed in a semiconductor device.

본 발명은 인쇄회로기판에 형성되는 범프의 높이를 증가시켜 패키지의 신뢰성을 향상시킬 수 있는 플립칩 패키지 및 그 제조방법을 제공한다.The present invention provides a flip chip package and a method of manufacturing the same that can increase the height of bumps formed on a printed circuit board to improve the reliability of the package.

본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴 상에 형성된 제1도전층; 상기 제2도전패턴과 제1도전층 사이에 형성된 제2도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.A flip chip package according to an embodiment of the present invention includes: a printed circuit board on which a first conductive pattern and a second conductive pattern are formed on a first surface; A first conductive layer formed on the second conductive pattern; A second conductive layer formed between the second conductive pattern and the first conductive layer; A semiconductor element provided on the first conductive layer and electrically connected to the first conductive layer; And an underfill resin filled between the printed circuit board and the semiconductor element.

본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴의 상면에만 형성된 주석(Tin), 주석을 포함하는 합금, 또는 솔더를 포함하는 제1도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.A flip chip package according to an embodiment of the present invention includes: a printed circuit board on which a first conductive pattern and a second conductive pattern are formed on a first surface; A first conductive layer including tin formed only on an upper surface of the second conductive pattern, an alloy including tin, or solder; A semiconductor element provided on the first conductive layer and electrically connected to the first conductive layer; And an underfill resin filled between the printed circuit board and the semiconductor element.

본 발명의 실시예에 따른 플립칩 패키지 제조방법은 제1면에 제1도전패턴이 형성된 인쇄회로기판이 준비되는 단계; 상기 인쇄회로기판의 제1면에 상기 제1도전 패턴의 일부가 노출되도록 마스크층을 형성하는 단계; 상기 제1도전패턴 상에 도전층을 도금하여 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 제2도전층을 형성하고 상기 제2도전층 상에 제1도전층을 형성하는 단계; 상기 마스크층을 제거하고 상기 제1도전층 상에 반도체 소자를 전기적으로 접속하는 단계; 및 상기 인쇄회로기판과 반도체 소자 사이에 언더필 수지를 채우는 단계가 포함된다.A method of manufacturing a flip chip package according to an embodiment of the present invention includes: preparing a printed circuit board having a first conductive pattern formed on a first surface; Forming a mask layer on a first surface of the PCB to expose a portion of the first conductive pattern; Forming a second conductive pattern by plating a conductive layer on the first conductive pattern; Forming a second conductive layer on the second conductive pattern and forming a first conductive layer on the second conductive layer; Removing the mask layer and electrically connecting the semiconductor device on the first conductive layer; And filling the underfill resin between the printed circuit board and the semiconductor element.

본 발명은 플립칩 패키지 및 그 제조방법을 제공할 수 있다.The present invention can provide a flip chip package and a manufacturing method thereof.

본 발명은 반도체 소자에 범프를 형성하지 않아도 되므로 비용이 감소될 수 있는 플립칩 패키지 및 그 제조방법을 제공할 수 있다.The present invention can provide a flip chip package and a method of manufacturing the same which can reduce the cost because no bumps are formed in the semiconductor device.

본 발명은 인쇄회로기판에 형성되는 범프의 높이를 증가시켜 패키지의 신뢰성을 향상시킬 수 있는 플립칩 패키지 및 그 제조방법을 제공할 수 있다.The present invention can provide a flip chip package and a method of manufacturing the flip chip package which can increase the height of the bump formed on the printed circuit board to improve the reliability of the package.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments according to the present invention, each layer (film), region, pattern or structure is referred to as being "on" or "under" a substrate, each layer Quot; on "and " under" include both being formed "directly" or "indirectly" from being formed on another layer. In addition, the criteria for above or below each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1 내지 도 5는 본 발명의 실시예에 따른 플립칩 패키지 및 그 제조방법을 설명하는 도면이다.1 to 5 are views for explaining a flip chip package and a method of manufacturing the flip chip package according to an embodiment of the present invention.

먼저, 도 5를 참조하여 본 발명의 실시예에 따른 플립칩 패키지에 대해 설명하면 다음과 같다.First, referring to FIG. 5, a flip chip package according to an embodiment of the present invention will be described.

본 발명의 실시예에 따른 플립칩 패키지에서, 절연층(10)과 상기 절연층(10)의 제1면에 형성된 제1,2도전패턴(11,12)과, 상기 절연층(10)의 제2면에 형성된 제3도전패턴(13)이 포함되는 인쇄회로기판이 형성된다.In the flip chip package according to the embodiment of the present invention, the first and second conductive patterns 11 and 12 formed on the first surface of the insulating layer 10 and the first and second conductive patterns 11 and 12 formed on the first surface of the insulating layer 10, A printed circuit board including a third conductive pattern 13 formed on a second surface is formed.

상기 인쇄회로기판에서 상기 절연층(10)의 내부에는 내부 도전패턴(14) 및 도전비아(15)가 형성될 수 있고, 상기 제1,2도전패턴(11,12)과 상기 제3도전패턴(13)은 일부가 서로 전기적으로 연결되어 회로를 구성할 수 있다. 상기 제1,2,3도전패턴(11,12,13)은 금속으로 형성될 수 있으며, 예를 들어, 구리(copper)로 형성될 수 있다. In the printed circuit board, an inner conductive pattern 14 and a conductive via 15 may be formed in the insulating layer 10, and the first and second conductive patterns 11 and 12, (13) are electrically connected to each other to constitute a circuit. The first, second, and third conductive patterns 11, 12, and 13 may be formed of a metal, for example, copper.

상기 절연층(10)의 제1면에 형성된 제1도전패턴(11)은 제1높이로 형성되고, 상기 절연층(10)의 제1면에 형성된 제2도전패턴(12)은 상기 제1도전패턴(12)보다 높은 제2높이로 형성될 수도 있다. The first conductive pattern 11 formed on the first surface of the insulating layer 10 is formed at a first height and the second conductive pattern 12 formed on the first surface of the insulating layer 10 is formed in the first Or may be formed at a second height higher than the conductive pattern 12. [

상기 절연층(10)의 제1면 및 제2면에는 포토 솔더레지스트(21)가 형성된다. 상기 포토 솔더레지스트(21)는 상기 제1,2,3도전패턴(11,12,13)이 형성되지 않은 영역에 형성될 수 있으며, 상기 제1,3도전패턴(11,13)의 일부분을 덮으며 형성될 수도 있다.A photo solder resist 21 is formed on the first and second surfaces of the insulating layer 10. The photo solder resist 21 may be formed in a region where the first, second, and third conductive patterns 11, 12, and 13 are not formed, and a portion of the first and third conductive patterns 11 and 13 As shown in Fig.

상기 제2도전패턴(12)은 상기 포토 솔더레지스트(21)보다 높은 높이로 형성 된다.The second conductive pattern 12 is formed at a higher height than the photo solder resist 21.

상기 제2도전패턴(12) 상에는 제1도전층(40)이 형성되고, 상기 제2도전패턴(12)과 상기 제1도전층(40) 사이에 제2도전층(50)이 형성될 수도 있다.A first conductive layer 40 may be formed on the second conductive pattern 12 and a second conductive layer 50 may be formed between the second conductive pattern 12 and the first conductive layer 40 have.

상기 제1도전층(40)은 도전물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다.The first conductive layer 40 is formed of a conductive material and may be formed of the same material as the first and second conductive patterns 11 and 12 or may be formed of a different material.

상기 제1 도전층(40)은 도전 물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 상기 제1도전층(40)은 구리로 형성되거나 주석(Tin) 또는 주석(Tin)을 포함하는 합금 또는 솔더로 형성될 수 있다. The first conductive layer 40 is formed of a conductive material and may be formed of the same material as the first and second conductive patterns 11 and 12 or may be formed of a different material. For example, the first conductive layer 40 may be formed of copper or an alloy or solder including tin or tin.

상기 제2도전층(50)은 예를 들어, 니켈(Ni) 또는 니켈(Ni)을 포함하는 합금으로 형성될 수 있다.The second conductive layer 50 may be formed of an alloy including, for example, nickel (Ni) or nickel (Ni).

상기 제2도전층(50)은 선택적으로 형성될 수 있으며, 상기 제2도전층(50)은 Copper corrosion을 방지하는 배리어층의 역할을 할 수 있다.The second conductive layer 50 may be selectively formed, and the second conductive layer 50 may serve as a barrier layer for preventing copper corrosion.

상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)은 범프(bump) 기능을 제공할 수 있고, 상측에 반도체 소자(60)가 배치된다.The second conductive pattern 12, the first conductive layer 40 and the second conductive layer 50 can provide a bump function and the semiconductor element 60 is disposed on the upper side.

상기 반도체 소자(60)의 일면에는 도전패턴(61)이 형성되어 상기 제1도전층(40)과 전기적으로 접속되면서, 상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)의 상측에 설치된다.A conductive pattern 61 is formed on one surface of the semiconductor element 60 and is electrically connected to the first conductive layer 40 so that the second conductive pattern 12, the first conductive layer 40, Is provided on the upper side of the conductive layer (50).

그리고, 상기 반도체 소자(60)와 인쇄회로기판 사이에는 언더필(under fill) 수지(70)가 형성되어 상기 반도체 소자(60)가 견고하게 지지될 수 있도록 하고 상 기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)이 보호될 수 있도록 한다.An under fill resin 70 is formed between the semiconductor element 60 and the printed circuit board so that the semiconductor element 60 can be firmly supported and the second conductive pattern 12, So that the first conductive layer 40 and the second conductive layer 50 can be protected.

예를 들어, 상기 언더필 수지(70)는 에폭시 수지로 형성될 수 있다.For example, the underfill resin 70 may be formed of an epoxy resin.

본 발명의 실시예에 따른 플립칩 패키지는 상기 절연층(10) 상에 상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)을 형성하여 범프 기능을 제공한다.The flip chip package according to the embodiment of the present invention may be formed by forming the second conductive pattern 12, the first conductive layer 40 and the second conductive layer 50 on the insulating layer 10 to provide a bump function do.

상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)은 60㎛ 이상의 두께로 형성될 수 있으며, 따라서, 상기 반도체 소자(60)와 상기 절연층(10) 사이에 충분한 두께의 언더필 수지(70)를 형성할 수 있다.The second conductive pattern 12, the first conductive layer 40 and the second conductive layer 50 may be formed to a thickness of 60 탆 or more, It is possible to form the underfill resin 70 having a sufficient thickness.

본 발명의 실시예에 따른 플립칩 패키지는 인쇄회로기판 상에만 범프를 형성하기 때문에, 종래에 인쇄회로기판 및 반도체 소자에 범프를 형성하는 것에 비하여 공정이 간단하고 저렴한 비용으로 제작이 가능하다.Since the flip chip package according to the embodiment of the present invention forms the bumps only on the printed circuit board, the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the conventional method of forming the bumps on the printed circuit board and the semiconductor device.

이하에서는 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 플립칩 패키지 제조방법에 대해 상세히 설명하도록 한다.Hereinafter, a flip chip package manufacturing method according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5. FIG.

도 1을 참조하면, 인쇄회로기판이 준비된다. Referring to FIG. 1, a printed circuit board is prepared.

상기 인쇄회로기판은 절연층(10)과 상기 절연층(10)의 제1면에 형성된 제1도전패턴(11)과, 상기 절연층(10)의 제2면에 형성된 제3도전패턴(13)이 형성된다.The printed circuit board includes an insulating layer 10, a first conductive pattern 11 formed on a first surface of the insulating layer 10, and a third conductive pattern 13 formed on a second surface of the insulating layer 10 Is formed.

상기 절연층(10)의 제1면 및 제2면에는 포토 솔더레지스트(21)가 형성된다. 상기 포토 솔더레지스트(21)는 상기 제1,3도전패턴(11,13)이 형성되지 않은 영역에 형성될 수 있으며, 상기 제1,3도전패턴(11,13)의 일부분을 덮으며 형성될 수도 있다.A photo solder resist 21 is formed on the first and second surfaces of the insulating layer 10. The photo solder resist 21 may be formed in an area where the first and third conductive patterns 11 and 13 are not formed and may be formed to cover a part of the first and third conductive patterns 11 and 13 It is possible.

또한, 상기 절연층(10)의 내부에는 내부 도전패턴(14) 및 도전비아(15)가 형 성될 수 있고, 상기 제1도전패턴(11)과 상기 제3도전패턴(13)은 일부가 서로 전기적으로 연결되어 회로를 구성할 수 있다. 상기 제1,3도전패턴(11,13)은 금속으로 형성될 수 있으며, 예를 들어, 구리(copper)로 형성될 수 있다. The inner conductive pattern 14 and the conductive via 15 may be formed in the insulating layer 10 and the first conductive pattern 11 and the third conductive pattern 13 may be partially formed It can be electrically connected to form a circuit. The first and third conductive patterns 11 and 13 may be formed of a metal, for example, copper.

도 2를 참조하면, 상기 절연층(10)의 제1면에 형성된 상기 제1도전패턴(11)들 중 일부가 노출되도록 선택적으로 마스크층(30)이 형성된다.Referring to FIG. 2, a mask layer 30 is selectively formed to expose a part of the first conductive patterns 11 formed on the first surface of the insulating layer 10.

그리고, 상기 마스크층(30)에 의해 선택적으로 노출된 상기 제1도전패턴(11) 상에 동일 재질로 제2도전패턴(12)을 형성한다.A second conductive pattern 12 is formed of the same material on the first conductive pattern 11 selectively exposed by the mask layer 30.

상기 제2도전패턴(12)은 상기 제1도전패턴(11)과 동일한 재질로 형성될 수 있으며, 상기 제1도전패턴(11)보다 높은 높이로 형성될 수도 있다. 상기 제2도전패턴(12)이 형성된 영역은 상기 반도체 소자(60)가 배치되어 전기적으로 접속되는 위치이다.The second conductive pattern 12 may be formed of the same material as the first conductive pattern 11 and may have a height higher than that of the first conductive pattern 11. The region where the second conductive pattern 12 is formed is a position where the semiconductor element 60 is disposed and electrically connected.

도 3을 참조하면, 상기 제2도전패턴(12) 상에 제1도전층(40) 및 제2도전층(50)이 도금 방식으로 형성된다.Referring to FIG. 3, a first conductive layer 40 and a second conductive layer 50 are formed on the second conductive pattern 12 in a plating manner.

상기 제1도전층(40)은 도전 물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전층(40)은 구리로 형성되거나, 주석(Tin) 또는 주석(Tin)을 포함하는 합금 또는 솔더로 형성될 수 있다. The first conductive layer 40 is formed of a conductive material and may be formed of the same material as the first and second conductive patterns 11 and 12 or may be formed of a different material. For example, the first conductive layer 40 may be formed of copper, or may be formed of an alloy or solder including tin or tin.

상기 제2도전층(50)은 예를 들어, 니켈(Ni) 또는 니켈(Ni)을 포함하는 합금으로 형성될 수 있다.The second conductive layer 50 may be formed of an alloy including, for example, nickel (Ni) or nickel (Ni).

상기 제2도전층(50)은 선택적으로 형성될 수 있으며, 상기 제2도전층(50)은 Copper corrosion을 방지하는 배리어층의 역할을 할 수 있다. 예를 들어, 도 3에 도시된 바와 같이 상기 제2도전층(50)은 상기 제2도전패턴(12)의 상면에만 형성될 수도 있다. 또한, 상기 제1도전층(40)은 상기 제2도전층(50)의 상면에만 형성될 수도 있고, 상기 제2도전층(50)이 형성되지 않는 경우에 상기 제1도전층(50)은 상기 제2도전패턴(12)의 상면에만 형성될 수도 있다.The second conductive layer 50 may be selectively formed, and the second conductive layer 50 may serve as a barrier layer for preventing copper corrosion. For example, as shown in FIG. 3, the second conductive layer 50 may be formed only on the upper surface of the second conductive pattern 12. The first conductive layer 40 may be formed only on the upper surface of the second conductive layer 50. When the second conductive layer 50 is not formed, Or may be formed only on the upper surface of the second conductive pattern 12.

도 4를 참조하면, 상기 마스크층(30)을 제거한다.Referring to FIG. 4, the mask layer 30 is removed.

상기 마스크층(30)을 제거함에 따라 상기 절연층(10)의 제1면에 제2도전패턴(12), 제2도전층(50) 및 제1도전층(40)이 돌출된 형태로 형성된 것을 알 수 있다.The second conductive layer 12, the second conductive layer 50, and the first conductive layer 40 are formed on the first surface of the insulating layer 10 by protruding the mask layer 30 .

도 5를 참조하면, 상기 제1도전층(40) 상에 반도체 소자(60)를 설치하여 전기적으로 접속되도록 한다. 상기 반도체 소자(60)는 하측에 상기 제1도전층(40)에 대응하는 도전패턴(61)이 형성되어 상기 제1도전층(40)과 전기적으로 연결될 수 있다.Referring to FIG. 5, a semiconductor element 60 is provided on the first conductive layer 40 to be electrically connected thereto. A conductive pattern 61 corresponding to the first conductive layer 40 may be formed on the lower side of the semiconductor device 60 and may be electrically connected to the first conductive layer 40.

그리고, 상기 반도체 소자(60)와 상기 절연층(10) 사이의 공간에 언더필 수지(70)를 채워 플립칩 패키지를 제작한다.Then, a space between the semiconductor element 60 and the insulating layer 10 is filled with an underfill resin 70 to manufacture a flip chip package.

이상에서 설명한 바와 같이, 실시예에 따른 플립칩 패키지 및 그 제조방법은 인쇄회로기판 상에 마스크층을 이용한 도금방식을 통해 두꺼운 범프를 형성함으로써, 간단한 공정 및 저렴한 비용으로 플립칩 패키지를 제작할 수 있다.As described above, in the flip chip package and the manufacturing method thereof according to the embodiment, a thick bump is formed through a plating method using a mask layer on a printed circuit board, so that a flip chip package can be manufactured with a simple process and a low cost .

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실 시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various variations and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

도 1 내지 도 5는 본 발명의 실시예에 따른 플립칩 패키지 및 그 제조방법을 설명하는 도면.1 to 5 are views for explaining a flip chip package and a manufacturing method thereof according to an embodiment of the present invention.

Claims (12)

인쇄회로기판;Printed circuit board; 상기 인쇄회로기판 위에 부착되는 반도체 소자; 및A semiconductor element attached on the printed circuit board; And 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지를 포함하며,And an underfill resin filled between the printed circuit board and the semiconductor element, 상기 인쇄회로기판은,Wherein the printed circuit board includes: 절연층과,An insulating layer, 상기 절연층 위에 형성되는 제 1 도전 패턴 및 제 2 도전 패턴과,A first conductive pattern and a second conductive pattern formed on the insulating layer, 상기 제 2 도전 패턴 위에 형성되며, 상기 반도체 소자와 접촉하는 제 1 도전층과,A first conductive layer formed on the second conductive pattern and contacting the semiconductor element, 상기 제 2 도전 패턴과 상기 제 1 도전층 사이에 형성되어 상기 제 2 도전 패턴의 부식 방지를 위한 제 2 도전층을 포함하는 플립칩 패키지.And a second conductive layer formed between the second conductive pattern and the first conductive layer to prevent corrosion of the second conductive pattern. 제 1항에 있어서,The method according to claim 1, 상기 제2도전층은 니켈(Ni) 또는 니켈을 포함하는 합금으로 형성된 플립칩 패키지.Wherein the second conductive layer is formed of an alloy comprising nickel (Ni) or nickel. 제 1항에 있어서,The method according to claim 1, 상기 제1도전층은 상기 제1도전패턴 및 제2도전패턴과 동일한 물질로 형성되거나 주석(Tin), 주석을 포함하는 합금, 또는 솔더로 형성된 플립칩 패키지.Wherein the first conductive layer is formed of the same material as the first conductive pattern and the second conductive pattern or formed of a tin, an alloy containing tin, or a solder. 제 1항에 있어서,The method according to claim 1, 상기 제1 및 제2도전층은 상기 제2도전패턴의 상면에만 형성된 플립칩 패키지.Wherein the first and second conductive layers are formed only on the upper surface of the second conductive pattern. 인쇄회로기판;Printed circuit board; 상기 인쇄회로기판 위에 부착되는 반도체 소자; 및A semiconductor element attached on the printed circuit board; And 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지를 포함하며,And an underfill resin filled between the printed circuit board and the semiconductor element, 상기 인쇄회로기판은The printed circuit board 절연층과,An insulating layer, 상기 절연층 위에 형성되는 제 1 도전 패턴 및 제 2 도전 패턴과,A first conductive pattern and a second conductive pattern formed on the insulating layer, 상기 제 2 도전 패턴 위에 형성되고, 상기 반도체 소자와 접촉하며, 상기 제 2 도전 패턴의 폭과 동일한 폭을 가지는 제 1 도전층을 포함하며,And a first conductive layer formed on the second conductive pattern and in contact with the semiconductor element and having a width equal to the width of the second conductive pattern, 상기 제 1 도전층은,Wherein the first conductive layer comprises 상기 제 2 도전 패턴 위에만 형성되고,A second conductive pattern formed only on the second conductive pattern, 상기 제 1 도전 패턴은 상기 절연층 위에 제 1 높이를 가지고 형성되고,Wherein the first conductive pattern is formed on the insulating layer with a first height, 상기 제 2 도전 패턴은 상기 절연층 위에 상기 제 1 높이보다 높은 제 2 높이를 가지며 형성되는 플립칩 패키지.Wherein the second conductive pattern is formed on the insulating layer with a second height higher than the first height. 절연층을 준비하는 단계;Preparing an insulating layer; 상기 절연층 위에 제 1 도전 패턴 및 제 2 도전 패턴을 형성하는 단계;Forming a first conductive pattern and a second conductive pattern on the insulating layer; 상기 형성된 제 2 도전 패턴 위에 상기 제 2 도전 패턴의 부식 방지를 위한 배리어 층을 형성하는 단계;Forming a barrier layer on the second conductive pattern to prevent corrosion of the second conductive pattern; 상기 배리어 층 위에 도전층을 형성하는 단계;Forming a conductive layer on the barrier layer; 상기 도전층 위에 반도체 소자를 부착하는 단계; 및Attaching a semiconductor element on the conductive layer; And 상기 절연층과 상기 반도체 소자 사이에 상기 제 2 도전 패턴, 배리어 층 및 도전층을 매립하는 언더필 수지를 채우는 단계를 포함하는 플립칩 패키지 제조 방법.Filling an underfill resin filling the second conductive pattern, the barrier layer and the conductive layer between the insulating layer and the semiconductor element. 제 6항에 있어서,The method according to claim 6, 상기 배리어층은 니켈(Ni) 또는 니켈을 포함하는 합금인 플립칩 패키지 제조방법.Wherein the barrier layer is an alloy comprising nickel (Ni) or nickel. 제 6항에 있어서,The method according to claim 6, 상기 제1도전패턴 및 제2도전패턴은 구리(copper)로 형성되고, 상기 도전층은 구리, 주석(Tin), 주석을 포함하는 합금, 또는 솔더로 형성되는 플립칩 패키지 제조방법.Wherein the first conductive pattern and the second conductive pattern are formed of copper and the conductive layer is formed of copper, an alloy containing tin, tin, or a solder. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 도전 패턴은 상기 절연층 위에 제 1 높이를 가지고 형성되고,Wherein the first conductive pattern is formed on the insulating layer with a first height, 상기 제 2 도전 패턴은 상기 절연층 위에 상기 제 1 높이보다 높은 제 2 높이를 가지며 형성되는 플립칩 패키지.Wherein the second conductive pattern is formed on the insulating layer with a second height higher than the first height. 제 6항에 있어서,The method according to claim 6, 상기 배리어 층 및 도전층은 상기 제 2 도전 패턴 위에만 형성되며,Wherein the barrier layer and the conductive layer are formed only on the second conductive pattern, 상기 제 1 도전 패턴은 상기 절연층 위에 제 1 높이를 가지며 형성되고,Wherein the first conductive pattern is formed with a first height above the insulating layer, 상기 제 2 도전 패턴은 상기 절연층 위에 상기 제 1 높이보다 높은 제 2 높이를 가지며 형성되는 플립칩 패키지 제조 방법.Wherein the second conductive pattern is formed on the insulating layer with a second height higher than the first height. 제 1항에 있어서,The method according to claim 1, 상기 제 2 도전 패턴은,The second conductive pattern may include a first conductive pattern, 상기 제 1 도전층 및 제 2 도전층이 가지는 폭과 동일한 폭을 가지는 플립칩 패키지.Wherein the first conductive layer and the second conductive layer have a width equal to the width of the first conductive layer and the second conductive layer. 제 6항에 있어서,The method according to claim 6, 상기 제 2 도전 패턴은,The second conductive pattern may include a first conductive pattern, 상기 배리어 층 및 상기 도전층이 가지는 폭과 동일한 폭을 가지는 플립칩 패키지 제조 방법.Wherein the barrier layer and the conductive layer have a width equal to the width of the barrier layer and the conductive layer.
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